JP2841882B2 - 疑似乱数パタン発生器 - Google Patents
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【０００１】
【産業上の利用分野】本発明は疑似乱数パタン発生器に
関し、特に動作モード信号の切り替えによって入力バッ
ファとしても、バウンダリ・スキャン用のバッファとし
ても動作させることができる疑似乱数パタン発生器に関
するものである。
関し、特に動作モード信号の切り替えによって入力バッ
ファとしても、バウンダリ・スキャン用のバッファとし
ても動作させることができる疑似乱数パタン発生器に関
するものである。
【０００２】
【従来の技術】疑似乱数パタンを用いてＬＳＩの故障を
診断するテスト機能をＬＳＩチップ上に組み込んだ組込
自己テスト（ＢＩＳＴ：Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ
Ｔｅｓｔ）を実現する際、従来は図６に示すように、ク
ロック信号入力端子を有するフリップフロップ１１〜１
４と、前記フリップフロップの内少なくとも２個のフリ
ップフロップの出力を入力とする排他的論理和ゲート３
０とから構成される疑似乱数パタン発生器を、テストパ
タン用に追加していた。この疑似乱数パタン発生器は、
ロジック・デザイン・プリンシプルズ（Ｌｏｇｉｃ Ｄ
ｅｓｉｇｎ Ｐｒｉｎｃｉｐｌｅｓ）、１９８６、Ｐｒ
ｅｎｔｉｃｅ−Ｈａｌｌ，ｐ４５８，アメリカに記載さ
れている。
診断するテスト機能をＬＳＩチップ上に組み込んだ組込
自己テスト（ＢＩＳＴ：Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ
Ｔｅｓｔ）を実現する際、従来は図６に示すように、ク
ロック信号入力端子を有するフリップフロップ１１〜１
４と、前記フリップフロップの内少なくとも２個のフリ
ップフロップの出力を入力とする排他的論理和ゲート３
０とから構成される疑似乱数パタン発生器を、テストパ
タン用に追加していた。この疑似乱数パタン発生器は、
ロジック・デザイン・プリンシプルズ（Ｌｏｇｉｃ Ｄ
ｅｓｉｇｎ Ｐｒｉｎｃｉｐｌｅｓ）、１９８６、Ｐｒ
ｅｎｔｉｃｅ−Ｈａｌｌ，ｐ４５８，アメリカに記載さ
れている。
【０００３】
【発明が解決しようとする課題】上記のような従来の疑
似乱数パタン発生器は、疑似乱数パタン発生の機能しか
具備していないため、ＬＳＩ内部回路の故障を診断する
だけで、ボード上でＬＳＩチップの入出力バッファ回路
やチップ外部の配線をふくめたテストができないという
欠点がある。
似乱数パタン発生器は、疑似乱数パタン発生の機能しか
具備していないため、ＬＳＩ内部回路の故障を診断する
だけで、ボード上でＬＳＩチップの入出力バッファ回路
やチップ外部の配線をふくめたテストができないという
欠点がある。
【０００４】本発明の目的は、疑似乱数発生器としても
バウンダリ・スキャン用バッファとしても入力バッファ
としても動作し、同じ回路の規則的な繰り返しで実現す
ることができる疑似乱数パタン発生器を提供することに
ある。
バウンダリ・スキャン用バッファとしても入力バッファ
としても動作し、同じ回路の規則的な繰り返しで実現す
ることができる疑似乱数パタン発生器を提供することに
ある。
【０００５】
【課題を解決するための手段】本発明の疑似乱数発生器
は、セット信号入力端子およびクロック入力端子を有す
る第１から第Ｎのフリップフロップと、前記第（ｉ＋
１）（１≦ｉ≦Ｎ−１）のフリップフロップの出力と第
ｉの入力データを入力とし、いずれか一方を第１動作モ
ード信号により選択的に第ｉのフリップフロップの入力
に供給する第１から第（Ｎ−１）のセレクタと、前記Ｎ
個のフリップフロップの内少なくとも２個のフリップフ
ロップの出力を入力とする排他的論理和ゲートと、その
出力と外部入力と第Ｎ入力データを入力とし、そのいず
れかを第１動作モード信号と第２動作モード信号により
選択的に前記第Ｎフリップフロップの入力に供給する第
Ｎのセレクタとを有し、第１動作モード信号と第２動作
モード信号の組み合わせに従って疑似乱数パタン発生器
あるいはバウンダリスキャン用バッファあるいは入力バ
ッファとして動作する。
は、セット信号入力端子およびクロック入力端子を有す
る第１から第Ｎのフリップフロップと、前記第（ｉ＋
１）（１≦ｉ≦Ｎ−１）のフリップフロップの出力と第
ｉの入力データを入力とし、いずれか一方を第１動作モ
ード信号により選択的に第ｉのフリップフロップの入力
に供給する第１から第（Ｎ−１）のセレクタと、前記Ｎ
個のフリップフロップの内少なくとも２個のフリップフ
ロップの出力を入力とする排他的論理和ゲートと、その
出力と外部入力と第Ｎ入力データを入力とし、そのいず
れかを第１動作モード信号と第２動作モード信号により
選択的に前記第Ｎフリップフロップの入力に供給する第
Ｎのセレクタとを有し、第１動作モード信号と第２動作
モード信号の組み合わせに従って疑似乱数パタン発生器
あるいはバウンダリスキャン用バッファあるいは入力バ
ッファとして動作する。
【０００６】また、本発明の疑似乱数パタン発生器は、
セット信号入力端子およびクロック入力端子を有する第
１から第（Ｎ＋１）のフリップフロップと、前記第（ｉ
＋１）（１≦ｉ≦Ｎ−１）のフリップフロップの出力と
第ｉの入力データを入力とし、いずれか一方を第１動作
モード信号により選択的に第ｉのフリップフロップの入
力に供給する第１から第Ｎのセレクタと、前記（Ｎ＋
１）個のフリップフロップの内少なくとも２個のフリッ
プフロップの出力を入力とする排他的論理和ゲートと、
その出力及び隣接する他のフリップフロップの出力を入
力とする排他的論理和ゲートと、その出力及び隣接する
他のフリップフロップの出力を入力とし、そのいずれか
を第２動作モード信号により選択的に前記第（Ｎ＋１）
フリップフロップの入力に供給する第（Ｎ＋１）のセレ
クタとを有し、第１動作モード信号と第２動作モード信
号の組み合わせに従って疑似乱数パタン発生器あるいは
バウンダリスキャン用バッファあるいは入力バッファと
して動作する。
セット信号入力端子およびクロック入力端子を有する第
１から第（Ｎ＋１）のフリップフロップと、前記第（ｉ
＋１）（１≦ｉ≦Ｎ−１）のフリップフロップの出力と
第ｉの入力データを入力とし、いずれか一方を第１動作
モード信号により選択的に第ｉのフリップフロップの入
力に供給する第１から第Ｎのセレクタと、前記（Ｎ＋
１）個のフリップフロップの内少なくとも２個のフリッ
プフロップの出力を入力とする排他的論理和ゲートと、
その出力及び隣接する他のフリップフロップの出力を入
力とする排他的論理和ゲートと、その出力及び隣接する
他のフリップフロップの出力を入力とし、そのいずれか
を第２動作モード信号により選択的に前記第（Ｎ＋１）
フリップフロップの入力に供給する第（Ｎ＋１）のセレ
クタとを有し、第１動作モード信号と第２動作モード信
号の組み合わせに従って疑似乱数パタン発生器あるいは
バウンダリスキャン用バッファあるいは入力バッファと
して動作する。
【０００７】
【作用】第１の発明の疑似乱数パタン発生器は、セレク
タ回路において、第１動作モード信号と第２動作モード
信号によって３種の動作モード（疑似乱数パタン発生、
バウンダリ・スキャン、入力バッファ）を作り、それに
応じてフリップフロップへ入力を供給している。この手
段によって、わずかなセレクタ回路の付加だけで、従来
の疑似乱数パタン発生器を、疑似乱数パタン発生器、バ
ウンダリ・スキャン用バッファ、およびチップの入力バ
ッファとして動作させることができる。
タ回路において、第１動作モード信号と第２動作モード
信号によって３種の動作モード（疑似乱数パタン発生、
バウンダリ・スキャン、入力バッファ）を作り、それに
応じてフリップフロップへ入力を供給している。この手
段によって、わずかなセレクタ回路の付加だけで、従来
の疑似乱数パタン発生器を、疑似乱数パタン発生器、バ
ウンダリ・スキャン用バッファ、およびチップの入力バ
ッファとして動作させることができる。
【０００８】また、第２の発明の疑似乱数パタン発生器
は、さらに、Ｎビットの疑似乱数パタンを発生させるた
めに（Ｎ＋１）個の同じ回路構成をもつフリップフロッ
プおよびセレクタを用いている。１つ余分に付加したセ
レクタに、排他的論理和ゲートの出力と他のフリップフ
ロップからの出力を入力し、動作モードに応じて一方を
出力させることにより、同一なフリップフロップとセレ
クタを（Ｎ＋１）個規則的に配置することで構成でき
る。このようにして、第１の発明の疑似乱数パタン発生
器において、排他的論理和ゲートの出力を入力とするセ
レクタのみが他のセレクタと異なった３入力の複雑な回
路構成となり回路の段数が増えて動作速度が遅くなるこ
とを回避している。
は、さらに、Ｎビットの疑似乱数パタンを発生させるた
めに（Ｎ＋１）個の同じ回路構成をもつフリップフロッ
プおよびセレクタを用いている。１つ余分に付加したセ
レクタに、排他的論理和ゲートの出力と他のフリップフ
ロップからの出力を入力し、動作モードに応じて一方を
出力させることにより、同一なフリップフロップとセレ
クタを（Ｎ＋１）個規則的に配置することで構成でき
る。このようにして、第１の発明の疑似乱数パタン発生
器において、排他的論理和ゲートの出力を入力とするセ
レクタのみが他のセレクタと異なった３入力の複雑な回
路構成となり回路の段数が増えて動作速度が遅くなるこ
とを回避している。
【０００９】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１０】図１は本発明の一実施例を示す回路図であ
る。この実施例は、４ビット疑似乱数パタン発生器を示
し、セット信号入力端子、クロック入力端子および出力
端子５〜８を有する４個のフリップフロップ１１〜１４
と、このフリップフロップ（ｆ＋１）（ｆ＝１１，１
２，１３）の出力（ｊ＋１）（ｊ＝５，６，７）と入力
データｉ（ｉ＝１，２，３）を入力とし、いずれか一方
を第１動作モード信号ｃ１により選択的にフリップフロ
ップｆの入力に供給するセレクタｋ（ｋ＝２１，２２，
２３）と、前記４個のフリップフロップの内１１と１２
の出力を入力とする排他的論理和ゲート３０と、その出
力９、隣接する他のフリップフロップの出力１０、及び
入力データ４を入力とし、そのいずれかを第１動作モー
ド信号ｃ１と第２動作モード信号ｃ２により選択的に前
記のフリップフロップ１４の入力に供給するセレクタ２
４とから構成されている。隣接するフリップフロップと
は、バウンダリスキャンパスの一部にこの疑似ランダム
パタン発生器を組み込む場合に、その直前に接続される
フリップフロップのことである。
る。この実施例は、４ビット疑似乱数パタン発生器を示
し、セット信号入力端子、クロック入力端子および出力
端子５〜８を有する４個のフリップフロップ１１〜１４
と、このフリップフロップ（ｆ＋１）（ｆ＝１１，１
２，１３）の出力（ｊ＋１）（ｊ＝５，６，７）と入力
データｉ（ｉ＝１，２，３）を入力とし、いずれか一方
を第１動作モード信号ｃ１により選択的にフリップフロ
ップｆの入力に供給するセレクタｋ（ｋ＝２１，２２，
２３）と、前記４個のフリップフロップの内１１と１２
の出力を入力とする排他的論理和ゲート３０と、その出
力９、隣接する他のフリップフロップの出力１０、及び
入力データ４を入力とし、そのいずれかを第１動作モー
ド信号ｃ１と第２動作モード信号ｃ２により選択的に前
記のフリップフロップ１４の入力に供給するセレクタ２
４とから構成されている。隣接するフリップフロップと
は、バウンダリスキャンパスの一部にこの疑似ランダム
パタン発生器を組み込む場合に、その直前に接続される
フリップフロップのことである。
【００１１】図２は、図１におけるセレクタ２４の回路
図である。セレクタ２４は第１動作モード信号ｃ１と第
２動作モード信号ｃ２によって、外部入力１０と排他的
論理和ゲート３０の出力９と入力データ４のいずれかを
選択的に出力する。即ち、ｃ１＝”１”、ｃ２＝”１”
の場合排他的論理和ゲート９の出力３０を出力し、ｃ１
＝”１”、ｃ２＝”０”の場合隣接するフリップフロッ
プの出力を出力し、ｃ１＝”０”の場合の入力データ４
を出力する。
図である。セレクタ２４は第１動作モード信号ｃ１と第
２動作モード信号ｃ２によって、外部入力１０と排他的
論理和ゲート３０の出力９と入力データ４のいずれかを
選択的に出力する。即ち、ｃ１＝”１”、ｃ２＝”１”
の場合排他的論理和ゲート９の出力３０を出力し、ｃ１
＝”１”、ｃ２＝”０”の場合隣接するフリップフロッ
プの出力を出力し、ｃ１＝”０”の場合の入力データ４
を出力する。
【００１２】図３は図１の疑似乱数パタン発生器の動作
説明図である。同図に示すように、図１の疑似乱数パタ
ン発生器は、第１動作モード信号ｃ１と第２動作モード
信号ｃ２によって３種の動作をする。ｃ１＝”１”、ｃ
２＝”１”の場合、フリップフロップ１１〜１３は前段
のフリップフロップの出力を入力とし１クロック遅れで
そのまま出力し、フリップフロップ１４は排他的論理和
ゲート３０の出力９の値を出力するので疑似乱数パタン
発生器として動作する。ｃ１＝”１”、ｃ２＝”０”の
場合、フリップフロップ１１〜１３は前段のフリップフ
ロップの出力を入力とし１クロック遅れでそのまま出力
し、フリップフロップ１４は隣接するフリップフロップ
の出力の値を出力して、バウンダリスキャンパスの一部
を形成するバウンダリスキャン用バッファとして動作す
る。ｃ１＝”０”の場合全フリップフロップ１１〜１４
は入力データ１〜４をそのまま出力し、入力バッファと
して動作する。
説明図である。同図に示すように、図１の疑似乱数パタ
ン発生器は、第１動作モード信号ｃ１と第２動作モード
信号ｃ２によって３種の動作をする。ｃ１＝”１”、ｃ
２＝”１”の場合、フリップフロップ１１〜１３は前段
のフリップフロップの出力を入力とし１クロック遅れで
そのまま出力し、フリップフロップ１４は排他的論理和
ゲート３０の出力９の値を出力するので疑似乱数パタン
発生器として動作する。ｃ１＝”１”、ｃ２＝”０”の
場合、フリップフロップ１１〜１３は前段のフリップフ
ロップの出力を入力とし１クロック遅れでそのまま出力
し、フリップフロップ１４は隣接するフリップフロップ
の出力の値を出力して、バウンダリスキャンパスの一部
を形成するバウンダリスキャン用バッファとして動作す
る。ｃ１＝”０”の場合全フリップフロップ１１〜１４
は入力データ１〜４をそのまま出力し、入力バッファと
して動作する。
【００１３】図４は第２の発明の一実施例（４ビット疑
似乱数パタン発生器）を示す回路図である。この実施例
は、セット信号入力端子およびクロック入力端子を有す
る５個のフリップフロップ（１１〜１５）と、フリップ
フロップ（ｆ＋１）（ｆ＝１１，１２，１３，１４）の
出力（ｊ＋１）（ｊ＝５，６，７，８）と入力データｉ
（ｉ＝１，２，３，４）を入力とし、いずれか一方を第
１動作モード信号ｃ１により選択的にフリップフロップ
ｆの入力に供給するセレクタｋ（ｋ＝２１，２２，２
３，２４）と、前記５個のフリップフロップの内２個の
フリップフロップ１１，１２の出力を入力とする排他的
論理和ゲート３０と、その出力９及び隣接する他のフリ
ップフロップの出力１０を入力とし、そのいずれかを第
２動作モード信号ｃ２により選択的にフリップフロップ
１５の入力に供給するセレクタ２５とから構成されてい
る。
似乱数パタン発生器）を示す回路図である。この実施例
は、セット信号入力端子およびクロック入力端子を有す
る５個のフリップフロップ（１１〜１５）と、フリップ
フロップ（ｆ＋１）（ｆ＝１１，１２，１３，１４）の
出力（ｊ＋１）（ｊ＝５，６，７，８）と入力データｉ
（ｉ＝１，２，３，４）を入力とし、いずれか一方を第
１動作モード信号ｃ１により選択的にフリップフロップ
ｆの入力に供給するセレクタｋ（ｋ＝２１，２２，２
３，２４）と、前記５個のフリップフロップの内２個の
フリップフロップ１１，１２の出力を入力とする排他的
論理和ゲート３０と、その出力９及び隣接する他のフリ
ップフロップの出力１０を入力とし、そのいずれかを第
２動作モード信号ｃ２により選択的にフリップフロップ
１５の入力に供給するセレクタ２５とから構成されてい
る。
【００１４】この場合疑似乱数パタン発生器は、ｃ１と
ｃ２に応じて図５のように３種の動作をする。フリップ
フロップ１１〜１４は第２動作モード信号ｃ１＝”０”
の場合は入力データ１〜４を１クロック遅れで出力し、
ｃ１＝”１”の場合は直前のフリップフロップの出力を
１クロック遅れで出力する。フリップフロップ１５は第
２動作モード信号ｃ２＝”０”の場合は隣接する他のフ
リップフロップの出力を１クロック遅れで出力し、ｃ２
＝”１”の場合は排他的論理和ゲートの出力９を１クロ
ック遅れで出力する。よってｃ１＝”０”の場合フリッ
プフロップ１５の出力に拘らず入力データ１〜４をその
まま出力し、入力バッファとして動作する。ｃ１＝”
１”、ｃ２＝”１”の場合は、排他的論理和ゲート３０
によるフィードバックのかかるシフトレジスタを構成す
るので疑似乱数パタン発生器として動作する。ｃ１＝”
１”、ｃ２＝”０”の場合、バウンダリスキャンパス上
隣接するフリップフロップの出力の値を入力とするシフ
トレジスタを構成するので、バウンダリスキャン用バッ
ファとして動作する。
ｃ２に応じて図５のように３種の動作をする。フリップ
フロップ１１〜１４は第２動作モード信号ｃ１＝”０”
の場合は入力データ１〜４を１クロック遅れで出力し、
ｃ１＝”１”の場合は直前のフリップフロップの出力を
１クロック遅れで出力する。フリップフロップ１５は第
２動作モード信号ｃ２＝”０”の場合は隣接する他のフ
リップフロップの出力を１クロック遅れで出力し、ｃ２
＝”１”の場合は排他的論理和ゲートの出力９を１クロ
ック遅れで出力する。よってｃ１＝”０”の場合フリッ
プフロップ１５の出力に拘らず入力データ１〜４をその
まま出力し、入力バッファとして動作する。ｃ１＝”
１”、ｃ２＝”１”の場合は、排他的論理和ゲート３０
によるフィードバックのかかるシフトレジスタを構成す
るので疑似乱数パタン発生器として動作する。ｃ１＝”
１”、ｃ２＝”０”の場合、バウンダリスキャンパス上
隣接するフリップフロップの出力の値を入力とするシフ
トレジスタを構成するので、バウンダリスキャン用バッ
ファとして動作する。
【００１５】
【発明の効果】以上説明したように、第１の発明によれ
ば、わずかなセレクタ回路の付加で従来の疑似乱数パタ
ン発生器を、疑似乱数パタン発生器、バウンダリ・スキ
ャン用バッファ、およびチップの入力バッファとして動
作させることができ、ＬＳＩ内部回路だけでなく入力バ
ッファ、外部配線を含めてテスト可能にすることができ
る。更に、第２の発明によれば、全て同じ回路構成を有
するフリップフロップとセレクタを用いて、規則的な回
路構成で第１の発明の機能を実現することができる。
ば、わずかなセレクタ回路の付加で従来の疑似乱数パタ
ン発生器を、疑似乱数パタン発生器、バウンダリ・スキ
ャン用バッファ、およびチップの入力バッファとして動
作させることができ、ＬＳＩ内部回路だけでなく入力バ
ッファ、外部配線を含めてテスト可能にすることができ
る。更に、第２の発明によれば、全て同じ回路構成を有
するフリップフロップとセレクタを用いて、規則的な回
路構成で第１の発明の機能を実現することができる。
【図１】第１の一実施例を示す回路図。
【図２】図１中のセレクタ２４の実現例を示す回路図。
【図３】図１の疑似乱数パタン発生器の動作を示す図。
【図４】第２の発明の一実施例を示す回路図。
【図５】図４の疑似乱数パタン発生器動作を示す図。
【図６】従来の疑似乱数パタン発生器の一例の回路図。
１１ フリップフロップ ２１，２４ セレクタ ３０ 排他的論理和ゲート ｃ１ 第１動作モード信号 ｃ２ 第２動作モード信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/58
Claims (2)
- 【請求項１】 セット信号入力端子およびクロック入力
端子を有する第１から第Ｎのフリップフロップと、前記
第（ｉ＋１）（１≦ｉ≦Ｎ−１）のフリップフロップの
出力と第ｉの入力データを入力とし、いずれか一方を第
１動作モード信号により選択的に第ｉのフリップフロッ
プの入力に供給する第１から第（Ｎ−１）の（Ｎ−１）
個のセレクタと、前記Ｎ個のフリップフロップの内少な
くとも２個のフリップフロップの出力を入力とする排他
的論理和ゲートと、この排他的論理和ゲートの出力と外
部入力と第Ｎ入力データとを入力とし、そのいずれかを
第１動作モード信号と第２動作モード信号により選択的
に前記Ｎフリップフロップの入力に供給する第Ｎのセレ
クタとから構成され、第１動作モード信号と第２動作モ
ード信号の組み合わせに従って疑似乱数パタン発生器あ
るいはバウンダリスキャン用バッファあるいは入力バッ
ファとして動作することを特徴とする疑似乱数パタン発
生器。 - 【請求項２】 セット信号入力端子およびクロック入力
端子を有する第１から第（Ｎ＋１）のフリップフロップ
と、前記第（ｉ＋１）（１≦ｉ≦Ｎ−１）のフリップフ
ロップの出力と第ｉの入力データを入力とし、いずれか
一方を第１動作モード信号により選択的に第ｉのフリッ
プフロップの入力に供給する第１から第Ｎのセレクタ
と、前記（Ｎ＋１）個のフリップフロップの内少なくと
も２個のフリップフロップの出力を入力とする排他的論
理和ゲートと、この排他的論理和ゲートの出力と外部入
力とを入力とし、そのいずれかを第２動作モード信号に
より選択的に前記第（Ｎ＋１）フリップフロップの入力
に供給する第（Ｎ＋１）のセレクタとから構成され、第
１動作モード信号と第２動作モード信号の組み合わせに
従って疑似乱数パタン発生器あるいはバウンダリスキャ
ン用バッファあるいは入力バッファとして動作すること
を特徴とする疑似乱数パタン発生器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013372A JP2841882B2 (ja) | 1991-02-04 | 1991-02-04 | 疑似乱数パタン発生器 |
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| DE69229362T DE69229362T2 (de) | 1991-02-04 | 1992-01-10 | Schaltung zur Erzeugung künstlicher Zufallszahlenmuster |
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| EP92300256A EP0498534B1 (en) | 1991-02-04 | 1992-01-10 | Artificial random-number pattern generating circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP3013372A JP2841882B2 (ja) | 1991-02-04 | 1991-02-04 | 疑似乱数パタン発生器 |
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|---|---|
| JPH04313119A JPH04313119A (ja) | 1992-11-05 |
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Family
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Family Applications (1)
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|---|---|---|---|
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-
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-
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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