JPH07154214A - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
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- JPH07154214A JPH07154214A JP5296515A JP29651593A JPH07154214A JP H07154214 A JPH07154214 A JP H07154214A JP 5296515 A JP5296515 A JP 5296515A JP 29651593 A JP29651593 A JP 29651593A JP H07154214 A JPH07154214 A JP H07154214A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
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- G—PHYSICS
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F7/584—Pseudo-random number generators using finite field arithmetic, e.g. using a linear feedback shift register
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
- G06F2207/583—Serial finite field implementation, i.e. serial implementation of finite field arithmetic, generating one new bit or trit per step, e.g. using an LFSR or several independent LFSRs; also includes PRNGs with parallel operation between LFSR and outputs
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Abstract
(57)【要約】
【目的】わずかのハードウエアの追加で演算処理シーケ
ンスの変更を不要とするランダムノイズ発生回路を提供
する。 【構成】データ変換回路１が選択信号Ｓに応答して選択
するマルチプレクサ１４とマルチプレクサ１５とから成
るスイッチ手段を備え、シフトレジスタ１１の入力にデ
ータＤの供給を受け直並列変換する通常動作モードと、
シフトレジスタ１１の最終およびその前の各々のビット
段の出力信号の排他的論理和信号の供給を受けランダム
ノイズを発生するランダムノイズ発生モードとを切替え
る。
ンスの変更を不要とするランダムノイズ発生回路を提供
する。 【構成】データ変換回路１が選択信号Ｓに応答して選択
するマルチプレクサ１４とマルチプレクサ１５とから成
るスイッチ手段を備え、シフトレジスタ１１の入力にデ
ータＤの供給を受け直並列変換する通常動作モードと、
シフトレジスタ１１の最終およびその前の各々のビット
段の出力信号の排他的論理和信号の供給を受けランダム
ノイズを発生するランダムノイズ発生モードとを切替え
る。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号処理回路
に関し、特にディジタル信号処理に用いる疑似ランダム
ノイズを発生する疑似ランダムノイズ発生機能を有する
ディジタル信号処理回路に関する。
に関し、特にディジタル信号処理に用いる疑似ランダム
ノイズを発生する疑似ランダムノイズ発生機能を有する
ディジタル信号処理回路に関する。
【０００２】
【従来の技術】この種の疑似ランダムノイズデータは、
ディジタル信号処理回路の試験・調整や初期設定などに
広く用いらている。特にオーディオ分野では、米国のド
ルビー研究所が開発したサラウンドシステムの一つであ
るドルビープロロジックなどのように、各チャネル対応
のスピーカ等の周辺機器の出力レベル設定のための疑似
ランダムノイズの供給が規定されているアプリケーショ
ンがある。
ディジタル信号処理回路の試験・調整や初期設定などに
広く用いらている。特にオーディオ分野では、米国のド
ルビー研究所が開発したサラウンドシステムの一つであ
るドルビープロロジックなどのように、各チャネル対応
のスピーカ等の周辺機器の出力レベル設定のための疑似
ランダムノイズの供給が規定されているアプリケーショ
ンがある。
【０００３】この種の疑似ランダムノイズを発生する疑
似ランダムノイズ発生回路としては、例えば特開昭６３
−８２０１４号公報（文献１）や特開昭６３−２５０２
１０号公報（文献２）などに記載されたリニアフイード
バックレジスタ（以下ＬＦＳＲ）を用いたものがよく知
られている。
似ランダムノイズ発生回路としては、例えば特開昭６３
−８２０１４号公報（文献１）や特開昭６３−２５０２
１０号公報（文献２）などに記載されたリニアフイード
バックレジスタ（以下ＬＦＳＲ）を用いたものがよく知
られている。
【０００４】このＬＦＳＲは、ｎビットから成るシフト
レジタと第１の入力が上記シフトレジスタのｎ段目の出
力に第２の入力が任意の段の出力に出力が初段の入力に
それぞれ接続された２入力の排他的論理和回路（ＥＸＯ
Ｒ）とを備える。
レジタと第１の入力が上記シフトレジスタのｎ段目の出
力に第２の入力が任意の段の出力に出力が初段の入力に
それぞれ接続された２入力の排他的論理和回路（ＥＸＯ
Ｒ）とを備える。
【０００５】動作について説明すると、クロックパルス
を供給し、上記ＥＸＯＲの第２の入力の接続位置の変更
により、周期が最大（２n −１）ビットの周期長の範囲
で変化するＭ系列パルスすなわち疑似ランダムパルスが
得られる。
を供給し、上記ＥＸＯＲの第２の入力の接続位置の変更
により、周期が最大（２n −１）ビットの周期長の範囲
で変化するＭ系列パルスすなわち疑似ランダムパルスが
得られる。
【０００６】従来のこの種のディジタル信号処理回路
は、疑似ランダムノイズを発生するための上記ＬＳＦＲ
を用いた専用の疑似ランダムノイズ発生回路を内蔵する
か、あるいは上記ディジタル信号処理回路を構成する演
算回路内部の算術演算ユニット（ＡＬＵ）やシフトレジ
スタ等を用い、演算処理の一部として疑似ランダムノイ
ズの発生を行うかのいずれかである。
は、疑似ランダムノイズを発生するための上記ＬＳＦＲ
を用いた専用の疑似ランダムノイズ発生回路を内蔵する
か、あるいは上記ディジタル信号処理回路を構成する演
算回路内部の算術演算ユニット（ＡＬＵ）やシフトレジ
スタ等を用い、演算処理の一部として疑似ランダムノイ
ズの発生を行うかのいずれかである。
【０００７】前者の場合、ＬＳＦＲ等の専用ハードウェ
アを必要とするのは当然であるが、さらに、処理データ
の供給先を通常のデータ入力ポートから上記ＬＦＳＲの
出力端子に切替るためにディジタル信号処理回路の演算
処理シーケンスを変更する必要がある。また、後者の場
合は、上記疑似ランダムノイズの発生処理が通常の演算
処理に付加されることになるので、演算処理ステップ数
を増加させ、高々２００ステップ程度のこの種のオーデ
ィオ信号データのリアルタイム処理においては、上記デ
ィジタル信号処理回路の演算処理能力に大きく影響す
る。
アを必要とするのは当然であるが、さらに、処理データ
の供給先を通常のデータ入力ポートから上記ＬＦＳＲの
出力端子に切替るためにディジタル信号処理回路の演算
処理シーケンスを変更する必要がある。また、後者の場
合は、上記疑似ランダムノイズの発生処理が通常の演算
処理に付加されることになるので、演算処理ステップ数
を増加させ、高々２００ステップ程度のこの種のオーデ
ィオ信号データのリアルタイム処理においては、上記デ
ィジタル信号処理回路の演算処理能力に大きく影響す
る。
【０００８】
【発明が解決しようとする課題】上述した従来のディジ
タル信号処理回路は、専用の疑似ランダムノイズ発生回
路を内蔵するものは、ＬＦＳＲおよびその周辺回路のハ
ードウェアが必須となり回路規模が増大する上に、疑似
ランダムノイズが不要な動作モードでは上記ハードウェ
アが使用されず無駄になるという欠点があった。また、
処理データの供給先を通常のデータ入力ポートから上記
ＬＦＳＲの出力端子に切替るために演算処理シーケンス
を変更する必要があり関連プログラムが複雑になるとい
う欠点があった。
タル信号処理回路は、専用の疑似ランダムノイズ発生回
路を内蔵するものは、ＬＦＳＲおよびその周辺回路のハ
ードウェアが必須となり回路規模が増大する上に、疑似
ランダムノイズが不要な動作モードでは上記ハードウェ
アが使用されず無駄になるという欠点があった。また、
処理データの供給先を通常のデータ入力ポートから上記
ＬＦＳＲの出力端子に切替るために演算処理シーケンス
を変更する必要があり関連プログラムが複雑になるとい
う欠点があった。
【０００９】また、内部演算処理の一部として疑似ラン
ダムノイズの発生を行うものでは、上記疑似ランダムノ
イズの発生処理が通常の演算処理に付加されるため、演
算処理ステップ数を増加させ、上記演算処理の能力を大
幅に低下させるという欠点があった。
ダムノイズの発生を行うものでは、上記疑似ランダムノ
イズの発生処理が通常の演算処理に付加されるため、演
算処理ステップ数を増加させ、上記演算処理の能力を大
幅に低下させるという欠点があった。
【００１０】
【課題を解決するための手段】本発明のディジタル信号
処理回路は、処理対象のシリアルデータとこのシリアル
データの予め定めらたビット数から成るワード毎の区切
りを示すワードクロックと前記ワードの各々のビット位
置を示すビットクロックとにそれぞれ対応する３つの伝
送線対応の３線式インタフエースのシリアル入力ポート
と、前記ビット数と同数のビット段の第１のシフトレジ
スタを備え前記ワードクロックに同期して前記シリアル
データを並列データに直並列変換して演算回路に供給す
る第１のデータ変換回路と、前記同数のビット段の第２
のシフトレジスタを備え前記演算回路からの並列データ
をシリアルデータに並直列変換して前記伝送線に供給す
る第２のデータ変換回路とを備えるディジタル信号処理
回路において、前記第１のデータ変換回路が選択信号に
応答して前記第１のシフトレジスタの入力に前記シリア
ルデータの供給を受け前記直並列変換する通常動作モー
ドと前記第１のシフトレジスタの予め定めた第１および
第２のビット段の出力信号の排他的論理和信号の供給を
受けランダムノイズを発生するランダムノイズ発生モー
ドとのいずれか一方を選択するスイッチ手段を備えて構
成されている。
処理回路は、処理対象のシリアルデータとこのシリアル
データの予め定めらたビット数から成るワード毎の区切
りを示すワードクロックと前記ワードの各々のビット位
置を示すビットクロックとにそれぞれ対応する３つの伝
送線対応の３線式インタフエースのシリアル入力ポート
と、前記ビット数と同数のビット段の第１のシフトレジ
スタを備え前記ワードクロックに同期して前記シリアル
データを並列データに直並列変換して演算回路に供給す
る第１のデータ変換回路と、前記同数のビット段の第２
のシフトレジスタを備え前記演算回路からの並列データ
をシリアルデータに並直列変換して前記伝送線に供給す
る第２のデータ変換回路とを備えるディジタル信号処理
回路において、前記第１のデータ変換回路が選択信号に
応答して前記第１のシフトレジスタの入力に前記シリア
ルデータの供給を受け前記直並列変換する通常動作モー
ドと前記第１のシフトレジスタの予め定めた第１および
第２のビット段の出力信号の排他的論理和信号の供給を
受けランダムノイズを発生するランダムノイズ発生モー
ドとのいずれか一方を選択するスイッチ手段を備えて構
成されている。
【００１１】
【実施例】次に、本発明の実施例をブロックで示す図１
を参照すると、この図に示す本実施例のディジタル信号
処理回路は、オーディオデータとして一般的な１ワード
が１６ビットのディジタル信号処理回路であり、選択信
号Ｓにより通常動作対応の入力データの直並列変換モー
ドとランダムノイズ発生モードとの動作切替を行い出力
データを演算回路３に供給するデータ変換回路１と、演
算回路３からのデータを並直列変換するデータ変換回路
２と、演算回路３とを備える。
を参照すると、この図に示す本実施例のディジタル信号
処理回路は、オーディオデータとして一般的な１ワード
が１６ビットのディジタル信号処理回路であり、選択信
号Ｓにより通常動作対応の入力データの直並列変換モー
ドとランダムノイズ発生モードとの動作切替を行い出力
データを演算回路３に供給するデータ変換回路１と、演
算回路３からのデータを並直列変換するデータ変換回路
２と、演算回路３とを備える。
【００１２】データ変換回路１は、１６ビットのシフト
レジスタ１１と、シフトレジスタ１１の各段の出力をワ
ードクロックＣＫに同期してラッチするデータラッチ１
２と、２つの入力の各々がシフトレジスタの最終ビット
段すなわち第１６ビット段とその前のビット段すなわち
第１５ビット段の各々の出力信号ｄ，ｅに出力信号ｃが
マルチプレクサ１４の一方の入力にそれぞれ接続された
排他的論理和回路（ＥＸＯＲ）１３と、一方の入力に信
号ｃが他方の入力にデータＤがそれぞれ接続され選択信
号Ｓの供給に応答して信号ｃとデータＤとのいずれか一
方を選択してシフトレジスタ１１に供給するマルチプレ
クサ１４と、一方の入力にビットクロックＣＰが他方の
入力にワードクロックＣＫがそれぞれ接続され選択信号
ＳＳの供給に応答してこれらクロックＣＰとＣＫとのい
ずれか一方を選択しクロック信号ｇとしてシフトレジス
タのクロック入力に供給するマルチプレクサ１５とを備
える。
レジスタ１１と、シフトレジスタ１１の各段の出力をワ
ードクロックＣＫに同期してラッチするデータラッチ１
２と、２つの入力の各々がシフトレジスタの最終ビット
段すなわち第１６ビット段とその前のビット段すなわち
第１５ビット段の各々の出力信号ｄ，ｅに出力信号ｃが
マルチプレクサ１４の一方の入力にそれぞれ接続された
排他的論理和回路（ＥＸＯＲ）１３と、一方の入力に信
号ｃが他方の入力にデータＤがそれぞれ接続され選択信
号Ｓの供給に応答して信号ｃとデータＤとのいずれか一
方を選択してシフトレジスタ１１に供給するマルチプレ
クサ１４と、一方の入力にビットクロックＣＰが他方の
入力にワードクロックＣＫがそれぞれ接続され選択信号
ＳＳの供給に応答してこれらクロックＣＰとＣＫとのい
ずれか一方を選択しクロック信号ｇとしてシフトレジス
タのクロック入力に供給するマルチプレクサ１５とを備
える。
【００１３】データ変換回路２は、１６ビットのシフト
レジスタ２１と、演算回路３からのｎビットの並列デー
タｈをラッチするデータラッチ２２とを備える。
レジスタ２１と、演算回路３からのｎビットの並列デー
タｈをラッチするデータラッチ２２とを備える。
【００１４】この種のディジタル信号処理回路における
オーディオデータの伝送は、通常、シリアルデータ伝送
方式が用いられ、インタフエースとしては、１６ビット
単位のワードの区切を示すとともにサンプリング周波数
を示すワードクロックＣＫと、各々のワードのビット位
置を示すビットクロックＣＰとデータＤとの各々に対応
する３つの伝送線から成る３線式が主流である。また、
上記オーディオデータの加工のため、伝送中のシリアル
データを途中で取込み、パイプライン的に所望の演算処
理を施し、同１のワードクロックあるいはビットクロッ
クに同期して処理後のデータを再度出力するオーディオ
データ処理が一般的に行われている。
オーディオデータの伝送は、通常、シリアルデータ伝送
方式が用いられ、インタフエースとしては、１６ビット
単位のワードの区切を示すとともにサンプリング周波数
を示すワードクロックＣＫと、各々のワードのビット位
置を示すビットクロックＣＰとデータＤとの各々に対応
する３つの伝送線から成る３線式が主流である。また、
上記オーディオデータの加工のため、伝送中のシリアル
データを途中で取込み、パイプライン的に所望の演算処
理を施し、同１のワードクロックあるいはビットクロッ
クに同期して処理後のデータを再度出力するオーディオ
データ処理が一般的に行われている。
【００１５】図１および本実施例の回路の通常動作およ
びランダムノイズ発生モードのそれぞれタイムチャート
を示す図２，図３を参照して本実施例の動作について説
明すると、まず、選択信号Ｓが非活性化状態（論理０）
のときは通常動作モードとなる。マルチプレクサ１４は
データＤを選択し入力信号ｆとしてシフトレジタ１１に
供給する。また、マルチプレクサ１５はビットクロック
ＣＰを選択しクロック信号ｇとしてシフトレジスタ１１
のクロック入力に供給する。この結果、データＤはビッ
トクロックＣＰに同期して１ビットずつシフトレジタ１
１に取込まれる。１ワード分すなわち１６ビットのｎ番
目のデータが取込まれると、このｎ番目対応のワードク
ロックＣＫ（以下ワードクロックＣＫｎ）に同期してデ
ータラッチ１２はこのｎ番目のシフトレジタ１１の各ビ
ット段の出力データａを格納する。演算回路３はデータ
ラッチのｎ番目の格納データｂを用い、このワードクロ
ックＣＫの周期すなわちサンプリング周期中に所定の演
算処理を実行し、ｎ番目の演算結果データｈ（ｎ）をデ
ータラッチ２２に格納する。一方、シフトレジスタ１１
に引続き取込まれたｎ＋１番目のデータＤは次のワード
クロックＣＫｎ＋１に同期して、データａｎとしてデー
タラッチ１２に格納されるが、同時にデータラッチ２２
は演算結果データｈｎをデータｉｎとしてシフトレジタ
２１に転送する。シフトレジスタ２１は次のワードクロ
ックＣＫｎ＋２対応のビットクロックＣＰによりデータ
ｉｎを１ビットずつシリアルの出力データＯＤとして出
力する。
びランダムノイズ発生モードのそれぞれタイムチャート
を示す図２，図３を参照して本実施例の動作について説
明すると、まず、選択信号Ｓが非活性化状態（論理０）
のときは通常動作モードとなる。マルチプレクサ１４は
データＤを選択し入力信号ｆとしてシフトレジタ１１に
供給する。また、マルチプレクサ１５はビットクロック
ＣＰを選択しクロック信号ｇとしてシフトレジスタ１１
のクロック入力に供給する。この結果、データＤはビッ
トクロックＣＰに同期して１ビットずつシフトレジタ１
１に取込まれる。１ワード分すなわち１６ビットのｎ番
目のデータが取込まれると、このｎ番目対応のワードク
ロックＣＫ（以下ワードクロックＣＫｎ）に同期してデ
ータラッチ１２はこのｎ番目のシフトレジタ１１の各ビ
ット段の出力データａを格納する。演算回路３はデータ
ラッチのｎ番目の格納データｂを用い、このワードクロ
ックＣＫの周期すなわちサンプリング周期中に所定の演
算処理を実行し、ｎ番目の演算結果データｈ（ｎ）をデ
ータラッチ２２に格納する。一方、シフトレジスタ１１
に引続き取込まれたｎ＋１番目のデータＤは次のワード
クロックＣＫｎ＋１に同期して、データａｎとしてデー
タラッチ１２に格納されるが、同時にデータラッチ２２
は演算結果データｈｎをデータｉｎとしてシフトレジタ
２１に転送する。シフトレジスタ２１は次のワードクロ
ックＣＫｎ＋２対応のビットクロックＣＰによりデータ
ｉｎを１ビットずつシリアルの出力データＯＤとして出
力する。
【００１６】次に、選択信号Ｓが活性化状態（論理１）
のときはランダムノイズ発生モードとなる。マルチプレ
クサ１４はＥＸＯＲ１３からの信号ｃを選択し入力信号
ｆとしてシフトレジタ１１に供給する。また、マルチプ
レクサ１５はワードクロックＣＫを選択しクロック信号
ｇとしてシフトレジスタ１１のクロック入力に供給す
る。したがって、シフト動作は１ワードすなわち１サン
プリング周期毎となる。上述したように、ＥＸＯＲ１３
の入力は、それぞれ、シフトレジスタ１１の第１６ビッ
ト段とその前の第１５ビット段の出力であるので、その
出力は格納データの最上位ビットおよび次位ビットの排
他的論理和となり、これらシフトレジスタ１１およびＥ
ＸＯＲ１３は、従来の技術で説明したリニアフイードバ
ックシフトレジスタ（ＬＦＳＲ）を構成する。したがっ
て、従来の技術で説明したように、１ワードクロック毎
にシフトレジタ１１のデータがデータラッチ１２に取込
まれると同時にシフト動作が行われてデータが更新され
る疑似ランダムノイズ発生動作を行う。以下、上述の通
常動作モードの場合と同様に演算処理および出力処理が
行われる。
のときはランダムノイズ発生モードとなる。マルチプレ
クサ１４はＥＸＯＲ１３からの信号ｃを選択し入力信号
ｆとしてシフトレジタ１１に供給する。また、マルチプ
レクサ１５はワードクロックＣＫを選択しクロック信号
ｇとしてシフトレジスタ１１のクロック入力に供給す
る。したがって、シフト動作は１ワードすなわち１サン
プリング周期毎となる。上述したように、ＥＸＯＲ１３
の入力は、それぞれ、シフトレジスタ１１の第１６ビッ
ト段とその前の第１５ビット段の出力であるので、その
出力は格納データの最上位ビットおよび次位ビットの排
他的論理和となり、これらシフトレジスタ１１およびＥ
ＸＯＲ１３は、従来の技術で説明したリニアフイードバ
ックシフトレジスタ（ＬＦＳＲ）を構成する。したがっ
て、従来の技術で説明したように、１ワードクロック毎
にシフトレジタ１１のデータがデータラッチ１２に取込
まれると同時にシフト動作が行われてデータが更新され
る疑似ランダムノイズ発生動作を行う。以下、上述の通
常動作モードの場合と同様に演算処理および出力処理が
行われる。
【００１７】これにより、ランダムノイズを必要とする
演算処理を効率的に実行できる。
演算処理を効率的に実行できる。
【００１８】
【発明の効果】以上説明したように、本発明のディジタ
ル信号処理回路は、データ変換回路が選択信号に応答し
て直並列変換する通常動作モードとランダムノイズを発
生するランダムノイズ発生モードとのいずれか一方を選
択するスイッチ手段を備えるので、専用のランダムノイ
ズ発生回路の付加による回路規模の増大を抑制するとと
もに、演算回路での演算シーケンスの変更を不要とし
て、プログラムの複雑化や演算処理の能力低下の要因を
除去できるという効果がある。
ル信号処理回路は、データ変換回路が選択信号に応答し
て直並列変換する通常動作モードとランダムノイズを発
生するランダムノイズ発生モードとのいずれか一方を選
択するスイッチ手段を備えるので、専用のランダムノイ
ズ発生回路の付加による回路規模の増大を抑制するとと
もに、演算回路での演算シーケンスの変更を不要とし
て、プログラムの複雑化や演算処理の能力低下の要因を
除去できるという効果がある。
【図１】本発明のディジタル信号処理回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】本実施例のディジタル信号処理回路における通
常動作を示すタイムチャートである。
常動作を示すタイムチャートである。
【図３】本実施例のディジタル信号処理回路におけるラ
ンダムノイズ発生動作を示すタイムチャートである。
ンダムノイズ発生動作を示すタイムチャートである。
１，２ データ変換回路 ３ 演算回路 １１，２１ シフトレジスタ １２，２２ データラッチ １３ ＥＸＯＲ １４，１５ マルチプレクサ
Claims (3)
- 【請求項１】 処理対象のシリアルデータとこのシリア
ルデータの予め定めらたビット数から成るワード毎の区
切りを示すワードクロックと前記ワードの各々のビット
位置を示すビットクロックとにそれぞれ対応する３つの
伝送線対応の３線式インタフエースのシリアル入力ポー
トと、前記ビット数と同数のビット段の第１のシフトレ
ジスタを備え前記ワードクロックに同期して前記シリア
ルデータを並列データに直並列変換して演算回路に供給
する第１のデータ変換回路と、前記同数のビット段の第
２のシフトレジスタを備え前記演算回路からの並列デー
タをシリアルデータに並直列変換して前記伝送線に供給
する第２のデータ変換回路とを備えるディジタル信号処
理回路において、 前記第１のデータ変換回路が選択信号に応答して前記第
１のシフトレジスタの入力に前記シリアルデータの供給
を受け前記直並列変換する通常動作モードと前記第１の
シフトレジスタの予め定めた第１および第２のビット段
の出力信号の排他的論理和信号の供給を受けランダムノ
イズを発生するランダムノイズ発生モードとのいずれか
一方を選択するスイッチ手段を備えることを特徴とする
ディジタル信号処理回路。 - 【請求項２】 前記第１のデータ変換回路が前記第１お
よび第２のビット段の出力信号の供給を受けこれら出力
信号の排他的論理和信号を生成する排他的論理和回路を
さらに備え、 前記スイッチ手段が前記選択信号に応答して前記シリア
ルデータと前記排他的論理和信号とのいずれか一方を前
記第１のシフトレジスタの入力に供給する第１のマルチ
プレクサと、 前記選択信号に応答して前記ワードクロックと前記ビッ
トクロックとのいずれか一方を前記第１のシフトレジス
タのクロック入力に供給する第２のマルチプレクサとを
備えることを特徴とする請求項１記載のディジタル信号
処理回路。 - 【請求項３】 前記第１および第２のビット段がそれぞ
れ前記第１のシフトレジスタの最終ビット段とその前の
ビット段とであることを特徴とする請求項１記載のディ
ジタル信号処理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296515A JPH07154214A (ja) | 1993-11-26 | 1993-11-26 | ディジタル信号処理回路 |
| DE69423299T DE69423299T2 (de) | 1993-11-26 | 1994-11-28 | Serien-Parallel-Umsetzer mit Pseudozufallsrauschgenerator |
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