KR100434364B1 - 직렬 가산기 - Google Patents

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Abstract

본 발명은 직렬 가산기에 관한 것으로, 이전 상태의 짝수 캐리 비트와 이전 상태의 홀수 캐리 비트를 입력받아 상기 입력된 짝수 캐리 비트 또는 상기 홀수 캐리 비트를 선택하여 출력하는 제1다중화부와; 제1데이터의 짝수 비트값과 제2데이터의 비트값과 상기 제1다중화부로부터 출력되는 신호를 이전 홀수 캐리 비트를 입력받아 상기 입력된 제1데이터의 짝수 비트값과 상기 제2데이터의 짝수 비트값을 가산하는 제1가산부와; 상기 제1가산부로부터 출력되는 짝수 캐리를 입력받아 인가되는 클럭에 동기시켜 짝수 캐리 비트를 출력하는 제1플립플롭과; 상기 제1가산부로부터 출력되는 짝수 비트의 합을 입력받아 인가되는 클럭에 동기시켜 짝수 비트 합을 출력하는 제2플립플롭과; 상기 제1가산부로부터 출력되는 짝수 캐리와 이전 상태의 홀수 캐리 비트를 입력받아 상기 짝수 캐리 또는 상기 홀수 캐리 비트를 선택하여 출력하는 제2다중화부와; 제1데이터의 홀수 비트값과 제2데이터의 홀수 비트값과 상기 제2다중화부로부터 출력되는 신호를 입력받아 상기 입력된 제1데이터의 홀수 비트값과 상기 제2데이터의 홀수 비트값을 가산하는 제2가산부와; 상기 제2가산부로부터 출력되는 홀수 캐리를 입력받아 인가되는 클럭에 동기시켜 홀수 캐리 비트를 출력하는 제3플립플롭과; 상기 제2가산부로부터 출력되는 홀수 비트 합을 입력받아 인가되는 클럭에 동기시켜 홀수 합 비트를 출력하는 제4플립플롭으로 구성된다. 따라서, 본 발명은 병렬 가산 방법과 직렬 가산 방법의 장점을 수용함으로써 하드웨어 자원을 줄이고 적당한 속도의 클럭을 이용하여 직렬 가산을 수행할 수 있다.

Description

직렬 가산기{SERIAL ADDER}
본 발명은 n비트의 직렬 데이터(serial data)를 가산하는 가산기에 관한 것으로, 특히 하드웨어 자원을 절약해야 하는 시스템과 고속의 직렬 클럭(serial clock)의 공급에 제약이 있는 시스템에 적합하도록 데이터를 짝수(even) 비트와 홀수(odd) 비트로 분리하여 직렬 합산(serial summation)하는 가산기(adder)에 관한 것이다.
도 1은 종래 병렬 데이터를 직접 가산하는 회로의 구성도로서, n비트 데이터 가산기(110)와 n비트 플립플롭(120)로 구성된다.
도 1을 참조하면, n비트 데이터 가산기(110)는 1비트 가산기의 조합으로 이루어지며, 두개의 n비트 데이터를 각각 입력받아 가산하여 출력한다. n비트 플립플롭(120)는 n비트 데이터 가산기(110)로부터 출력되는 n비트 병렬 합 데이터(nbit parallel sum data)를 입력받고, 인가되는 클럭에 동기되어 상기 입력된 데이터를 출력한다.
이와 같이 종래 병렬 가산기는 회로의 구성이 단순한 장점을 가지고 있지만 n비트 가산기와 n비트 플립플롭을 사용하고 있기 때문에 하드웨어 자원을 많이 차지하는 단점이 있다.
도 2는 종래 n비트의 병렬 데이터를 직렬 데이터로 변환하여 가산하는 회로의 구성도로서, 1비트 데이터 가산기(210)와 제1플립플롭(220)과 제2플립플롭(230)로 구성된다.
도 2를 참조하면, 1비트 데이터 가산기(210)는 두개의 1비트 직렬 데이터(1bit A data, 1bit B data)와 이전 상태에서 발생된 캐리 비트(carry_bit)를 각각 입력받아 가산하여 합(sum)과 캐리(carry)를 출력한다. 제1플립플롭(220)은 가산기(210)로부터 출력되는 캐리를 입력받아 클럭에 동기시켜 캐리 비트(carry_bit)를 출력한다. 제2플립플롭(230)은 가산기(210)로부터 출력되는 합을 입력받아 클럭에 동기시켜 합 비트(sum_bit)를 출력한다.
이와 같이, 종래 직렬 가산(serial summation)에서는 n비트 병렬 데이터를직렬로 변환시켜 1비트 가산기만을 이용하여 계산해서 합산을 수행한 후 다시 병렬로 변환시키는 구조이다. 이 경우 직렬 데이터는 병렬 데이터가 들어오는 클럭 속도의 n배에 해당하는 직렬 클럭을 이용하여 처리되어야 한다. 그리고, 1비트 가산기에 의해 발생되는 캐리는 1비트 플립플롭에 의해 래치되어 다음번 연산에서 입력으로 사용된다.
이러한 종래 직렬 가산을 수행하는 경우는 하드웨어 자원을 줄일 수는 있지만 입력 클럭 속도의 n배에 해당하는 고속의 직렬 클럭이 필요하기 때문에 시스템 설계에 큰 부담이 되는 문제점이 있다.
따라서, 본 발명의 목적은 시스템의 하드웨어 자원을 줄일 수 있는 직렬 가산기를 제공함에 있다.
본 발명의 다른 목적은 고속의 직렬 클럭을 사용하지 않고 직렬 가산을 수행하는 가산기를 제공함에 있다.
도 1은 종래 병렬 가산기의 구성을 나타내는 도면.
도 2는 종래 병렬 데이터를 직렬 데이터로 변환하여 합산하는 가산기의 구성을 나타내는 도면.
도 3은 본 발명에 따른 직렬 데이터를 짝수 비트와 홀수 비트로 나누어 가산하는 절차를 나타내는 도면.
도 4는 본 발명에 따른 직렬 데이터를 가산하는 회로의 구성도.
이러한 목적들을 달성하기 위한 본 발명은 이전 상태의 짝수 캐리 비트와 이전 상태의 홀수 캐리 비트를 입력받아 상기 입력된 짝수 캐리 비트 또는 상기 홀수 캐리 비트를 선택하여 출력하는 제1다중화부와; 제1데이터의 짝수 비트값과 제2데이터의 짝수 비트값과 상기 제1다중화부로부터 출력되는 신호를 입력받아 상기 입력된 제1데이터의 짝수 비트값과 상기 제2데이터의 짝수 비트값을 가산하는 제1가산부와; 상기 제1가산부로부터 출력되는 짝수 캐리를 입력받아 인가되는 클럭에 동기시켜 짝수 캐리 비트를 출력하는 제1플립플롭과; 상기 제1가산부로부터 출력되는 짝수 합을 입력받아 인가되는 클럭에 동기시켜 짝수 합 비트를 출력하는 제2플립플롭과; 현재 상태의 짝수 캐리와 이전 상태의 홀수 캐리 비트를 입력받아 상기 입력된 짝수 캐리 또는 상기 홀수 캐리 비트를 선택하여 출력하는 제2다중화부와; 제1데이터의 홀수 비트값과 제2데이터의 홀수 비트값과 상기 제2다중화부로부터 출력되는 신호를 입력받아 상기 입력된 제1데이터의 홀수 비트값과 상기 제2데이터의 홀수 비트값을 가산하는 제2가산부와; 상기 제2가산부로부터 출력되는 홀수 캐리를 입력받아 인가되는 클럭에 동기시켜 홀수 캐리 비트를 출력하는 제3플립플롭과; 상기 제2가산부로부터 출력되는 홀수 합을 입력받아 인가되는 클럭에 동기시켜 홀수 합 비트를 출력하는 제4플립플롭으로 구성되는 것을 특징으로 한다.
본 발명에서는 한 클럭내에 짝수 비트 데이터와 홀수 비트 데이터의 합산을 완결하기 위해 합산시 발생하는 캐리를 다음과 같이 처리한다. 본 발명에 따른 짝수 비트 데이터 합산에서 발생한 캐리인 짝수 캐리(carry_even)는 N/2 직렬 클럭에 의해 그 값이 래치되기 전에 홀수 비트 데이터 합산의 캐리 입력으로 사용되어 홀수 비트 합산 결과에 영향을 미쳐야 한다. 그러므로, 본 발명에 따른 직렬 가산기는 플립플롭에 의해 래치되기 전의 데이터인 짝수 캐리를 홀수 비트 데이터 합산에서의 캐리 입력값으로 사용한다.
그리고, 본 발명에 따른 홀수 비트 데이터 합산에서 발생한 홀수 캐리를 다음번 짝수 비트 데이터 합산에서 입력 캐리로 사용된다. 따라서, 본 발명에 따른 직렬 가산기는 N/2 클럭에 의해 래치된 홀수 캐리 비트를 짝수 비트 데이터 합산의 캐리 입력으로 사용한다.
한편, 본 발명에 따른 직렬 가산기는 짝홀수 합산을 사용하지 않는 경우 선택 신호를 이용하여 각각의 합산 결과에서 얻은 캐리 출력인 짝수 캐리 비트와 홀수 캐리 비트를 다음번 데이터 합산의 캐리 입력으로 사용한다.
도 3은 본 발명에 따른 직렬 데이터를 짝수 비트와 홀수 비트로 나누어서 합산하는 것을 나타낸다.
도 3을 참조하면, 본 발명에서는 직렬 데이터를 짝수 비트와 홀수 비트로 나누어서 짝수 비트는 짝수 비트끼리 합산하고, 홀수 비트는 홀수 비트끼리 합산한 후 병렬 데이터로 복원한다. 그리고, 본 발명에 사용되는 클럭의 속도는 N/2 클럭이다.
도 4는 본 발명에 따른 직렬 가산기의 구성도로서, 제1다중화부(411)와 제2다중화부(412)와 제1가산부(421)와 제2가산부(422)와 제1플립플롭(431)과 제2플립플롭(432)과 제3플립플롭(433)과 제4플립플롭(434)으로 구성된다.
도 3 및 도 4를 참조하면, 제1다중화부(411)는 이전 상태의 짝수 캐리 비트(carry_even_bit)와 이전 상태의 홀수 캐리 비트(carry_odd_bit)를 입력받고, 입력된 짝수 캐리 비트 또는 홀수 캐리 비트를 선택하여 출력한다. 특히, 본 발명에 따른 짝수 비트 합산을 수행하는 경우 제1다중화부(411)는 입력된 이전 상태의 홀수 캐리 비트를 선택하여 제1가산부(421)로 출력한다.
제2다중화부(412)는 현재 상태의 짝수 캐리(carry_even)와 이전 상태의 홀수 캐리 비트(carry_odd_bit)를 입력받고, 입력된 짝수 캐리 또는 홀수 캐리 비트를 선택하여 출력한다. 특히, 본 발명에 따른 홀수 비트 합산을 수행하는 경우 제2다중화부(412)는 입력된 현재 상태의 짝수 캐리를 제2가산부(422)로 출력한다.
제1가산부(421)는 1비트 데이터 가산기로서, 제1다중화부(411)로부터 출력되는 캐리 비트와 제1데이터의 짝수 비트값(A_even)과 제2데이터의 짝수 비트값(B_even)을 입력받아 합산한다. 특히, 본 발명에 따른 짝수 비트 합산시 제1가산부(421)는 제1다중화부(411)로부터 이전 상태의 홀수 캐리 비트를 입력받고, 제1데이터의 짝수 비트값과 제2데이터의 짝수 비트값을 합산하여 그 결과값으로서 짝수 합산값(sum_even)과 짝수 캐리(carry_even)를 출력한다. 여기서, 짝수 캐리는 현재 상태에서 홀수 합산시 사용되기 위해 제2다중화부(412)로 입력된다.
제2가산부(422)는 1비트 데이터 가산기로서, 제2다중화부(412)로부터 출력되는 캐리 비트와 제1데이터의 홀수 비트값(A_odd)과 제2데이터의 홀수 비트값(B_odd)을 입력받아 합산한다. 특히, 본 발명에 따른 홀수 비트 합산시 제2가산부(422)는 제2다중화부(412)로부터 현재 상태의 짝수 캐리를 입력받고, 입력된 제1데이터의 홀수 비트값과 제2데이터의 홀수 비트값을 합산하여 홀수 합산값(sum_odd)과 홀수 캐리(carry_odd)를 출력한다.
제1플립플롭(431)은 1비트 플립플롭으로서, 제1가산부(421)로부터 출력되는 짝수 캐리(carry_even)를 입력받아 인가되는 클럭(clk)에 동기시켜 짝수 캐리 비트(carry_even_bit)를 출력한다. 여기서, 짝수 캐리 비트는 다음 상태의 합산에사용되기 위해 제1다중화부(411)로 입력된다.
제2플립플롭(432)은 1비트 플립플롭으로서, 제1가산부(421)로부터 출력되는 짝수 합산값(sum_even)을 입력받아 인가되는 클럭(clk)에 동기시켜 짝수 합산 비트(sum_even_bit)를 출력한다.
제3플립플롭(433)은 1비트 플립플롭으로서, 제2가산부(422)로부터 출력되는 홀수 캐리(carry_odd)를 입력받아 인가되는 클럭(clk)에 동기시켜 홀수 캐리 비트(carry_odd_bit)를 출력한다. 여기서, 홀수 캐리 비트는 다음 상태의 합산시 사용되기 위해 제1다중화부(411)와 제2다중화부(412)로 입력된다.
제4플립플롭(434)은 1비트 플립플롭으로서, 제2가산부(422)로부터 출력되는 홀수 합값(sum_odd)을 입력받아 인가되는 클럭(clk)에 동기시켜 홀수 합산 비트(sum_odd_bit)를 출력한다.
상술한 바와 같이 본 발명은 데이터를 짝수 비트와 홀수 비트로 분리하여 합산함으로써 직렬 합산과 병렬 합산의 장점을 수용하여 필요한 하드웨어 자원을 줄이면서 적당한 속도의 클럭을 이용할 수 있다.

Claims (3)

  1. 직렬 가산기에 있어서,
    이전 상태의 짝수 캐리 비트와 이전 상태의 홀수 캐리 비트를 입력받아 상기 입력된 짝수 캐리 비트 또는 상기 홀수 캐리 비트를 선택하여 출력하는 제1다중화부와;
    제1데이터의 짝수 비트값과 제2데이터의 짝수 비트값과 상기 제1다중화부로부터 출력되는 신호를 입력받아 상기 입력된 제1데이터의 짝수 비트값과 상기 제2데이터의 짝수 비트값을 가산하는 제1가산부와;
    상기 제1가산부로부터 출력되는 짝수 캐리를 입력받아 인가되는 클럭에 동기시켜 짝수 캐리 비트를 출력하는 제1플립플롭과;
    상기 제1가산부로부터 출력되는 짝수 합을 입력받아 인가되는 클럭에 동기시켜 짝수 합 비트를 출력하는 제2플립플롭과;
    현재 상태의 짝수 캐리와 이전 상태의 홀수 캐리 비트를 입력받아 상기 입력된 짝수 캐리 또는 상기 홀수 캐리 비트를 선택하여 출력하는 제2다중화부와;
    제1데이터의 홀수 비트값과 제2데이터의 홀수 비트값과 상기 제2다중화부로부터 출력되는 신호를 입력받아 상기 입력된 제1데이터의 홀수 비트값과 상기 제2데이터의 홀수 비트값을 가산하는 제2가산부와;
    상기 제2가산부로부터 출력되는 홀수 캐리를 입력받아 인가되는 클럭에 동기시켜 홀수 캐리 비트를 출력하는 제3플립플롭과;
    상기 제2가산부로부터 출력되는 홀수 합을 입력받아 인가되는 클럭에 동기시켜 홀수 합 비트를 출력하는 제4플립플롭으로 구성되는 것을 특징으로 하는 직렬 가산기.
  2. 제1항에 있어서, 상기 제1다중화부는,
    상기 제1플립플롭으로부터 출력되는 이전 상태의 짝수 캐리 비트와, 상기 제3플립플롭으로부터 출력되는 이전 상태의 홀수 캐리 비트를 입력받고, 짝수 비트 합산시 상기 이전 상태의 홀수 캐리 비트를 선택하여 상기 제1가산부로 출력하는 것을 특징으로 하는 직렬 가산기.
  3. 제2항에 있어서, 제2다중화부는,
    상기 제1가산부로부터 출력되는 현재 상태의 짝수 캐리와, 상기 제3플립플롭으로부터 출력되는 이전 상태의 홀수 캐리 비트를 입력받고, 홀수 비트 합산시 상기 현재 상태의 짝수 캐리를 선택하여 상기 제2가산부로 출력하는 것을 특징으로 하는 직렬 가산기.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01103737A (ja) * 1987-07-17 1989-04-20 Sumitomo Electric Ind Ltd 加算器
JPH07104974A (ja) * 1993-10-01 1995-04-21 Kokusai Electric Co Ltd 高速積算回路
KR970703559A (ko) * 1995-04-07 1997-07-03 존 엠. 클락 3세 교번 극성 올림수 예측 가산기 회로(alternating polarity carry look ahead adder circuit)
US5745399A (en) * 1995-05-27 1998-04-28 International Computers Limited Decimal arithmetic apparatus and method
US5978826A (en) * 1995-12-01 1999-11-02 Lucent Techologies Inc. Adder with even/odd 1-bit adder cells
US6134576A (en) * 1998-04-30 2000-10-17 Mentor Graphics Corporation Parallel adder with independent odd and even sum bit generation cells

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01103737A (ja) * 1987-07-17 1989-04-20 Sumitomo Electric Ind Ltd 加算器
JPH07104974A (ja) * 1993-10-01 1995-04-21 Kokusai Electric Co Ltd 高速積算回路
KR970703559A (ko) * 1995-04-07 1997-07-03 존 엠. 클락 3세 교번 극성 올림수 예측 가산기 회로(alternating polarity carry look ahead adder circuit)
US5745399A (en) * 1995-05-27 1998-04-28 International Computers Limited Decimal arithmetic apparatus and method
US5978826A (en) * 1995-12-01 1999-11-02 Lucent Techologies Inc. Adder with even/odd 1-bit adder cells
US6134576A (en) * 1998-04-30 2000-10-17 Mentor Graphics Corporation Parallel adder with independent odd and even sum bit generation cells

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