JP2001044801A - マッチドフィルタ - Google Patents
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Abstract
(57)【要約】
【課題】 本発明は、予め負のＣＯＤＥの個数をカウン
タで計算し、各乗算器からの乗算結果とそのカウンタ値
を加算器で加算することで、乗算器でのトグルを少なく
して低消費電力化を図ることができるマッチドフィルタ
を提供する。 【解決手段】 本発明のマッチドフィルタにおける乗算
器１３′では＋１加算器を備えず、Ｓ／Ｈ１１の入力デ
ータをコードレジスタ１２の参照信号が「正」とすると
きはそのままとし、「負」とするときはビット反転す
る。加算器１４′は、各乗算器１３′からの入力と参照
信号の「負」の回数をカウントするカウンタ１５からの
値とを加算してフィルタ出力とする。
タで計算し、各乗算器からの乗算結果とそのカウンタ値
を加算器で加算することで、乗算器でのトグルを少なく
して低消費電力化を図ることができるマッチドフィルタ
を提供する。 【解決手段】 本発明のマッチドフィルタにおける乗算
器１３′では＋１加算器を備えず、Ｓ／Ｈ１１の入力デ
ータをコードレジスタ１２の参照信号が「正」とすると
きはそのままとし、「負」とするときはビット反転す
る。加算器１４′は、各乗算器１３′からの入力と参照
信号の「負」の回数をカウントするカウンタ１５からの
値とを加算してフィルタ出力とする。
Description
【０００１】
【発明の属する技術分野】本発明は、無線通信機器の相
関器等に用いられるマッチドフィルタ（ＭＦ）に係り、
特にフィルタ内の乗算器でのトグルを少なくし、消費電
力を低減できるマッチドフィルタに関する。
関器等に用いられるマッチドフィルタ（ＭＦ）に係り、
特にフィルタ内の乗算器でのトグルを少なくし、消費電
力を低減できるマッチドフィルタに関する。
【０００２】
【従来の技術】従来のマッチドフィルタの構成について
図３を用いて説明する。図３は、従来のマッチドフィル
タの構成ブロック図である。従来のマッチドフィルタ
（ＭＦ）は、図３に示すように、複数のサンプルホール
ド回路（Ｓ／Ｈ）１１と、複数のコードレジスタ（ＣＯ
ＤＥ）１２と、複数の乗算器（MULTIPLY）１３と、加算
器１４とから構成されている。
図３を用いて説明する。図３は、従来のマッチドフィル
タの構成ブロック図である。従来のマッチドフィルタ
（ＭＦ）は、図３に示すように、複数のサンプルホール
ド回路（Ｓ／Ｈ）１１と、複数のコードレジスタ（ＣＯ
ＤＥ）１２と、複数の乗算器（MULTIPLY）１３と、加算
器１４とから構成されている。
【０００３】そして、サンプルホールド回路（Ｓ／Ｈ）
１２は、入力データを順次シフトさせるために多段に接
続され、各Ｓ／Ｈからの出力が各々対応する乗算器１３
に入力される。また、入力データに対応して参照信号
（ＣＯＤＥ）も順次シフトされるよう複数のコードレジ
スタ１２が多段に接続され、更に各コードレジスタ１２
からの出力は各々対応する乗算器１３に入力される。ま
た、各乗算器１３は、Ｓ／Ｈ１１からの入力データとコ
ードレジスタ１２からの参照信号を入力して乗算し、加
算器１４に出力する。加算器１４は、各乗算器１３から
の乗算結果を一斉に加算し、マッチドフィルタ（ＭＦ）
の出力（ＭＦＯＵＴ）として出力する。
１２は、入力データを順次シフトさせるために多段に接
続され、各Ｓ／Ｈからの出力が各々対応する乗算器１３
に入力される。また、入力データに対応して参照信号
（ＣＯＤＥ）も順次シフトされるよう複数のコードレジ
スタ１２が多段に接続され、更に各コードレジスタ１２
からの出力は各々対応する乗算器１３に入力される。ま
た、各乗算器１３は、Ｓ／Ｈ１１からの入力データとコ
ードレジスタ１２からの参照信号を入力して乗算し、加
算器１４に出力する。加算器１４は、各乗算器１３から
の乗算結果を一斉に加算し、マッチドフィルタ（ＭＦ）
の出力（ＭＦＯＵＴ）として出力する。
【０００４】図３における各部を具体的に説明する。サ
ンプルホールド回路（Ｓ／Ｈ）１１は、入力データを一
時的に保持し、１クロック毎に次段のＳ／Ｈ及び接続す
る乗算器１３に出力する。コードレジスタ（ＣＯＤＥ）
１２は、入力データに対する参照信号（ＣＯＤＥ）を一
時的に保持し、１クロック毎に次段のコードレジスタ及
び接続する乗算器１３に出力する。
ンプルホールド回路（Ｓ／Ｈ）１１は、入力データを一
時的に保持し、１クロック毎に次段のＳ／Ｈ及び接続す
る乗算器１３に出力する。コードレジスタ（ＣＯＤＥ）
１２は、入力データに対する参照信号（ＣＯＤＥ）を一
時的に保持し、１クロック毎に次段のコードレジスタ及
び接続する乗算器１３に出力する。
【０００５】乗算器（MULTIPLY）１３は、クロックに同
期してＳ／Ｈ１１とコードレジスタ１２とから入力デー
タと参照信号を入力し、乗算を行う。通常、参照信号は
「０」「１」で表され、参照信号の値によって、入力デ
ータを正又は負の値とする乗算処理を行う。加算器１４
は、クロックに同期して各乗算器１３から乗算結果を入
力し、一斉に加算して出力する。加算器１４における加
算結果がＭＦの出力（ＭＦＯＵＴ）となるが、この出力
を後段の回路が１シンボル以上得て、相関ピークを求め
ることで、ＭＦにおける相関値が得られる。
期してＳ／Ｈ１１とコードレジスタ１２とから入力デー
タと参照信号を入力し、乗算を行う。通常、参照信号は
「０」「１」で表され、参照信号の値によって、入力デ
ータを正又は負の値とする乗算処理を行う。加算器１４
は、クロックに同期して各乗算器１３から乗算結果を入
力し、一斉に加算して出力する。加算器１４における加
算結果がＭＦの出力（ＭＦＯＵＴ）となるが、この出力
を後段の回路が１シンボル以上得て、相関ピークを求め
ることで、ＭＦにおける相関値が得られる。
【０００６】次に、従来のＭＦにおける乗算器１３の具
体的構成について図４を用いて説明する。図４は、従来
のＭＦにおける乗算器の回路構成図である。従来の乗算
器１３は、図４に示すように、ビット反転器２１と、マ
ルチプレクサ２２と、＋１加算器２３とから構成されて
いる。
体的構成について図４を用いて説明する。図４は、従来
のＭＦにおける乗算器の回路構成図である。従来の乗算
器１３は、図４に示すように、ビット反転器２１と、マ
ルチプレクサ２２と、＋１加算器２３とから構成されて
いる。
【０００７】従来の乗算器１３の各部を説明する。ビッ
ト反転器２１は、Ｓ／Ｈ１１からの入力データ（ＤＡＴ
Ａ）のビットを反転させて＋１加算器２３に出力する。
＋１加算器２３は、ビット反転器２１から入力される反
転ビットのデータに１を加算してマルチプレクサ２２の
「１」入力端子に出力する。
ト反転器２１は、Ｓ／Ｈ１１からの入力データ（ＤＡＴ
Ａ）のビットを反転させて＋１加算器２３に出力する。
＋１加算器２３は、ビット反転器２１から入力される反
転ビットのデータに１を加算してマルチプレクサ２２の
「１」入力端子に出力する。
【０００８】マルチプレクサ２２は、Ｓ／Ｈ１１からの
入力データを「０」入力端子に入力すると共に＋１加算
器２３からの出力を「１」入力端子に入力し、更に、コ
ードレジスタ１２から参照信号（ＣＯＤＥ）を入力し、
そのＣＯＤＥの「０」「１」の値により「０」又は
「１」の入力端子のデータを選択して出力する。具体的
には、ＣＯＤＥ「０」の場合、「０」入力端子に入力さ
れているデータを選択し、ＣＯＤＥ「１」の場合、
「１」入力端子に入力されているデータを選択する。
入力データを「０」入力端子に入力すると共に＋１加算
器２３からの出力を「１」入力端子に入力し、更に、コ
ードレジスタ１２から参照信号（ＣＯＤＥ）を入力し、
そのＣＯＤＥの「０」「１」の値により「０」又は
「１」の入力端子のデータを選択して出力する。具体的
には、ＣＯＤＥ「０」の場合、「０」入力端子に入力さ
れているデータを選択し、ＣＯＤＥ「１」の場合、
「１」入力端子に入力されているデータを選択する。
【０００９】次に、従来のＭＦの動作について説明す
る。入力データは、サンプルホールド回路（Ｓ／Ｈ）１
１でサンプルホールドされ、１クロック毎に次のＳ／Ｈ
に次々に入力されていく。一方、参照信号も同様にコー
ドレジスタ１２に入力される。そして、入力されたデー
タと参照信号は乗算器１３へと入力されて乗算され、そ
の乗算結果を加算器１４で加算する。この時、Ｓ／Ｈ１
１の数が３２個（３２タップＭＦ）であれば、３２タッ
プ分同時に加算器１４で加算することになる。
る。入力データは、サンプルホールド回路（Ｓ／Ｈ）１
１でサンプルホールドされ、１クロック毎に次のＳ／Ｈ
に次々に入力されていく。一方、参照信号も同様にコー
ドレジスタ１２に入力される。そして、入力されたデー
タと参照信号は乗算器１３へと入力されて乗算され、そ
の乗算結果を加算器１４で加算する。この時、Ｓ／Ｈ１
１の数が３２個（３２タップＭＦ）であれば、３２タッ
プ分同時に加算器１４で加算することになる。
【００１０】次に、このＭＦの乗算器１３の具体的動作
について図４を用いて説明する。参照信号（ＣＯＤＥ）
の値「０」又は「１」があった時、どちらを「正」と
し、どちらを「負」とするかは、作り手の思想によるた
め、今回は「０」の時が「正」、「１」の時が「負」と
して説明する。ＣＯＤＥ＝０の場合は、「正」の時であ
るので、マルチプレクサ２２は「０」入力端子に入力さ
れるデータを選択して出力する。ここで、「０」入力端
子に入力されるデータとは、Ｓ／Ｈ１１からの入力デー
タそのままである。ＣＯＤＥ＝１の場合は、「負」の時
であるので、マルチプレクサ２２は「１」入力端子に入
力されるデータを選択して出力する。ここで、「１」入
力端子に入力されるデータとは、Ｓ／Ｈ１１からの入力
データをビット反転器２１でビット反転し、更に＋１加
算器２３で「１」加算されたデータのことである。
について図４を用いて説明する。参照信号（ＣＯＤＥ）
の値「０」又は「１」があった時、どちらを「正」と
し、どちらを「負」とするかは、作り手の思想によるた
め、今回は「０」の時が「正」、「１」の時が「負」と
して説明する。ＣＯＤＥ＝０の場合は、「正」の時であ
るので、マルチプレクサ２２は「０」入力端子に入力さ
れるデータを選択して出力する。ここで、「０」入力端
子に入力されるデータとは、Ｓ／Ｈ１１からの入力デー
タそのままである。ＣＯＤＥ＝１の場合は、「負」の時
であるので、マルチプレクサ２２は「１」入力端子に入
力されるデータを選択して出力する。ここで、「１」入
力端子に入力されるデータとは、Ｓ／Ｈ１１からの入力
データをビット反転器２１でビット反転し、更に＋１加
算器２３で「１」加算されたデータのことである。
【００１１】つまり、「負」の時は、入力データを正の
値に変換するものであるから、ビット反転器２１でデー
タのビット反転をし、その後加算器２０２で＋１加算を
することは、２の補数演算をしてデータを正の値に変換
することである。
値に変換するものであるから、ビット反転器２１でデー
タのビット反転をし、その後加算器２０２で＋１加算を
することは、２の補数演算をしてデータを正の値に変換
することである。
【００１２】尚、従来のマッチドフィルタに関しては、
平成９年（１９９７年）４月２２日公開の特開平９−１
０７２７１号の「直接拡散スペクトル拡散用ディジタル
マッチドフィルタ」（出願人：国際電気株式会社、発明
者：宮谷徹彦他）がある。この発明は、入力信号をｎ個
の遅延素子に順次入力してシフトさせて出力し、選択回
路が各遅延素子の出力と極性反転回路の出力とをタップ
係数発生器から出力されるタップ係数により切替出力
し、加算器が加算してフィルタ出力とするものである。
これにより、乗算器の多数使用による回路規模増大を解
決し、回路規模の縮小を図るものである。
平成９年（１９９７年）４月２２日公開の特開平９−１
０７２７１号の「直接拡散スペクトル拡散用ディジタル
マッチドフィルタ」（出願人：国際電気株式会社、発明
者：宮谷徹彦他）がある。この発明は、入力信号をｎ個
の遅延素子に順次入力してシフトさせて出力し、選択回
路が各遅延素子の出力と極性反転回路の出力とをタップ
係数発生器から出力されるタップ係数により切替出力
し、加算器が加算してフィルタ出力とするものである。
これにより、乗算器の多数使用による回路規模増大を解
決し、回路規模の縮小を図るものである。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
マッチドフィルタでは、それぞれの乗算器で２の補数演
算を行わなければならす、処理量が増大するため、結果
として消費電力の増加につながるという問題点があっ
た。
マッチドフィルタでは、それぞれの乗算器で２の補数演
算を行わなければならす、処理量が増大するため、結果
として消費電力の増加につながるという問題点があっ
た。
【００１４】本発明は上記実情に鑑みて為されたもの
で、予め負のＣＯＤＥの個数をカウンタで計算し、各乗
算器からの乗算結果とそのカウンタ値を加算器で加算す
ることで、乗算器でのトグルを少なくして低消費電力化
を図ることができるマッチドフィルタを提供することを
目的とする。
で、予め負のＣＯＤＥの個数をカウンタで計算し、各乗
算器からの乗算結果とそのカウンタ値を加算器で加算す
ることで、乗算器でのトグルを少なくして低消費電力化
を図ることができるマッチドフィルタを提供することを
目的とする。
【００１５】
【課題を解決するための手段】上記従来例の問題点を解
決する本発明は、複数段の入力データ保持手段で入力デ
ータを順次保持・出力しながらシフトし、複数段の参照
信号保持手段で入力データに対応し、その入力データを
「正」「負」を特定する参照信号を順次保持・出力しな
がらシフトし、複数の変換手段で入力データを対応する
参照信号により「正」又は「負」のデータに変換し、計
数手段で参照信号における「負」の回数を計数し、加算
手段で変換されたデータと計数手段で計数した値を加算
するマッチドフィルタとしており、乗算手段でのトグル
を少なくして低消費電力化できる。
決する本発明は、複数段の入力データ保持手段で入力デ
ータを順次保持・出力しながらシフトし、複数段の参照
信号保持手段で入力データに対応し、その入力データを
「正」「負」を特定する参照信号を順次保持・出力しな
がらシフトし、複数の変換手段で入力データを対応する
参照信号により「正」又は「負」のデータに変換し、計
数手段で参照信号における「負」の回数を計数し、加算
手段で変換されたデータと計数手段で計数した値を加算
するマッチドフィルタとしており、乗算手段でのトグル
を少なくして低消費電力化できる。
【００１６】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら説明する。尚、以下で説明する機能実現
手段は、当該機能を実現できる手段であれば、どのよう
な回路又は装置であっても構わず、また機能の一部又は
全部をソフトウェアで実現することも可能である。更
に、機能実現手段を複数の回路によって実現してもよ
く、複数の機能実現手段を単一の回路で実現してもよ
い。
を参照しながら説明する。尚、以下で説明する機能実現
手段は、当該機能を実現できる手段であれば、どのよう
な回路又は装置であっても構わず、また機能の一部又は
全部をソフトウェアで実現することも可能である。更
に、機能実現手段を複数の回路によって実現してもよ
く、複数の機能実現手段を単一の回路で実現してもよ
い。
【００１７】本発明に係るマッチドフィルタは、入力デ
ータを順次保持・出力しながらシフトする複数段の入力
データ保持手段と、入力データに対応し、その入力デー
タを「正」「負」を特定する参照信号を順次保持・出力
しながらシフトする複数段の参照信号保持手段と、入力
データを対応する参照信号により「正」又は「負」のデ
ータに変換する複数の変換手段と、参照信号における
「負」の回数を計数する計数手段と、変換されたデータ
と計数手段で計数した値を加算する加算手段とから構成
されている。
ータを順次保持・出力しながらシフトする複数段の入力
データ保持手段と、入力データに対応し、その入力デー
タを「正」「負」を特定する参照信号を順次保持・出力
しながらシフトする複数段の参照信号保持手段と、入力
データを対応する参照信号により「正」又は「負」のデ
ータに変換する複数の変換手段と、参照信号における
「負」の回数を計数する計数手段と、変換されたデータ
と計数手段で計数した値を加算する加算手段とから構成
されている。
【００１８】ここで、上記における入力データ保持手段
は、図１の例ではサンプルホールド回路（Ｓ／Ｈ）１１
に、参照信号保持手段はコードレジスタ１２に、変換手
段は乗算器１３′に、計数手段はカウンタ１５に、加算
手段は加算器１４′に相当している。
は、図１の例ではサンプルホールド回路（Ｓ／Ｈ）１１
に、参照信号保持手段はコードレジスタ１２に、変換手
段は乗算器１３′に、計数手段はカウンタ１５に、加算
手段は加算器１４′に相当している。
【００１９】本発明の実施の形態に係るマッチドフィル
タを図１を用いて説明する。図１は、本発明の実施の形
態に係るマッチドフィルタの構成ブロック図である。
尚、図３と同様の構成をとる部分については同一の符号
を付して説明する。本発明の実施の形態に係るマッチド
フィルタ（本ＭＦ）は、図１に示すように、複数のサン
プルホールド回路（Ｓ／Ｈ）１１と、複数のコードレジ
スタ（ＣＯＤＥ）１２と、複数の乗算器（MULTIPLY）１
３′と、加算器１４′と、カウンタ（COUNTER ）１５と
から構成されている。
タを図１を用いて説明する。図１は、本発明の実施の形
態に係るマッチドフィルタの構成ブロック図である。
尚、図３と同様の構成をとる部分については同一の符号
を付して説明する。本発明の実施の形態に係るマッチド
フィルタ（本ＭＦ）は、図１に示すように、複数のサン
プルホールド回路（Ｓ／Ｈ）１１と、複数のコードレジ
スタ（ＣＯＤＥ）１２と、複数の乗算器（MULTIPLY）１
３′と、加算器１４′と、カウンタ（COUNTER ）１５と
から構成されている。
【００２０】本ＭＦは、基本的には図３に示した従来の
ＭＦと同様であり、相違するのは、第１段目のコードレ
ジスタ１２の前段にカウンタ１５が設けられ、更に乗算
器１３′の内部構成が従来のものと異なっており、ま
た、加算器１４′もカウンタ１５からのカウント値を入
力し、各乗算器１３′からの出力及びカウント値を加算
するようになっている。
ＭＦと同様であり、相違するのは、第１段目のコードレ
ジスタ１２の前段にカウンタ１５が設けられ、更に乗算
器１３′の内部構成が従来のものと異なっており、ま
た、加算器１４′もカウンタ１５からのカウント値を入
力し、各乗算器１３′からの出力及びカウント値を加算
するようになっている。
【００２１】以下、本発明の特徴部分の構成について具
体的に説明する。カウンタ１５は、参照信号（ＣＯＤ
Ｅ）の「０」又は「１」の内、入力データを「負」とす
る場合の参照信号がいくつあるかをカウントし、カウン
ト結果を加算器１４′に出力する。本実施の形態におい
て、ＣＯＤＥ＝１の場合を「負」とすると、ＣＯＤＥ＝
１が入力される回数をカウンタ１５が計数する。
体的に説明する。カウンタ１５は、参照信号（ＣＯＤ
Ｅ）の「０」又は「１」の内、入力データを「負」とす
る場合の参照信号がいくつあるかをカウントし、カウン
ト結果を加算器１４′に出力する。本実施の形態におい
て、ＣＯＤＥ＝１の場合を「負」とすると、ＣＯＤＥ＝
１が入力される回数をカウンタ１５が計数する。
【００２２】乗算器１３′は、内部に＋１加算器を備え
ていない構成となっている。本ＭＦの乗算器１３′の内
部構成について図２を用いて説明する。図２は、本発明
の実施の形態に係るマッチドフィルタの乗算器の回路構
成図である。本ＭＦの乗算器１３′は、図２に示すよう
に、ビット反転器２１と、マルチプレクサ２２とから構
成されている。尚、ビット反転器２１及びマルチプレク
サ２２の構成及び動作は、図４に示した従来のものと同
様である。
ていない構成となっている。本ＭＦの乗算器１３′の内
部構成について図２を用いて説明する。図２は、本発明
の実施の形態に係るマッチドフィルタの乗算器の回路構
成図である。本ＭＦの乗算器１３′は、図２に示すよう
に、ビット反転器２１と、マルチプレクサ２２とから構
成されている。尚、ビット反転器２１及びマルチプレク
サ２２の構成及び動作は、図４に示した従来のものと同
様である。
【００２３】具体的には、ビット反転器２１は、Ｓ／Ｈ
１１から入力されるデータ（ＤＡＴＡ）のビットを反転
してマルチプレクサ２２の「１」入力端子に出力する。
マルチプレクサ２２の「１」入力端子には、ビット反転
器２１でビット反転された入力データが入力され、
「０」入力端子には、Ｓ／Ｈ１１からの入力データ（Ｄ
ＡＴＡ）が入力され、入力される参照信号（ＣＯＤＥ）
が、ＣＯＤＥ＝０の時は「０」入力端子に入力されたデ
ータを選択し、ＣＯＤＥ＝１の時は「１」入力端子に入
力されたデータを選択して出力する。
１１から入力されるデータ（ＤＡＴＡ）のビットを反転
してマルチプレクサ２２の「１」入力端子に出力する。
マルチプレクサ２２の「１」入力端子には、ビット反転
器２１でビット反転された入力データが入力され、
「０」入力端子には、Ｓ／Ｈ１１からの入力データ（Ｄ
ＡＴＡ）が入力され、入力される参照信号（ＣＯＤＥ）
が、ＣＯＤＥ＝０の時は「０」入力端子に入力されたデ
ータを選択し、ＣＯＤＥ＝１の時は「１」入力端子に入
力されたデータを選択して出力する。
【００２４】乗算器１３′の動作について説明する。Ｓ
／Ｈ１１からの入力データがビット反転器２１でビット
反転され、マルチプレクサ２２の「１」入力端子に入力
されると共に、Ｓ／Ｈ１１からの入力データが「０」入
力端子に入力される。そして、マルチプレクサ２２で
は、入力される参照信号（ＣＯＤＥ）がＣＯＤＥ＝０で
あれば、「０」入力端子に入力されたデータ（Ｓ／Ｈ１
１からの入力データ）を選択し、ＣＯＤＥ＝１であれ
ば、「１」入力端子に入力されたデータ（ビット反転器
２１でビット反転されたデータ）を選択して加算器１
４′に出力する。
／Ｈ１１からの入力データがビット反転器２１でビット
反転され、マルチプレクサ２２の「１」入力端子に入力
されると共に、Ｓ／Ｈ１１からの入力データが「０」入
力端子に入力される。そして、マルチプレクサ２２で
は、入力される参照信号（ＣＯＤＥ）がＣＯＤＥ＝０で
あれば、「０」入力端子に入力されたデータ（Ｓ／Ｈ１
１からの入力データ）を選択し、ＣＯＤＥ＝１であれ
ば、「１」入力端子に入力されたデータ（ビット反転器
２１でビット反転されたデータ）を選択して加算器１
４′に出力する。
【００２５】次に、本ＭＦの全体の動作について説明す
る。サンプルホールド回路（Ｓ／Ｈ）１１及びコードレ
ジスタ１２においては、従来のＭＦと同様の動作をす
る。カウンタ１５では、参照信号の負に相当する値（上
記従来技術ではＣＯＤＥ＝１とした）の個数をカウント
する。ここで、ＭＦは図の点線内部であり、カウンタは
ＭＦには含まれない。
る。サンプルホールド回路（Ｓ／Ｈ）１１及びコードレ
ジスタ１２においては、従来のＭＦと同様の動作をす
る。カウンタ１５では、参照信号の負に相当する値（上
記従来技術ではＣＯＤＥ＝１とした）の個数をカウント
する。ここで、ＭＦは図の点線内部であり、カウンタは
ＭＦには含まれない。
【００２６】本ＭＦに入力されたデータと参照信号は、
乗算器１３′に入力され、乗算処理された後、加算器１
４′ですべてのタップの乗算器１３′の出力と、上記カ
ウンタ１５の出力とを加算してＭＦの出力（ＭＦＯＵ
Ｔ）とする。
乗算器１３′に入力され、乗算処理された後、加算器１
４′ですべてのタップの乗算器１３′の出力と、上記カ
ウンタ１５の出力とを加算してＭＦの出力（ＭＦＯＵ
Ｔ）とする。
【００２７】本ＭＦにおいて、乗算器１３′が＋１加算
器を備えず、カウンタ１５でカウントした負の場合の回
数の値を加算器１４′で加算することで、従来と同様の
結果を得られるものであり、更に乗算器に＋１加算器を
設けていないことで、乗算器での処理量が減少し、ＭＦ
の低消費電力化を図ることができ、更に回路規模を小さ
くできる効果がある。
器を備えず、カウンタ１５でカウントした負の場合の回
数の値を加算器１４′で加算することで、従来と同様の
結果を得られるものであり、更に乗算器に＋１加算器を
設けていないことで、乗算器での処理量が減少し、ＭＦ
の低消費電力化を図ることができ、更に回路規模を小さ
くできる効果がある。
【００２８】本ＭＦにおける処理において、２の補数演
算で１を加算する処理を、予めカウンタ１５で行ってい
る。乗算器１３′で入力データを負の値に変換する場
合、即ち、２の補数演算を行う場合、それを行う乗算器
の数は、参照信号の負に相当する値（今回は１）の数に
等しくなる。つまり、それぞれの乗算器１３′で１を加
算する代わりに、予め外部のカウンタ１５で参照信号の
負に相当する値の数をカウントしておき、その結果をＭ
Ｆの加算結果に加えることで、従来のＭＦと同様の動作
を可能としている。
算で１を加算する処理を、予めカウンタ１５で行ってい
る。乗算器１３′で入力データを負の値に変換する場
合、即ち、２の補数演算を行う場合、それを行う乗算器
の数は、参照信号の負に相当する値（今回は１）の数に
等しくなる。つまり、それぞれの乗算器１３′で１を加
算する代わりに、予め外部のカウンタ１５で参照信号の
負に相当する値の数をカウントしておき、その結果をＭ
Ｆの加算結果に加えることで、従来のＭＦと同様の動作
を可能としている。
【００２９】上述の内容を図５，６を用いて具体的に説
明する。図５は、本発明の実施の形態に係るマッチドフ
ィルタにおける演算処理を示す説明図であり、図６は、
従来のマッチドフィルタにおける演算処理を示す説明図
である。ここで、図５，６において、説明を簡単にする
ためにＳ／Ｈ、コードレジスタ、乗算器を３段としてい
る。また、Ｓ／Ｈにサンプルホールドされているデータ
は順に「００１０」「０１００」「０１１０」で、参照
信号は順にＣＯＤＥ＝１，０，１となっている。
明する。図５は、本発明の実施の形態に係るマッチドフ
ィルタにおける演算処理を示す説明図であり、図６は、
従来のマッチドフィルタにおける演算処理を示す説明図
である。ここで、図５，６において、説明を簡単にする
ためにＳ／Ｈ、コードレジスタ、乗算器を３段としてい
る。また、Ｓ／Ｈにサンプルホールドされているデータ
は順に「００１０」「０１００」「０１１０」で、参照
信号は順にＣＯＤＥ＝１，０，１となっている。
【００３０】まず、従来の例について、図６を用いて説
明する。Ｓ／Ｈのデータ「００１０」にＣＯＤＥ＝１
が、「０１００」にＣＯＤＥ＝０が、「０１１０」にＣ
ＯＤＥ＝１が乗算器で乗算されると、ＣＯＤＥ＝０では
データがそのままであるが、ＣＯＤＥ＝１ではデータの
ビットが反転され、「１１０１」「０１００」「１００
１」となる。更に、ＣＯＤＥ＝１では＋１加算されるた
め、乗算器での出力は「１１１０」「０１００」「１０
１０」となる。そして、加算器で全て加算され、「１１
００」が得られることになる。
明する。Ｓ／Ｈのデータ「００１０」にＣＯＤＥ＝１
が、「０１００」にＣＯＤＥ＝０が、「０１１０」にＣ
ＯＤＥ＝１が乗算器で乗算されると、ＣＯＤＥ＝０では
データがそのままであるが、ＣＯＤＥ＝１ではデータの
ビットが反転され、「１１０１」「０１００」「１００
１」となる。更に、ＣＯＤＥ＝１では＋１加算されるた
め、乗算器での出力は「１１１０」「０１００」「１０
１０」となる。そして、加算器で全て加算され、「１１
００」が得られることになる。
【００３１】これに対して、次に、本ＭＦの例につい
て、図５を用いて説明する。Ｓ／Ｈのデータ「００１
０」にＣＯＤＥ＝１が、「０１００」にＣＯＤＥ＝０
が、「０１１０」にＣＯＤＥ＝１が乗算器で乗算される
と、ＣＯＤＥ＝０ではデータがそのままであるが、ＣＯ
ＤＥ＝１ではデータのビットが反転され、「１１０１」
「０１００」「１００１」となる。また、カウンタでは
ＣＯＤＥ＝１を２回カウントしているため、カウント値
「００１０」が得られる。そして、加算器で各乗算器で
の乗算結果とカウンタの値を加算すると、「１１００」
が得られる。このように、従来のＭＦで求めた結果と本
ＭＦで求めた結果とが同じになったものである。
て、図５を用いて説明する。Ｓ／Ｈのデータ「００１
０」にＣＯＤＥ＝１が、「０１００」にＣＯＤＥ＝０
が、「０１１０」にＣＯＤＥ＝１が乗算器で乗算される
と、ＣＯＤＥ＝０ではデータがそのままであるが、ＣＯ
ＤＥ＝１ではデータのビットが反転され、「１１０１」
「０１００」「１００１」となる。また、カウンタでは
ＣＯＤＥ＝１を２回カウントしているため、カウント値
「００１０」が得られる。そして、加算器で各乗算器で
の乗算結果とカウンタの値を加算すると、「１１００」
が得られる。このように、従来のＭＦで求めた結果と本
ＭＦで求めた結果とが同じになったものである。
【００３２】本発明の実施の形態に係るマッチドフィル
タによれば、各乗算器で＋１加算を行わず、カウンタ１
５で入力データを負とする参照信号の数をカウントし、
そのカウント値と各乗算器からのデータとを加算してＭ
Ｆ出力を得るようにしているので、乗算器における＋１
加算処理が不要となり、乗算器の回路規模を縮小でき、
更に乗算器における消費電力を低減できる効果がある。
タによれば、各乗算器で＋１加算を行わず、カウンタ１
５で入力データを負とする参照信号の数をカウントし、
そのカウント値と各乗算器からのデータとを加算してＭ
Ｆ出力を得るようにしているので、乗算器における＋１
加算処理が不要となり、乗算器の回路規模を縮小でき、
更に乗算器における消費電力を低減できる効果がある。
【００３３】
【発明の効果】本発明によれば、複数段の入力データ保
持手段で入力データを順次保持・出力しながらシフト
し、複数段の参照信号保持手段で入力データに対応し、
その入力データを「正」「負」を特定する参照信号を順
次保持・出力しながらシフトし、複数の変換手段で入力
データを対応する参照信号により「正」又は「負」のデ
ータに変換し、計数手段で参照信号における「負」の回
数を計数し、加算手段で変換されたデータと計数手段で
計数した値を加算するマッチドフィルタとしているの
で、乗算手段でのトグルを少なくして低消費電力化でき
る。
持手段で入力データを順次保持・出力しながらシフト
し、複数段の参照信号保持手段で入力データに対応し、
その入力データを「正」「負」を特定する参照信号を順
次保持・出力しながらシフトし、複数の変換手段で入力
データを対応する参照信号により「正」又は「負」のデ
ータに変換し、計数手段で参照信号における「負」の回
数を計数し、加算手段で変換されたデータと計数手段で
計数した値を加算するマッチドフィルタとしているの
で、乗算手段でのトグルを少なくして低消費電力化でき
る。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るマッチドフィルタの
構成ブロック図である。
構成ブロック図である。
【図２】本発明の実施の形態に係るマッチドフィルタの
乗算器の回路構成図である。
乗算器の回路構成図である。
【図３】従来のマッチドフィルタの構成ブロック図であ
る。
る。
【図４】従来のＭＦにおける乗算器の回路構成図であ
る。
る。
【図５】本発明の実施の形態に係るマッチドフィルタに
おける演算処理を示す説明図である。
おける演算処理を示す説明図である。
【図６】従来のマッチドフィルタにおける演算処理を示
す説明図である。
す説明図である。
１１…サンプルホールド回路（Ｓ／Ｈ）、 １２…コー
ドレジスタ、 １３，１３′…乗算器、 １４，１４′
…加算器、 １５…カウンタ、 ２１…ビット反転器、
２２…マルチプレクサ、 ２３…＋１加算器
ドレジスタ、 １３，１３′…乗算器、 １４，１４′
…加算器、 １５…カウンタ、 ２１…ビット反転器、
２２…マルチプレクサ、 ２３…＋１加算器
Claims (3)
- 【請求項１】 入力データを順次保持・出力し、前記入
力データに対応し、前記入力データを「正」「負」を特
定する参照信号を順次保持・出力し、前記入力データを
前記対応する参照信号により「正」又は「負」のデータ
に変換し、前記参照信号における「負」の回数を計数
し、前記変換されたデータと前記計数手段で計数した値
を加算することを特徴とするマッチドフィルタ。 - 【請求項２】 入力データを順次保持・出力しながらシ
フトする複数段の入力データ保持手段と、前記入力デー
タに対応し、前記入力データを「正」「負」を特定する
参照信号を順次保持・出力しながらシフトする複数段の
参照信号保持手段と、前記入力データを前記対応する参
照信号により「正」又は「負」のデータに変換する複数
の変換手段と、前記参照信号における「負」の回数を計
数する計数手段と、前記変換されたデータと前記計数手
段で計数した値を加算する加算手段とを有することを特
徴とするマッチドフィルタ。 - 【請求項３】 入力データを順次保持・出力しながらシ
フトするｎ段のサンプルホールド回路と、前記入力デー
タに対応し、前記入力データを「正」「負」を特定する
参照信号を順次保持・出力しながらシフトするｎ段のコ
ードレジスタと、前記入力データを前記対応する参照信
号により「正」又は「負」のデータに変換するｎ個の乗
算器と、前記ｎ個の乗算器で変換された各データを加算
する加算器とを備えるマッチドフィルタであって、 前記参照信号における「負」の回数を計数するカウンタ
を設け、 前記加算器が、前記ｎ個の乗算器で変換された各データ
と前記カウンタで計数した値とを加算する加算器である
ことを特徴とするマッチドフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21970099A JP2001044801A (ja) | 1999-08-03 | 1999-08-03 | マッチドフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21970099A JP2001044801A (ja) | 1999-08-03 | 1999-08-03 | マッチドフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044801A true JP2001044801A (ja) | 2001-02-16 |
Family
ID=16739606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21970099A Pending JP2001044801A (ja) | 1999-08-03 | 1999-08-03 | マッチドフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044801A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146945A (ja) * | 2002-10-22 | 2004-05-20 | Mitsubishi Electric Corp | 高速ディジタル相関器およびそれを用いた受信信号の周波数検出処理器 |
-
1999
- 1999-08-03 JP JP21970099A patent/JP2001044801A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146945A (ja) * | 2002-10-22 | 2004-05-20 | Mitsubishi Electric Corp | 高速ディジタル相関器およびそれを用いた受信信号の周波数検出処理器 |
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