KR100267251B1

KR100267251B1 - 유한임펄스응답필터소형화장치및방법

Info

Publication number: KR100267251B1
Application number: KR1019970072457A
Authority: KR
Inventors: 조미영
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-12-23
Filing date: 1997-12-23
Publication date: 2000-10-16
Also published as: KR19990052915A

Abstract

유한임펄스응답필터(Finite Impulse Response Filter)는 디지털필터 중 가장 많이 사용되는 방식의 하나로, 무한임펄스응답필터(Infinite Impulse Response Filter)와 비교할 경우 궤환신호가 없어서 간단하게 디지털필터를 구현할 수 있다. 디지털필터는 여러 단으로 구성된 지연소자와 곱셈기의 집합으로 필터가 가지는 고유의 필터계수와의 연산을 통해 필터링을 수행한다. 디지털필터가 정교한 컷오프(Cut Off)성능을 내기 위해서는 많은 양의 필터계수를 보유하여야 하며, 이를 실현하기 위해서는 많은 양의 지연소자와 곱셈기가 필요하므로 디지털필터회로의 크기가 커지고, 계산 량의 증가로 속도가 저하된다.

이를 해결하기 위하여, 디지털필터로 입력되는 이산신호를 과도표본화하여 필터에 공급해줌으로써, 디지털필터내의 단수를 기존 디지털필터의 반으로 줄여 디지털필터회로의 크기를 줄여줄 수 있는 유한임펄스응답필터 소형화장치 및 방법을 제시하였다.

Description

유한임펄스응답필터 소형화 장치 및 방법{Method and system for minimizing Finite Impulse Response Filter}

본 발명은 유한임펄스응답필터(Finite Impulse Response Filter, FIR Filter) 소형화장치 및 방법에 관한 것으로서, 보다 상세하게는 유한임펄스응답필터로 입력되는 이산신호의 각 시간단계에 0을 삽입하여 과도표본화(Upsampling)를 수행함으로써 필터연산에 필요한 단수를 줄여 전체 유한임펄스응답필터의 크기를 줄이는 유한임펄스응답필터 소형화장치 및 방법에 관한 것이다.

전자기술의 각 분야에 디지털화가 진전되면서 종래에는 아날로그 신호를 직접 처리하던 것들을 디지털신호로 변환하여 디지털 신호처리 기술(Digital Signal Processing)을 통하여 처리하여 줌으로써, 좀더 정확하고 간편한 처리가 가능해졌다.

디지털 신호처리는 외부에서 입력되는 아날로그신호를 아날로그-디지털 변환기(Analog/Digital Converter)를 통해 샘플링(Sampling)하여 디지털 신호로 변환한 후, 변환된 신호를 디지털 연산부를 이용하여 필터링, 변조 등의 처리를 수행하여 다시 디지털-아날로그 변환기를 통해 출력한다. 일반적으로 이러한 디지털신호처리를 위해서 DSP(Digital Signal Processor) 등의 전용 마이크로프로세서를 사용하거나, 최근 들어 ASIC(Application Specific Integrated Circuit)기술이 발전함에 따라 필요한 디지털신호처리를 전문적으로 처리하는 기능을 가지는 ASIC칩을 설계하기도 한다. 최근 들어, 이러한 칩들은 디지털모뎀, 휴대용 전화기 등의 통신기기에 적용되어 전송되는 데이터의 신뢰도를 높이고, 기기의 전력소모를 줄일 수 있도록 하는데 이용되고 있다.

디지털모뎀에 적용되는 디지털모뎀칩은 전송을 원하는 신호의 기저대역(Base Band) 디지털신호를 처리하는 아날로그-디지털변환기, 디지털신호처리부, 디지털-아날로그 변환기, 고주파회로부 등으로 구성된다. 기저대역 디지털신호는 여러 가지 디지털신호처리가 끝난 후 저역통과필터(Low Pass Filter)를 통해 펄스쉐이핑(Pulse Shaping)이 이루어진 후 디지털-아날로그 변환과정을 거치는데, 여기서 저역통과필터를 유한임펄스응답필터로 설계하여 디지털화 시킬 수 있다.

일반적으로, 아날로그-디지털 변환기를 통해 디지털신호로 표본화되어 도 1에서 도시된 바와 같이 시간에 대하여 이산적인 형태를 나타내는 이산신호로 유한임펄스응답필터로 입력된다. 무한임펄스응답필터(Infinite Impulse Response Filter, IIR Filter)와는 달리 궤환(Feedback)신호가 없는, 유한임펄스응답필터는 유한개의 필터계수(Filter Coefficient)를 가지며 입력되는 이산신호에 대하여 다음의 수학식 1에 따라 출력 값을 생성한다.

따라서, 유한임펄스응답필터는 지연소자, 덧셈기, 곱셈기 및 기억소자 등을 이용하여 쉽게 설계할 수 있으며, 일반적으로 도 2에 도시된 바와 같이 설계된다.

유한임펄스응답필터는 앞의 단(Tap)의 출력을 입력으로 하며, 필터로 입력되는 이산 신호 x[n](1)을 최초입력으로 하는 N개의 단으로 구성되는 지연소자(2)들과, 각 지연소자(2)들의 출력 x[n-m](3)과 해당 단의 필터계수 h[m](4)과의 곱연산을 수행하는 곱셈기(5) 및 모든 단의 곱셈기의 출력을 더하여 출력 y[n](7)을 발생하는 덧셈기(6)로 구성되어있다.

그런데, 이와 같은 종래의 유한임펄스응답필터는 다음과 같은 문제점을 발생시킨다.

보다 정교한 컷오프(Cut Off)성능을 요구하는 유한임펄스응답필터를 설계하기 위하여 유한임펄스응답필터는 높은 표본화 율로 많은 양의 이산신호들을 얻어야 하며, 이를 처리하기 위해서 많은 양의 필터계수를 가져야 한다. 이를 구현하기 위해서는 필터의 단수를 늘여주어야 하며, 이에 따라 지연소자, 곱셈기 등의 수가 증가한다. 그러나 레지스터(Register)로 구성되는 지연소자와 많은 논리소자로 구성되는 곱셈기의 수가 증가할수록 회로설계에 필요한 칩면적이 증가하고, 회로가 커짐에 따라 전력소모 증가하며, 광역배선 증가에 따른 동작속도 감소 등의 문제가 발생한다.

따라서, 본 발명은 이와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 필터로 입력되는 이산신호의 각 시간단계에 0을 삽입하여 과도표본화 효과를 내어 필터설계에 필요한 단수를 N/2단으로 축소하여 필터구현에 필요한 회로의 크기를 줄일 수 있도록 한 유한임펄스응답필터 소형화장치 및 방법을 제공함에 있다.

도 1은 필터로 입력되는 이산신호를 나타내는 도면,

도 2는 일반적인 유한임펄스응답필터를 나타내는 개략적인 블록도,

도 3은 과도표본화에 의한 0삽입 신호를 나타내는 도면,

도 4는 유한임펄스응답필터 소형화장치를 나타내는 블록도이다.

＜도면의 주요부분에 대한 부호의 설명＞

8: 0삽입기 9: 지연소자

10: 멀티플렉서 11: 곱셈기

12: 덧셈기 13: 입력 이산신호 x[n]

14: 과도표본화 신호 x₂[n] 15: 짝수 번째 필터계수

16: 홀수 번째 필터계수

이와 같은 목적을 해결하기 위한 본 발명의 특징은, 이산신호 x[n]을 입력으로 하고 N개의 필터계수 h[n]을 포함하는 유한임펄스응답필터에 있어서: 상기 x[n]의 각 시간단계에 소정의 연산을 통해 0을 삽입하여 x₂[n]을 발생하는 과도표본화단계; 특정시간 n₀에서 상기 과도표본화된 x₂[n]과 상기 필터계수 h[n]중 짝수 번째의 필터계수 h[2n]과의 소정의 연산을 통해 필터출력 y[n₀]을 발생하는 단계; 및 특정시간 n₀에서 상기 과도표본화된 x₂[n]과 상기 필터계수 h[n]중 홀수 번째의 h[2n+1]과의 소정의 연산을 통해 필터출력 y[n₀+1]을 발생하는 단계를 포함하는 것을 특징으로 하는 유한임펄스응답필터 소형화방법에 있다.

바람직하게, 상기 과도표본화단계에서 상기 소정의 연산은, 상기 이산신호 x[n]의 각 x[n/2]에서, 상기 n이 2의 정수 배인 경우 상기 x₂[n]은 상기 x[n/2]이고, 상기 n이 2의 정수배가 아닌 경우 상기 x₂[n]은 0으로 하는 것을 특징으로 한다.

바람직하게, 상기 y[n₀]을 발생하는 단계에서 상기 소정의 연산은, 식

에 의해 y[n₀]을 발생하는 것을 특징으로 한다.

바람직하게, 상기 y[n₀+1]을 발생하는 단계에서 상기 소정의 연산은, 식

에 의해 y[n₀+1]을 발생하는 것을 특징으로 한다.

한편, 이와 같은 목적을 해결하기 위한 본 발명의 또 다른 특징은 이산신호 x[n]을 입력으로 하고 N개의 필터계수 h[n]을 포함하는 유한임펄스응답필터에 있어서: 상기 이산신호 x[n]의 각 시간단계에 0을 삽입하는 0삽입기; 상기 0삽입기의 출력 x₂[n]을 최초입력으로 하고 각 전 단계의 출력을 입력으로 하는 N/2단의 지연소자들; 필터계수선택신호에 따라 짝수 번째 필터계수 h[2n]과 홀수 번째 필터계수 h[2n+1]중 하나를 선택하는 N/2단의 멀티플렉서; 상기 각 단의 지연소자의 출력과 멀티플렉서의 출력을 곱하는 곱셈기; 및 상기 모든 곱셈기의 출력을 더하여 이산신호 y[n]을 출력하는 덧셈기를 포함하는 유한임펄스응답필터 소형화장치에 있다.

바람직하게, 상기 덧셈기는, 특정시간 n₀에서 상기 각 단의 멀티플렉서가 짝수 번째 필터계수 h[2n]을 선택한 경우, 상기 덧셈기의 출력은 y[n₀]을 나타내며, 상기 각 단의 멀티플렉서가 홀수 번째 필터계수 h[2n+1]을 선택한 경우, 상기 덧셈기의 출력은 y[n₀+1]을 나타내는 것을 특징으로 한다.

이하, 본 발명에 의한 유한임펄스응답필터의 소형화장치 및 방법의 바람직한 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.

도 3에는 과도표본화에 의한 0삽입 신호를 나타내는 도면이 도시되어있다.

아날로그-디지털변환기에 의해 이산신호로 변환된 입력신호 x[n]은 다음 수학식 2에 따라 과도표본화가 수행되어 각 시간단계마다 0이 삽입되어 x₂[n]이 생성된다.

한편, 도 4에는 유한임펄스응답필터 소형화장치를 나타내는 블럭도가 도시되어 있다.

N개의 필터계수를 가지는 유한임펄스응답필터에 있어서 유한임펄스응답필터 소형화장치는 0삽입기(8), 지연소자(9), 멀티플렉서(10), 곱셈연산기(11) 및 덧셈기(12)로 구성된다.

필터로 입력되는 이산신호 x[n](13)을 입력받은 0 삽입기(8)는 수학식 2를 통해 과도표본화된 이산신호 x₂[n](14)을 발생한다. x₂[n](14)은 N/2개의 지연소자(9)들 중 첫 번째 단의 지연소자(9)로 입력되고, 지연소자(9)는 입력된 이산신호를 1 시간단계 지연시킨 후 x₂[n+1]을 발생하여 두 번째 단의 지연소자(9)로 입력시킨다. 유한임펄스응답필터 소형화장치는 이러한 방식으로 N/2단이 직렬 연결된 지연소자들을 가진다.

한편, 유한임펄스응답필터 소형화장치의 각 단에는 전체 N개의 필터계수들의 각 단에서의 짝수 번째 필터계수 h[2n](15)과 홀수 번째 필터계수 h[2n+1](16)중 하나를 선택하는 멀티플렉서(10)와 각 단에서의 지연소자의 출력과 멀티플렉서(10)의 출력의 곱셈연산을 수행하는 곱셈기(11)가 있다. 또한, 유한임펄스응답필터 소형화장치의 출력 단에는 덧셈기(12)가 있어 각 단의 곱셈기(11)의 출력을 모두 더해, 멀티플렉서(10)의 선택상태에 따라 출력 y[n]과 y[n+1]을 발생한다.

이와 같은 구성을 갖는 본 발명의 동작에 대하여 상세히 설명한다.

필터로 입력된 이산신호 x[n](13)은 0삽입기(8)에 의해 과도표본화되어 각 시간단계마다 0이 삽입된 이산신호 x₂[n](14)이 발생되며, 이는 0값이 유효신호와 번갈아 가며 나타나므로 0값이 해당 필터계수를 무효화시킨다고 봤을 때, 특정시간 n₀에서 다음의 수학식 3과 수학식 4에 의해 y[n₀]과 y[n₀+1]을 얻을 수 있다.

즉, 특정시간 n₀에서 유한임펄스응답필터 소형화장치 각단의 멀티플렉서(10)가 짝수 번째의 필터계수(15)를 선택하도록 제어하면, 각단의 짝수 번째 필터계수 h[2n](15)과 각단의 지연소자출력(13)이 곱셈기(11)에 의해 곱해진 모든 결과가 덧셈기(12)에서 더해져 출력신호 y[n₀]을 발생한다. 또한, 특정시간 n₀에서 유한임펄스응답필터 소형화장치 각단의 멀티플렉서(10)가 홀수 번째의 필터계수(16)를 선택하도록 제어하면, 각단의 홀수 번째 필터계수 h[2n+1](16)과 각단의 지연소자출력(13)이 곱셈기(11)에 의해 곱해진 모든 결과가 덧셈기(12)에서 더해져 출력신호 y[n₀+1]을 발생한다.

따라서, 필터로 입력되는 이산신호 x[n]에 과도표본화를 수행하여 x[n]의 각 시간단계에 0을 삽입하여 줌으로써 N개의 필터계수를 가지는 유한임펄스응답필터를 설계하는데 필요한 지연소자와 곱셈기를 N/2개로 축소시킬 수 있다.

결국, 본 발명에 의한 유한임펄스응답필터 소형화장치 및 방법에 따르면, 다음과 같은 이점이 발생한다.

(1) N개의 필터계수를 가지는 유한임펄스응답필터의 연산에 필요한 단수를 N/2단으로 줄일 수 있으므로, 칩 상에서 많은 면적을 차지하는 지연소자 및 곱셈기 등의 개수를 반으로 줄일 수 있어 본 발명에 의한 유한임펄스응답필터가 채용되는 칩의 소형화가 가능해지며, 이에 따른 전력소비도 낮출 수 있다.

(2) N개의 필터계수를 가지는 유한임펄스응답필터의 연산에 필요한 단수를 N/2단으로 줄일 수 있으므로, 연산에 필요한 회로의 양이 줄어 광역배선 등을 감소시킬 수 있고, 전체적인 계산 량이 감소하므로 본 발명에 의한 유한임펄스응답필터가 채용되는 칩의 동작속도를 향상시킬 수 있다.

Claims

이산신호 x[n]을 입력으로 하고 N개의 필터계수 h[n]을 포함하는 유한임펄스응답필터에 있어서:

상기 x[n]의 각 시간단계에 소정의 연산을 통해 x₂[n]을 발생하는 과도표본화단계;

특정시간 n₀에서 상기 과도표본화된 x₂[n]과 상기 필터계수 h[n]중 짝수 번째의 필터계수 h[2n]과의 소정의 연산을 통해 필터출력 y[n₀]을 발생하는 단계; 및

특정시간 n₀에서 상기 과도표본화된 x₂[n]과 상기 필터계수 h[n]중 홀수 번째의 h[2n+1]과의 소정의 연산을 통해 필터출력 y[n₀+1]을 발생하는 단계를 포함하는 유한임펄스응답필터 소형화방법.
제 1 항에 있어서, 상기 과도표본화단계에서 상기 소정의 연산은,

상기 이산신호 x[n]의 각 x[n/2]에서, 상기 n이 2의 정수 배인 경우 상기 x₂[n]은 상기 x[n/2]이고, 상기 n이 2의 정수배가 아닌 경우 상기 x₂[n]은 0으로 하는 것을 특징으로 하는 유한임펄스응답필터 소형화방법.
제 1 항에 있어서, 상기 y[n₀]을 발생하는 단계에서 상기 소정의 연산은,

식
에 의해 y[n₀]을 발생하는 것을 특징으로 하는 유한임펄스응답필터 소형화방법.
제 1 항에 있어서, 상기 y[n₀+1]을 발생하는 단계에서 상기 소정의 연산은,

식
에 의해 y[n₀+1]을 발생하는 것을 특징으로 하는 유한임펄스응답필터 소형화방법.
이산신호 x[n]을 입력으로 하고 N개의 필터계수 h[n]을 포함하는 유한임펄스응답필터에 있어서:

상기 이산신호 x[n]의 각 시간단계에 0을 삽입하는 0삽입기;

상기 0삽입기의 출력 x₂[n]을 최초입력으로 하고 각 전 단계의 출력을 입력으로 하는 N/2단의 지연소자들;

필터계수선택신호에 따라 짝수 번째 필터계수 h[2n]과 홀수 번째 필터계수 h[2n+1]중 하나를 선택하는 N/2단의 멀티플렉서;

상기 각 단의 지연소자의 출력과 멀티플렉서의 출력을 곱하는 곱셈기; 및

상기 모든 곱셈기의 출력을 더하여 이산신호 y[n]을 출력하는 덧셈기를 포함하는 유한임펄스응답필터 소형화장치.
제 5 항에 있어서, 상기 덧셈기는,

특정시간 n₀에서 상기 각 단의 멀티플렉서가 짝수 번째 필터계수 h[2n]을 선택한 경우, 상기 덧셈기의 출력은 y[n₀]을 나타내며, 상기 각 단의 멀티플렉서가 홀수 번째 필터계수 h[2n+1]을 선택한 경우, 상기 덧셈기의 출력은 y[n₀+1]을 나타내는 것을 특징으로 하는 유한임펄스응답필터 소형화장치.