KR100910323B1 - 다중 신호를 필터링하기 위한 디지털 필터 및 이를 이용한필터링 방법 - Google Patents

다중 신호를 필터링하기 위한 디지털 필터 및 이를 이용한필터링 방법 Download PDF

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Abstract

본 발명은 다중 신호를 필터링하기 위한 디지털 필터 및 이를 이용한 필터링 방법에 관한 것이다.
본 발명에 따른 상기 디지털 필터는, 입력단자로 이송된 신호를 짝수 차 신호 및 홀수 차 신호로 분리하는 홀/짝수 분리부와, 홀수 차로 분리된 신호를 필터 처리하는 홀수 차 필터와, 짝수 차로 분리된 신호를 필터 처리하는 짝수 차 필터와, 상기 홀수 차 필터와 짝수 차 필터로 입력되어질 필터 계수를 선택하는 필터 계수 선택부와, 상기 홀수 차 필터 및 짝수 차 필터로부터 출력된 신호가 입력되는 가감산기와, 상기 가감산기로부터 직렬로 출력되는 필터 출력을 병렬로 재배치하여 출력시키는 출력 정렬부로 구성됨을 특징으로 한다.
본 발명에서는 상기 필터 계수 선택장치를 통해 필터 계수를 선택하고, 선택된 필터 계수를 이용하여 홀수 차 입력신호 및 짝수 차 입력신호로 분리된 신호를 각각 필터링함으로써, 전체 하드웨어를 두 개의 필터(홀수 차 필터 및 짝수 차 필터)로 간략화하여 구현할 수 있게 된다. 그 결과, 하드웨어 구현에 따른 비용 절감을 실현하고, 신뢰성 또한 보다 향상시킬 수 있게 된다.
디지털 필터, 홀수 차 필터, 짝수 차 필터, 가산기, 감산기, 필터 계수

Description

다중 신호를 필터링하기 위한 디지털 필터 및 이를 이용한 필터링 방법{Digital filter for filtering of multi signal and filtering method the same}
본 발명은 디지털 필터 및 이를 이용한 필터링 방법에 관한 것으로서, 보다 상세하게는 필터의 하드웨어적 구조는 간소화시키면서도 신뢰성은 보다 향상시킬 수 있도록 하는 디지털 필터 및 이를 이용한 필터링 방법에 관한 것이다.
다양한 공학 분야에 널리 사용되고 있는 필터는 입력 신호의 특정 주파수를 통과시키거나 차단해주는 장치로서, 크게 디지털 필터와 아날로그 필터로 구분할 수 있다.
먼저, 상기 아날로그 필터는 R, L 또는 C등의 수동소자나 OP AMP를 이용하여 구현할 수 있으므로, 회로 구성이 간단하고, 노이즈 및 문턱전압 특성이 우수한 장점이 있다.
그러나, 고차필터의 경우에는 R, L, C의 값을 계산하기 힘들고, 필터의 파라메터를 바꾸기 위해서는 소자들을 모두 바꾸어야 하며, 주변의 온도, 전압, 부하등의 영향에 따라 필터 특성이 변하는 단점이 있다.
반면, 디지털 필터는 간단한 수치 변경만으로 필터의 여러 가지 파라메터(차단주파수, Q값등)를 바꿀 수 있고, 로직만으로 회로 구성이 가능하기 때문에 LSI(Large-Scale Integration)화가 가능하다.
또한, 고차 필터도 간단하게 만들 수 있으며, 아날로그 필터에 비해 외부영향(주변의 온도, 전압, 부하등)에 의해 필터 특성이 쉽게 변하지 않는 장점을 가지고 있다.
하기 도 1에는 종래 기술에 따른 FIR(Finite Impulse Response) 필터 구조가 도시되어 있다.
도 1을 참조하면, 입력단자(2)로 이송된 신호는 직렬로 접속되어 있는 다수개의 지연기(101, 102, 103...10n)로 차례로 전송된다.
그리고, 상기 첫 번째 지연기(101)와 마지막 지연기(10n)로부터 출력된 지연신호는 첫 번째 가산기(201)로 입력되어 더해진 후, 첫 번째 곱셈기(301)로 전송되어 계수와 곱해진다.
마찬가지로, 상기 두 번째 지연기(102)와 마지막 전단의 지연기(10n-1)로부터 출력된 지연신호는 두 번째 가산기(202)로 입력되어 더해진 후, 두 번째 곱셈기(302)로 전송되어 계수와 곱해진다.
상기와 같이, 두 개의 지연기를 통과한 지연신호들은 가산기를 통해 서로 더해지고, 곱셈기로 입력되어 계수와 곱해지며, 통합 가산기를 통해 연속적으로 더해 진 후에 출력단자(3)를 통해 출력된다.
종래에는 다수의 신호에 대한 필터 처리를 하고자 하는 경우, 계수에 대한 최적화나 필터 구조의 최적화만을 고려하여 해당 수의 필터를 모두 제작하였다. 더구나, 디지털 필터는 우수한 리플(ripple) 특성과 스커트(skirt) 특성을 갖도록 하기 위해서 많은 양의 하드웨어를 필요로 한다.
따라서, 다수의 신호에 대하여 디지털 필터링을 하고자 하는 경우, 상기 도 1에 도시된 것과 같은 FIR 필터를 신호수에 따라 구성함으로써, 전체 디지털 필터의 하드웨어 사이즈가 매우 커지게 된다.
하드웨어의 사이즈가 커질 경우, 회로 구성에 따른 비용이 증가함은 물론 회로의 복잡도가 증가되어 신뢰성에 악영향을 미치는 문제점이 있으며, 이러한 문제점은 가격이 비싼 대형 장비보다 소형의 장비에서 더욱 빈번히 발생하는 것으로 알려지고 있다.
상기와 같은 종래의 문제점들을 해결하기 위한 본 발명의 목적은, 하드웨어의 사이즈를 줄임으로써 비용을 보다 절감할 수 있도록 하는 다중 신호를 필터링하기 위한 디지털 필터 및 이를 이용한 필터링 방법을 제공함에 있다.
본 발명의 다른 목적은, 회로 구성을 간략화 함으로써 신뢰성을 보다 향상시킬 수 있도록 하는 다중 신호를 필터링하기 위한 디지털 필터 및 이를 이용한 필터링 방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 다중 신호를 필터링하기 위한 디지털 필터는, 입력단자로 이송된 신호를 짝수 차 신호 및 홀수 차 신호로 분리하는 홀/짝수 분리부와, 홀수 차로 분리된 신호를 필터 처리하는 홀수 차 필터와, 짝수 차로 분리된 신호를 필터 처리하는 짝수 차 필터와, 상기 홀수 차 필터와 짝수 차 필터로 입력되어질 필터 계수를 선택하는 필터 계수 선택부와, 상기 홀수 차 필터 및 짝수 차 필터로부터 출력된 신호가 입력되는 가감산기와, 상기 가감산기로부터 직렬로 출력되는 필터 출력을 병렬로 재배치하여 출력시키는 출력 정렬부를 포함함을 특징으로 한다.
또한, 상기한 목적들을 달성하기 위한 본 발명에 따른 다중 신호 필터링 방법은, 입력 단자로 이송된 신호를 홀수 차 신호 및 짝수 차 신호로 분리하는 단계와, 상기 입력 신호가 홀수 차 신호인 경우에는, 필터 계수와 함께 홀수 차 필터로 입력하여 필터 처리하는 단계와, 상기 입력 신호가 짝수 차 신호인 경우에는, 필터 계수와 함께 짝수 차 필터로 입력하여 필터 처리하는 단계와, 상기 홀수 차 필터 및 짝수 차 필터로부터 출력된 신호를 가감산기로 입력하여 가감산하는 단계와, 상기 가감산기로부터 출력된 제1필터 출력 및 제2필터 출력을 출력 정렬부로 입력하여, 상기 가감산기로부터 출력된 출력들을 병렬로 재배치하는 단계를 포함함을 특징으로 한다.
본 발명에서는, 입력단자로 이송된 임의의 신호를 홀/짝수로 분리한 뒤, 홀수 차 입력신호는 홀수 차 필터로 입력하고, 짝수 차 입력신호는 짝수 차 필터로 입력한 뒤, 필터 계수 선택장치를 통해 선택된 필터 계수를 이용하여 홀수 차 입력신호 및 짝수 차 입력신호를 각각 필터링한다. 이처럼, 본 발명에서는 필터 계수 선택장치를 통해 필터 계수를 선택하고, 이를 이용하여 다중 신호를 홀수 차 입력신호 및 짝수 차 입력신호로 분리하여 필터링함으로써, 전체 하드웨어 구성을 간략화할 수 있게 되며, 그로 인해 비용 절감을 실현하고, 신뢰성 또한 보다 향상시킬 수 있게 된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명에서는 종래의 복잡하고 방대한 하드웨어 구성을 간략화 하여, 회로 구성에 따른 비용을 절감함은 물론 신뢰성 또한 향상시킬 수 있도록 하는 다중 신 호를 필터링하기 위한 디지털 필터 및 이를 이용한 필터링 방법을 제공하는데 발명의 목적이 있다.
본 발명에 따른 다중 신호를 필터링하기 위한 디지털 필터를 설명하기에 앞서, 하기 [표 1] 및 [표 2]를 우선 참조하자.
[표 1] 및 [표 2]에는 통상의 디지털 필터에 적용되는 필터 계수가 기재되어 있다.
먼저, [표 1]은 중간값(1.833333㎲)과 인접한 5개의 필터 계수를 주파수 별로 비교한 것이다.
[표 1]
시간(㎲) 신호 1 신호 2 신호 3 신호 4
1.833333 0.1882911 0.1799082 0.1799071 0.1882915
1.854167 0.1515084 0.05484913 -0.0548495 -0.1515088
1.875 0.05920869 -0.1378299 -0.1378281 0.05920824
1.895833 -0.04460251 -0.1285378 0.1285381 0.04460323
1.916667 -0.1142134 0.04436831 0.04436595 -0.1142143
1.9375 -0.1260056 0.1252226 -0.1252216 0.1260054
상기 [표 1]을 참조하면, 신호 1과 신호 4, 신호 2와 신호 3의 주파수는 샘플링 주파수의 1/4 주파수를 중심으로 서로 대칭을 이루고 있다.
즉, 상기 [표 1]을 보다 상세하게 분석해 보면, 중앙값인 1.833333㎲ 지점에서 각각 대칭되는 주파수, 즉 신호 1과 신호 4, 그리고 신호 2와 신호 3의 필터 계수는 서로 약간의 차이가 존재한다.
이와 마찬가지로, 1.875㎲ 지점과 1.916667㎲ 지점에서 각각 대칭되는 주파수(신호 1과 신호 4, 그리고 신호 2와 신호 3)의 필터 계수 역시 서로 미세한 차이 를 보이나, 거의 비슷한 것을 확인할 수 있다.
그리고, 1.854167㎲ 지점, 1.895833㎲ 지점, 1.9375㎲ 지점에서 각각 대칭되는 주파수(신호 1과 신호 4, 그리고 신호 2와 신호 3)의 필터 계수의 크기는 미세한 차이를 가지고 있으며, 그 부호는 서로 반대인 것을 확인할 수 있다.
그리고, 도 2 내지 도 5의 그래프상에는 상기 신호 1, 신호 2, 신호 3 및 신호 4에 대한 필터 계수 분포가 도시되어 있다.
도 2를 참조하면, 신호 1에 대한 시간별 필터 계수가 도시되어 있다.
도 3을 참조하면, 신호 2에 대한 시간별 필터 계수가 도시되어 있다.
도 4를 참조하면, 신호 3에 대한 시간별 필터 계수가 도시되어 있다.
도 5를 참조하면, 신호 4에 대한 시간별 필터 계수가 도시되어 있다.
상기 도 2 내지 도 5에 도시된 바와 같이, 1.833333㎲, 1.875㎲, 1.916667㎲ 지점에서의 신호 1과 신호 4, 그리고 신호 2와 신호 3의 필터 계수는 서로 약간의 차이가 존재하나, 그 값은 대체적으로 서로 대칭을 이루고 있음을 알 수 있다.
그리고, 1.854167㎲ 지점, 1.895833㎲ 지점, 1.9375㎲ 지점에서의 신호 1과 신호 4, 그리고 신호 2와 신호 3의 필터 계수의 크기는 미세한 차이를 가지고 있으나, 그 값은 대체적으로 서로 대칭을 이루고 있으며, 부호는 서로 반대임을 알 수 있다.
한편, 상기 [표 1]에 기재되어 있는 필터 계수는 10진수로 표현되어 있는데, 하드웨어 구현을 위하여 2진수로 변환해 주어야 한다.
상기 [표 1]에 기재되어 있는 필터 계수를 14bit로 변환하게 되면, 변환 과 정에서 양자화 오류가 발생하게 된다. 이러한 양자화 오류에 의해 상기 대칭되는 주파수의 필터 계수의 미세한 차이는 거의 없어지게 된다.
하기 [표 2]에는 상기 [표 1]에 기재되어 있는 10진수의 필터 계수에 대하여 절대값을 취한 뒤, 이를 14bit의 2진수로 변환한 값이 기재되어 있다.
[표 2]
신호 1 신호 2 신호 3 신호 4
1 01111111111110 01111111111101 01111111111101 01111111111110
2 01100110111110 00100111000001 00100111000001 01100110111110
3 00101000001111 01100010000010 01100010000010 00101000001111
4 00011110010100 01011011011011 01011011011011 00011110010100
5 01001101101000 00011111100100 00011111100100 01001101101000
6 01010101101001 01011001000100 01011001000100 01010101101001
상기 [표 2]에 기재된 것과 같이, 상기 [표 1]에 기재되어 있는 필터 계수에 대하여 절대값을 취한 뒤, 이를 14bit의 2진수 값으로 변환하게 되면, 대칭되는 주파수간(신호 1과 신호 4, 그리고 신호 2와 신호 3의 주파수) 필터 계수가 서로 동일해지는 것을 확인할 수 있다.
결론적으로, 상기 [표 1]과 [표 2]를 살펴보면, 중앙값(1.833333㎲)을 포함한 홀수 번째 필터 계수의 값은 대칭되는 주파수에 대하여 크기와 부호가 모두 동일하고, 짝수 번째 필터 계수의 값은 대칭되는 주파수에 대하여 크기는 동일하지만 서로 반대 부호를 가지고 있다.
다중 신호를 필터링함에 있어서, 종래에는 입력되는 신호 개수만큼 다수개의 필터를 구비하여 각각의 신호를 필터링하였다. 그로 인해, 전체 하드웨어의 사이즈 가 증가하고, 회로 구성이 복잡해져 비용이 증가됨은 물론 신뢰성 또한 저하되는 문제점이 있었다.
그러나, 본 발명에서는 상기 [표 1] 및 [표 2]를 통해 분석된 결과, 즉 중앙값(1.833333㎲)을 포함한 홀수 번째 필터 계수의 값은 대칭되는 주파수에 대하여 크기와 부호가 모두 동일하고, 짝수 번째 필터 계수의 값은 대칭되는 주파수에 대하여 크기는 동일하지만 부호는 서로 반대를 나타내는 결과를 기반으로 하여, 다중 신호를 홀수와 짝수로 분리하여 필터링할 수 있도록 하는 디지털 필터 및 이를 이용한 필터링 방법을 제공하고자 한다.
하기 도 6에는 본 발명의 바람직한 실시예에 따른 다중 신호를 필터링하기 위한 디지털 필터(100)의 블록 구성도가 도시되어 있다.
도 6을 참조하면, 본 발명에 따른 상기 디지털 필터(100)는, 입력단자로 이송되는 신호를 짝수 및 홀수로 분리하는 홀/짝수 분리부(102)와, 홀수 차로 분리된 신호를 필터 처리하는 홀수 차 필터(104)와, 짝수 차로 분리된 신호를 필터 처리하는 짝수 차 필터(106)와, 대칭되는 주파수 필터를 생성하기 위한 가감산기(108)와, 상기 홀수 차 필터(104)와 짝수 차 필터(106)로 입력되어질 필터 계수를 선택하는 필터 계수 선택부(112), 및 상기 가감산기(108)로부터 직렬로 출력되는 필터 출력을 병렬로 재배치하여 출력시키는 출력 정렬부(114)로 구성되어 있다.
여기서, 상기 홀수 차 필터(104), 짝수 차 필터(106) 및 가감산기(108)는 실질적으로 신호를 필터링하는 디지털 필터부(110)로서 기능한다.
하기 도 7에는 상기 도 6에 도시되어 있는 디지털 필터부(110)의 상세 회로 구조가 도시되어 있다.
도 7을 참조하면, 상기 디지털 필터부(110)는 각각 제1지연기(116) 및 제2지연기(118), 가산기(120), 곱셈기(122)로 이루어진 홀수 차 필터(104)와, 제1지연기(116｀), 제2지연기(118｀), 가산기(120｀), 곱셈기(122｀)로 이루어진 짝수 차 필터(106), 상기 홀수 차 필터(104)의 곱셈기(122)로부터 출력된 신호를 가산하는 제1가산기(124), 상기 짝수 차 필터(106)의 곱셈기(122｀)로부터 출력된 신호를 가산하는 제2가산기(126), 상기 제1가산기(124)와 제2가산기(126)를 통해 가산된 신호를 가산하는 제3가산기(128) 및 상기 제1가산기(124)와 제2가산기(126)를 통해 가산된 신호를 감산하는 감산기(130)로 이루어져 있다.
여기서, 상기 제1가산기(124), 제2가산기(126), 제3가산기(128) 및 감산기(130)는 상기 도 6에 있어서의 가감산기(103)를 구성하는 단위 구성 요소들이다.
상기 디지털 필터부(110)에 의하면, 상기 홀수 차 필터(104) 및 짝수 차 필터(106)는 차례로 반복 구현되어 있으며, 상기 홀수 차 필터(104)의 제2지연기(118)의 출력은 상기 짝수 차 필터(106)의 제1지연기(116｀)로 입력되고, 상기 짝수 차 필터(106)의 제2지연기(118｀)의 출력은 상기 홀수 차 필터(104)의 제1지연기(116)로 입력된다.
그러면, 상기 도 6 및 도 7에 도시되어 있는 디지털 필터를 참조하여, 도 8에 도시되어 있는 다중 신호에 대한 필터링 방법을 구체적으로 설명하기로 한다.
먼저, 입력단자를 통해 홀/짝수 분리부(102)로 신호가 입력된다(s200).
상기 입력단자를 통해 홀/짝수 분리부(102)로 입력된 신호는 홀수 차 신호와 짝수 차 신호로 각각 분리된다(s202).
이어서, 상기 홀/짝수 분리부(102)를 통해 분리된 신호가 홀수 차 신호인지를 판단한다(s204).
판단 결과, 상기 홀/짝수 분리부(102)를 통해 분리된 신호가 홀수 차 신호인 경우에는, 이를 홀수 차 필터(104)로 입력한다. 그리고, 상기 필터 계수 선택부(112)를 통해 선택된 필터 계수 또한 상기 홀수 차 필터(104)로 입력하여 필터 처리한다(s206).
한편, 상기 홀/짝수 분리부(102)를 통해 분리된 신호가 짝수 차 신호인 경우에는, 이를 짝수 차 필터(106)로 입력한다. 그리고, 상기 필터 계수 선택부(112)를 통해 선택된 필터 계수 또한 상기 짝수 차 필터(106)로 입력하여 필터 처리한다(s208).
이어서, 상기 홀수 차 필터(104) 및 짝수 차 필터(106)로부터 출력된 신호를 가감산기(108)로 입력한다(s210).
도 7을 참조하여 상기 가감산기(108)측으로의 신호 입력과정(s210)을 보다 구체적으로 설명하면, 상기 홀수 차 필터(104)의 곱셈기(122)로부터 출력된 신호는 제1가산기(124)로 입력되고, 상기 짝수 차 필터(106)의 곱셈기(122｀)로부터 출력된 신호는 제2가산기(126)로 입력된다. 이어서, 상기 제1가산기(124) 및 제2가산기(126)로부터 출력된 신호들을 각각 제3가산기(128) 및 감산기(130)로 입력한다.
계속해서, 상기 가감산기(108)로부터 출력된 신호, 즉 필터 출력 1 및 필터 출력 2를 출력 정렬부(114)로 입력한다(s212).
상기 출력 정렬부(114)는 상기 가감산기(108)로부터 출력된 출력들을 병렬로 재배치하는 영역으로서, 상기 출력 정렬부(114)를 거쳐 최종적으로 필터링된 신호가 출력된다(s214).
다중 신호를 필터링 함에 있어서, 종래에는 입력되는 신호 개수만큼 다수개의 필터를 구비하여 각각의 신호를 필터링하였다. 그로 인해, 전체 하드웨어의 사이즈가 증가하고, 회로 구성이 복잡해져 비용이 증가됨은 물론 신뢰성 또한 저하되는 문제점이 있었다.
그러나, 본 발명에서는 상기 도 6 내지 도 8을 참조하여 설명한 바와 같이. 필터 계수 선택장치를 통해 필터 계수를 선택하고, 선택된 필터 계수를 이용하여 홀수 차 입력신호 및 짝수 차 입력신호로 분리된 신호를 각각 필터링되도록 한다.
그 결과, 본 발명에서는 다중 신호를 필터링하기 위한 디지털 필터의 하드웨어 구성을 간략화 할 수 있게 된다. 보다 구체적으로, 전체 하드웨어를 두 개의 필터(홀수 차 필터 및 짝수 차 필터)로 간략화하여 구현할 수 있게 됨으로써, 회로 구성에 따른 비용을 절감할 수 있음은 물론 간략화 된 회로 구성으로 인하여 신뢰성 또한 보다 향상시킬 수 있게 된다.
도 1은 종래 기술에 따른 FIR(Finite Impulse Response) 필터 구조를 나타낸다.
도 2 내지 도 5는 다중 신호에 대한 필터 계수의 분포를 나타내는 그래프이다.
도 6은 본 발명의 바람직한 실시예에 따른 다중 신호를 필터링하기 위한 디지털 필터의 블록 구성도를 나타낸다.
도 7은 상기 도 6에 도시되어 있는 디지털 필터부(110)의 상세 회로 구조를 나타낸다.
도 8은 본 발명의 바람직한 실시예에 따른 다중 신호 필터링 방법을 나타내는 플로우챠트이다.

Claims (8)

  1. 다중 신호를 필터링하기 위한 디지털 필터에 있어서,
    입력단자로 이송된 신호를 짝수 차 신호 및 홀수 차 신호로 분리하는 홀/짝수 분리부(102)와,
    홀수 차로 분리된 신호를 필터 처리하는 홀수 차 필터(104)와,
    짝수 차로 분리된 신호를 필터 처리하는 짝수 차 필터(106)와,
    상기 홀수 차 필터와 짝수 차 필터로 입력되어질 필터 계수를 선택하는 필터 계수 선택부(112)와,
    상기 홀수 차 필터(104) 및 짝수 차 필터(106)로부터 출력된 신호가 입력되는 가감산기(108)와,
    상기 가감산기(108)로부터 직렬로 출력되는 필터 출력을 병렬로 재배치하여 출력시키는 출력 정렬부(114)를 포함하여 구성되는 것을 특징으로 하는 다중 신호를 필터링하기 위한 디지털 필터.
  2. 제 1항에 있어서, 상기 홀수 차 필터(104)는,
    입력 신호를 지연시킨 후, 짝수 차 필터(106)의 지연기측으로 지연된 신호를 전송하는 제2지연기(118),
    상기 짝수 차 필터(106)의 지연기로부터 지연된 신호를 전송받는 제1지연기(116),
    상기 제2지연기(118)의 출력신호를 가산하는 가산기(120), 및
    상기 가산기(120)의 출력 신호와 필터 계수를 곱하여 출력하는 곱셈기(122)를 포함하여 구성되는 것을 특징으로 하는 다중 신호를 필터링하기 위한 디지털 필터.
  3. 제 2항에 있어서, 상기 짝수 차 필터(106)는,
    상기 홀수 차 필터(104)의 제2지연기(118)로부터 지연된 신호를 전송받는 제1지연기(116'),
    상기 홀수 차 필터(104)의 제1지연기(116)측으로 지연된 신호를 전송하는 제2지연기(118'),
    상기 제2지연기(118')의 출력신호를 가산하는 가산기(120'), 및
    상기 가산기(120')의 출력 신호와 필터 계수를 곱하여 출력하는 곱셈기(122')를 포함하여 구성되는 것을 특징으로 하는 다중 신호를 필터링하기 위한 디지털 필터.
  4. 제 3항에 있어서, 상기 가감산기(108)는,
    상기 홀수 차 필터(104)의 곱셈기(122)로부터 출력된 신호를 가산하는 제1가산기(124),
    상기 짝수 차 필터(106)의 곱셈기(122')로부터 출력된 신호를 가산하는 제2가산기(126),
    상기 제1가산기(124)와 제2가산기(126)를 통해 가산된 신호를 가산하는 제3가산기(128), 및
    상기 제1가산기(124)와 제2가산기(126)를 통해 가산된 신호를 감산하는 감산기(130)를 포함하여 구성되는 것을 특징으로 하는 다중 신호를 필터링하기 위한 디지털 필터.
  5. 다중 신호에 대한 필터링 방법에 있어서,
    입력 단자로 이송된 신호를 홀수 차 신호 및 짝수 차 신호로 분리하는 단계와,
    상기 입력 신호가 홀수 차 신호인 경우에는, 필터 계수와 함께 홀수 차 필터(104)로 입력하여 필터 처리하는 단계와,
    상기 입력 신호가 짝수 차 신호인 경우에는, 필터 계수와 함께 짝수 차 필터(106)로 입력하여 필터 처리하는 단계와,
    상기 홀수 차 필터(104) 및 짝수 차 필터(106)로부터 출력된 신호를 가감산기(108)로 입력하여 가감산하는 단계와,
    상기 가감산기(108)로부터 출력된 제1필터 출력 및 제2필터 출력을 출력 정렬부(114)로 입력하여, 상기 가감산기(108)로부터 출력된 출력들을 병렬로 재배치하는 단계를 포함하여 이루어지는 것을 특징으로 하는 다중 신호에 대한 필터링 방법.
  6. 제 5항에 있어서, 상기 홀수 차 필터(104)를 통한 필터 처리 단계는,
    제2지연기(118)를 통해 입력 신호를 수신하여 지연시킨 후, 이를 짝수 차 필터(106)의 지연기측으로 전송하는 단계와,
    제1지연기(116)를 통해 상기 짝수 차 필터(106)의 지연기로부터 지연된 신호를 전송받는 단계와,
    가산기(120)를 이용하여 상기 제2지연기(118)의 출력신호를 가산하는 단계와,
    곱셈기(122)를 이용하여 상기 가산기(120)의 출력 신호와 필터 계수를 곱하여 출력하는 단계를 포함하여 이루어지는 것을 특징으로 하는 다중 신호에 대한 필터링 방법.
  7. 제 6항에 있어서, 상기 짝수 차 필터(106)를 통한 필터 처리 단계는,
    제1지연기(116')를 통해 상기 홀수 차 필터(104)의 제2지연기(118)로부터 지연된 신호를 전송받는 단계와,
    제2지연기(118')를 통해 상기 홀수 차 필터(104)의 제1지연기(116)측으로 지연된 신호를 전송하는 단계와,
    가산기(120')를 이용하여 상기 제2지연기(118')의 출력신호를 가산하는 단계와,
    곱셈기(122')를 이용하여 상기 가산기(120')의 출력 신호와 필터 계수를 곱하여 출력하는 단계를 포함하여 이루어지는 것을 특징으로 하는 다중 신호에 대한 필터링 방법.
  8. 제 7항에 있어서, 상기 홀수 차 필터(104) 및 짝수 차 필터(106)로부터 출력된 신호를 가감산기(108)로 입력하여 가감산하는 단계는,
    제1가산기(124)를 통해 상기 홀수 차 필터(104)의 곱셈기(122)로부터 출력된 신호를 가산하는 단계와,
    제2가산기(126)를 통해 상기 짝수 차 필터(106)의 곱셈기(122')로부터 출력된 신호를 가산하는 단계와,
    제3가산기(128)를 통해 상기 제1가산기(124)와 제2가산기(126)를 통해 가산된 신호를 가산하는 단계와,
    감산기(130)를 통해 상기 제1가산기(124)와 제2가산기(126)를 통해 가산된 신호를 감산하는 단계를 포함하여 이루어지는 것을 특징으로 하는 다중 신호에 대한 필터링 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04271507A (ja) * 1991-02-26 1992-09-28 Fujitsu Ltd ディジタルトランスバーサルフィルタ
KR950007531A (ko) * 1993-08-31 1995-03-21 배순훈 2차원 디지탈 필터
KR19990052915A (ko) * 1997-12-23 1999-07-15 윤종용 유한임펄스응답필터 소형화장치 및 방법
JPH11340791A (ja) 1998-05-29 1999-12-10 Toshiba Corp ディジタルフィルタ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04271507A (ja) * 1991-02-26 1992-09-28 Fujitsu Ltd ディジタルトランスバーサルフィルタ
KR950007531A (ko) * 1993-08-31 1995-03-21 배순훈 2차원 디지탈 필터
KR19990052915A (ko) * 1997-12-23 1999-07-15 윤종용 유한임펄스응답필터 소형화장치 및 방법
JPH11340791A (ja) 1998-05-29 1999-12-10 Toshiba Corp ディジタルフィルタ

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