JP2558846B2 - デジタルフィルタバンク - Google Patents
デジタルフィルタバンクInfo
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Description
【発明の詳細な説明】 産業上の利用分野 デジタル信号処理応用として、特に通信の分野におい
ては、FDM信号の合成や分解、周波数スペクトルの分析
などのために、複素化デジタルフィルタやデジタルフィ
ルタバンクがしばしば必要とされる。本発明は、このよ
うなデジタル信号処理におけるデジタルフィルタバンク
に関するものである。
ては、FDM信号の合成や分解、周波数スペクトルの分析
などのために、複素化デジタルフィルタやデジタルフィ
ルタバンクがしばしば必要とされる。本発明は、このよ
うなデジタル信号処理におけるデジタルフィルタバンク
に関するものである。
従来の技術 第５図は従来のデジタルフィルタバンクの構成図を示
すものであり、33−１〜33−Ｎは並列に並べられたデジ
タルフィルタである。32はデマルチプレクサで、入力部
31からの入力データを順次デジタルフィルタに供給す
る。
すものであり、33−１〜33−Ｎは並列に並べられたデジ
タルフィルタである。32はデマルチプレクサで、入力部
31からの入力データを順次デジタルフィルタに供給す
る。
以上のように構成された従来のデジタルフィルタバン
クにおいては、入力部31からの入力データ34（X0、X1、
X2、X3、・・・）を順次デジタルフィルタ33−１〜33−
Ｎに供給する。各デジタルフィルタにＮケ毎のデータ35
−１（X0、XN、・・・）、35−２（X1、XN+1、・・
・）、35−３（X2、XN+2、・・・）、35−Ｎ（XN-1、X
2N-1、・・・）を供給し、Ｎ個のデジタルフィルタにて
並列にフィルタリング処理していた。
クにおいては、入力部31からの入力データ34（X0、X1、
X2、X3、・・・）を順次デジタルフィルタ33−１〜33−
Ｎに供給する。各デジタルフィルタにＮケ毎のデータ35
−１（X0、XN、・・・）、35−２（X1、XN+1、・・
・）、35−３（X2、XN+2、・・・）、35−Ｎ（XN-1、X
2N-1、・・・）を供給し、Ｎ個のデジタルフィルタにて
並列にフィルタリング処理していた。
発明が解決しようとする課題 しかしながら上記のような構成では、例えば各デジタ
ルフィルタのタップ数をＭタップとすれば、乗算器がＭ
×Ｎ個必要となり、フィルタバンクの段数が増加すると
共に、乗算器の個数を増やし、そのために全体のハード
ウェア量が大きくなり、LSI化には不向きであるという
課題を有していた。
ルフィルタのタップ数をＭタップとすれば、乗算器がＭ
×Ｎ個必要となり、フィルタバンクの段数が増加すると
共に、乗算器の個数を増やし、そのために全体のハード
ウェア量が大きくなり、LSI化には不向きであるという
課題を有していた。
本発明はかかる点に鑑みてなされたもので、デジタル
フィルタバンクを構成する際に、デジタルフィルタを並
列に並べる代わりに、乗算器に時分割処理をさせること
で、乗算器の個数を節約でき、全体のハードウェア量を
低減し、LSI化を容易にするデジタルフィルタバンクを
提供することを目的とする。
フィルタバンクを構成する際に、デジタルフィルタを並
列に並べる代わりに、乗算器に時分割処理をさせること
で、乗算器の個数を節約でき、全体のハードウェア量を
低減し、LSI化を容易にするデジタルフィルタバンクを
提供することを目的とする。
課題を解決するための手段 本発明は、入力データとFIRフィルタの各タップの係
数を乗算するＭ個の乗算器と、前記乗算器出力を遅延さ
せるＮ段の遅延回路を（Ｍ−１）組と、前記乗算器出力
と前記遅延回路の加算を行う（Ｍ−１）個の加算器を備
え、タップ係数は、各タップ毎にＮ段の係数バッファを
持ち、これをデータ入力のタイミング毎に、１段目用係
数、２段目用係数……、Ｎ段目用係数、１段目用係数…
…と切り替えることにより、乗算器はＭ個のみで、Ｍタ
ップのFIRフィルタＮ段の演算を行うものである。
数を乗算するＭ個の乗算器と、前記乗算器出力を遅延さ
せるＮ段の遅延回路を（Ｍ−１）組と、前記乗算器出力
と前記遅延回路の加算を行う（Ｍ−１）個の加算器を備
え、タップ係数は、各タップ毎にＮ段の係数バッファを
持ち、これをデータ入力のタイミング毎に、１段目用係
数、２段目用係数……、Ｎ段目用係数、１段目用係数…
…と切り替えることにより、乗算器はＭ個のみで、Ｍタ
ップのFIRフィルタＮ段の演算を行うものである。
作用 本発明は前記した構成により、各タップのＮ個の係数
が、データ入力のタイミング毎に順次切り替えられ、こ
の係数と入力データの乗算結果は、Ｎサンプル分遅延
後、次段のタップの乗算結果と加えられるため、結果的
にＮ種類のＭタップの累積加算（FIRディジタルフィル
タリング処理）が時分割処理にて行われる事になる。
が、データ入力のタイミング毎に順次切り替えられ、こ
の係数と入力データの乗算結果は、Ｎサンプル分遅延
後、次段のタップの乗算結果と加えられるため、結果的
にＮ種類のＭタップの累積加算（FIRディジタルフィル
タリング処理）が時分割処理にて行われる事になる。
実施例 第１図は、本発明の第一の実施例における２段４タッ
プのデジタルフィルタバンクの構成図を示すものであっ
て、実信号を複素信号に変換する複素化フィルタなどに
利用できるものである。第１図において、102、103、10
4、105は２段構成の係数バッファ、106、107、108、109
は乗算器、110、111、113、114、116、117は遅延回路、
112、115、118は加算器、120は１入力毎に乗算される係
数バッファをAB交互に切り替える係数バッファ制御回路
である。
プのデジタルフィルタバンクの構成図を示すものであっ
て、実信号を複素信号に変換する複素化フィルタなどに
利用できるものである。第１図において、102、103、10
4、105は２段構成の係数バッファ、106、107、108、109
は乗算器、110、111、113、114、116、117は遅延回路、
112、115、118は加算器、120は１入力毎に乗算される係
数バッファをAB交互に切り替える係数バッファ制御回路
である。
以下、本実施例の動作を第２図を参照して説明する。
第２図には、第１図中（１）（２）・・・（７）の各測
定点における入力クロック毎の値を示した。特に、測定
点（７）は、出力である。入力を121（X0、X1、X2、
X3、・・・）とする。第１クロックでは、制御回路120
により各係数バッファは、Ａ側がセレクトされ、各乗算
器にて当該係数値とX0が乗算され、測定点（１）（３）
（５）（７）には、それぞれA3X0、A2X0、A1X0、A0X0が
出力される。また測定点（２）（４）（６）には、それ
ぞれ前段の初期値０が出力される。第２クロックでは、
各係数バッファは、Ｂ側がセレクトされ、各乗算器にて
当該係数値とX1が乗算され、測定点（１）（３）（５）
（７）には、それぞれB3X1、B2X1、B1X1、B0X1が出力さ
れる。また測定点（２）（４）（６）には、前段の値A3
X0、A2X0、A1X0、がそれぞれ出力される。第３クロック
では、各係数バッファは、Ａ側がセレクトされる。各乗
算器にて当該係数値とX2が乗算され、測定点（１）には
A3X2が、（３）（５）（７）には、前段の値も加算さ
れ、それぞれA2X2＋A3X0、A1X2＋A2X0、A0X2＋A1X0が出
力される。また測定点（２）（４）（６）には、前段の
値B3X1、B2X1、B1X1がそれぞれ出力される。第４クロッ
クでは、各係数バッファは、Ｂ側がセレクトされる。各
乗算器にて当該係数値とX3が乗算され、測定点（１）に
はB3X3が、（３）（５）（７）には、前段の値も加算さ
れ、それぞれB2X3＋B3X1、B1X3＋B2X1、B0X3＋B1X1が出
力される。また測定点（２）（４）（６）には、前段の
値A3X2、A2X2＋A3X0、A1X2＋A2X0がそれぞれ出力され
る。以下同様にして、入力毎に累積加算が行われ、第７
クロックの出力はA0X6＋A1X4＋A2X2＋A3X0、第８クロッ
クの出力はB0X7＋B1X5＋B2X3＋B3X1、第９クロックの出
力はA0X8＋A1X6＋A2X2＋A3X2、第10クロックの出力はB0
X9＋B1X7＋B2X5＋B3X3となる。上記のようにして、第７
クロック以降の出力には、奇数クロック目には、偶数次
クロックの入力列がＡ側の係数によってフィルタリング
処理されたデータが、奇偶数クロック目には、奇数次ク
ロックの入力列がＢ側の係数によってフィルタリング処
理されたデータが出力されることになる。
第２図には、第１図中（１）（２）・・・（７）の各測
定点における入力クロック毎の値を示した。特に、測定
点（７）は、出力である。入力を121（X0、X1、X2、
X3、・・・）とする。第１クロックでは、制御回路120
により各係数バッファは、Ａ側がセレクトされ、各乗算
器にて当該係数値とX0が乗算され、測定点（１）（３）
（５）（７）には、それぞれA3X0、A2X0、A1X0、A0X0が
出力される。また測定点（２）（４）（６）には、それ
ぞれ前段の初期値０が出力される。第２クロックでは、
各係数バッファは、Ｂ側がセレクトされ、各乗算器にて
当該係数値とX1が乗算され、測定点（１）（３）（５）
（７）には、それぞれB3X1、B2X1、B1X1、B0X1が出力さ
れる。また測定点（２）（４）（６）には、前段の値A3
X0、A2X0、A1X0、がそれぞれ出力される。第３クロック
では、各係数バッファは、Ａ側がセレクトされる。各乗
算器にて当該係数値とX2が乗算され、測定点（１）には
A3X2が、（３）（５）（７）には、前段の値も加算さ
れ、それぞれA2X2＋A3X0、A1X2＋A2X0、A0X2＋A1X0が出
力される。また測定点（２）（４）（６）には、前段の
値B3X1、B2X1、B1X1がそれぞれ出力される。第４クロッ
クでは、各係数バッファは、Ｂ側がセレクトされる。各
乗算器にて当該係数値とX3が乗算され、測定点（１）に
はB3X3が、（３）（５）（７）には、前段の値も加算さ
れ、それぞれB2X3＋B3X1、B1X3＋B2X1、B0X3＋B1X1が出
力される。また測定点（２）（４）（６）には、前段の
値A3X2、A2X2＋A3X0、A1X2＋A2X0がそれぞれ出力され
る。以下同様にして、入力毎に累積加算が行われ、第７
クロックの出力はA0X6＋A1X4＋A2X2＋A3X0、第８クロッ
クの出力はB0X7＋B1X5＋B2X3＋B3X1、第９クロックの出
力はA0X8＋A1X6＋A2X2＋A3X2、第10クロックの出力はB0
X9＋B1X7＋B2X5＋B3X3となる。上記のようにして、第７
クロック以降の出力には、奇数クロック目には、偶数次
クロックの入力列がＡ側の係数によってフィルタリング
処理されたデータが、奇偶数クロック目には、奇数次ク
ロックの入力列がＢ側の係数によってフィルタリング処
理されたデータが出力されることになる。
また、実信号の複素化フィルタを実現するため、ある
実信号処理のフィルタの特性をＨ（Ｚ）とし、これを次
のように表現する。
実信号処理のフィルタの特性をＨ（Ｚ）とし、これを次
のように表現する。
Ｈ（Ｚ）＝He（Z2）＋Z-1Ho（Z2） （He（Z2）は偶数次係数、Ho（Z2）は奇数次係数） 複素処理化するために、Ｈ（Ｚ）を周波数軸上で−ｊシ
フトすると、 Ｈ（−jZ）＝He（（−jZ2））＋Z-1Ho（（−jZ2）） Z2＝Ｚとして、 ＝He0Z0−He1Z-1＋He2Z-2−He3Z-3・・・ ＋jZ-1（H00Z0−H01Z-1＋H02Z-2−H03Z-3＋・・） となる。従って、これを実施例に適用するために、Ｈ
（Ｚ）の偶数次の係数列を１ケ毎に符号変換しＡ側に、
同じく奇数次の係数を１ケ毎に符号変換しＢ側にセット
しておけば、本実施例は、実信号の複素化フィルタとし
て動作する。
フトすると、 Ｈ（−jZ）＝He（（−jZ2））＋Z-1Ho（（−jZ2）） Z2＝Ｚとして、 ＝He0Z0−He1Z-1＋He2Z-2−He3Z-3・・・ ＋jZ-1（H00Z0−H01Z-1＋H02Z-2−H03Z-3＋・・） となる。従って、これを実施例に適用するために、Ｈ
（Ｚ）の偶数次の係数列を１ケ毎に符号変換しＡ側に、
同じく奇数次の係数を１ケ毎に符号変換しＢ側にセット
しておけば、本実施例は、実信号の複素化フィルタとし
て動作する。
以上のように本実施例によれば、乗算器の入力部に２
段の係数バッファと各タップの間に２個の遅延回路とを
設け、データ入力のタイミング毎に、乗算される係数バ
ッファを切り替えることにより、乗算器は４個のみで、
２段４タップのデジタルフィルタバンクを構成すること
ができる。
段の係数バッファと各タップの間に２個の遅延回路とを
設け、データ入力のタイミング毎に、乗算される係数バ
ッファを切り替えることにより、乗算器は４個のみで、
２段４タップのデジタルフィルタバンクを構成すること
ができる。
第３図は、本発明の第二の実施例における４段４タッ
プのデジタルフィルタバンクの構成図を示すものであっ
て、４チャンネルFDM−TDM変換器のフィルタバンクなど
に利用できるものである。第３図において、202、203、
204、205は４段構成の係数バッファ、206、207、208、2
09は乗算器、210、211、212、213、215、216、217、21
8、220、221、222、223は遅延回路、214、219、224は加
算器、226は１入力毎に乗算される係数バッファをＡ−
Ｂ−Ｃ−Ｄ−Ａ−・・・と順次切り替える係数バッファ
制御回路である。
プのデジタルフィルタバンクの構成図を示すものであっ
て、４チャンネルFDM−TDM変換器のフィルタバンクなど
に利用できるものである。第３図において、202、203、
204、205は４段構成の係数バッファ、206、207、208、2
09は乗算器、210、211、212、213、215、216、217、21
8、220、221、222、223は遅延回路、214、219、224は加
算器、226は１入力毎に乗算される係数バッファをＡ−
Ｂ−Ｃ−Ｄ−Ａ−・・・と順次切り替える係数バッファ
制御回路である。
以下、本実施例の動作を第４図を参照して説明する。
第４図は、第３図中（１）（２）・・・（13）の各測定
点における入力クロック毎の値を示す。特に、測定点
（13）は、出力である。入力を201（X0、X1、X2、X3、
・・・）とする。第１クロックでは、制御回路226によ
り各係数バッファは、Ａバッファがセレクトされ、各乗
算器にて当該係数値とX0が乗算され、測定点（１）
（５）（９）（13）には、それぞれA3X0、A2X0、A1X0、
A0X0が出力される。また測定点（２）（３）（４）
（６）（７）（８）（10）（11）（12）には、それぞれ
前段の初期値０が出力される。第２クロックでは、各係
数バッファは、Ｂバッファがセレクトされ、各乗算器に
て当該係数値とX1が乗算され、測定点（１）（５）
（９）（13）には、それぞれB3X1、B2X1、B1X1、B0X1が
出力される。また測定点（２）（６）（10）には、前段
の値A3X0、A2X0、A1X0および測定点（３）（４）（７）
（８）（11）（12）には０が、それぞれ出力される。第
３クロックでは、各係数バッファは、Ｃバッファがセレ
クトされ、各乗算器にて当該係数値とX2が乗算され、測
定点（１）（５）（９）（13）には、それぞれC3X2、C2
X2、C1X2、C0X2が出力される。また測定点（２）（６）
（10）（３）（７）（11）には、前段の値B3X1、B2X1、
B1X1、A3X0、A2X0、A1X0および測定点（４）（８）（1
2）には０が、それぞれ出力される。第４クロックで
は、各係数バッファは、Ｄバッファがセレクトされ、各
乗算器にて当該係数値とX3が乗算され、測定点（１）
（５）（９）（13）には、それぞれD3X3、D2X3、D1X3、
D0X3が出力される。また測定点（２）（６）（10）
（３）（７）（11）（４）（８）（12）には、前段の値
C3X2、C2X2、C1X2、B3X1、B2X1、B1X1、A3X0、A2X0、A1
X0が、それぞれ出力される。第５クロックでは、各係数
バッファは、再びＡバッファがセレクトされる。各乗算
器にて当該係数値とX4が乗算され、測定点（１）にはA3
X4が、（５）（９）（13）には、前段の値も加算され、
それぞれA2X4＋A3X0、A1X4＋A2X0、A0X4＋A1X0が出力さ
れる。また測定点（２）（６）（10）（３）（７）（1
1）（４）（８）（12）には、前段の値D3X3、D2X3、D1X
3、C3X2、C2X2、C1X2、B3X1、B2X1、B1X1が、それぞれ
出力される。
第４図は、第３図中（１）（２）・・・（13）の各測定
点における入力クロック毎の値を示す。特に、測定点
（13）は、出力である。入力を201（X0、X1、X2、X3、
・・・）とする。第１クロックでは、制御回路226によ
り各係数バッファは、Ａバッファがセレクトされ、各乗
算器にて当該係数値とX0が乗算され、測定点（１）
（５）（９）（13）には、それぞれA3X0、A2X0、A1X0、
A0X0が出力される。また測定点（２）（３）（４）
（６）（７）（８）（10）（11）（12）には、それぞれ
前段の初期値０が出力される。第２クロックでは、各係
数バッファは、Ｂバッファがセレクトされ、各乗算器に
て当該係数値とX1が乗算され、測定点（１）（５）
（９）（13）には、それぞれB3X1、B2X1、B1X1、B0X1が
出力される。また測定点（２）（６）（10）には、前段
の値A3X0、A2X0、A1X0および測定点（３）（４）（７）
（８）（11）（12）には０が、それぞれ出力される。第
３クロックでは、各係数バッファは、Ｃバッファがセレ
クトされ、各乗算器にて当該係数値とX2が乗算され、測
定点（１）（５）（９）（13）には、それぞれC3X2、C2
X2、C1X2、C0X2が出力される。また測定点（２）（６）
（10）（３）（７）（11）には、前段の値B3X1、B2X1、
B1X1、A3X0、A2X0、A1X0および測定点（４）（８）（1
2）には０が、それぞれ出力される。第４クロックで
は、各係数バッファは、Ｄバッファがセレクトされ、各
乗算器にて当該係数値とX3が乗算され、測定点（１）
（５）（９）（13）には、それぞれD3X3、D2X3、D1X3、
D0X3が出力される。また測定点（２）（６）（10）
（３）（７）（11）（４）（８）（12）には、前段の値
C3X2、C2X2、C1X2、B3X1、B2X1、B1X1、A3X0、A2X0、A1
X0が、それぞれ出力される。第５クロックでは、各係数
バッファは、再びＡバッファがセレクトされる。各乗算
器にて当該係数値とX4が乗算され、測定点（１）にはA3
X4が、（５）（９）（13）には、前段の値も加算され、
それぞれA2X4＋A3X0、A1X4＋A2X0、A0X4＋A1X0が出力さ
れる。また測定点（２）（６）（10）（３）（７）（1
1）（４）（８）（12）には、前段の値D3X3、D2X3、D1X
3、C3X2、C2X2、C1X2、B3X1、B2X1、B1X1が、それぞれ
出力される。
以下同様にして、入力毎に累積加算が行われ、第13ク
ロックの出力は、A0X12＋A1X8＋A2X4＋A3X0、第14クロ
ックの出力はB0X13＋B1X9＋B2X5＋B3X1、第15クロック
の出力はC0X14＋C1X10＋C2X6＋C3X2、第16クロックの出
力はD0X15＋D1X11＋D2X7＋D3X3、第17クロックの出力は
A0X16＋A1X12＋A2X8＋A3X4、となり、第13クロック以降
の出力には、４クロック毎に、４種のフィルタリング処
理されたデータが、出力されることになる。
ロックの出力は、A0X12＋A1X8＋A2X4＋A3X0、第14クロ
ックの出力はB0X13＋B1X9＋B2X5＋B3X1、第15クロック
の出力はC0X14＋C1X10＋C2X6＋C3X2、第16クロックの出
力はD0X15＋D1X11＋D2X7＋D3X3、第17クロックの出力は
A0X16＋A1X12＋A2X8＋A3X4、となり、第13クロック以降
の出力には、４クロック毎に、４種のフィルタリング処
理されたデータが、出力されることになる。
以上のように本実施例によれば、乗算器の入力部に４
段の係数バッファと、各タップの間に４個の遅延回路と
を設け、データ入力のタイミング毎に、乗算される係数
バッファを順次切り替えることにより、乗算器は４個の
みで、４段４タップのデジタルフィルタバンクを構成す
ることができる。
段の係数バッファと、各タップの間に４個の遅延回路と
を設け、データ入力のタイミング毎に、乗算される係数
バッファを順次切り替えることにより、乗算器は４個の
みで、４段４タップのデジタルフィルタバンクを構成す
ることができる。
なお、第１、第２の実施例において、係数バッファ、
遅延回路の個数を、２ケ、４ケ、タップ数を４タップと
したが、係数バッファ、遅延回路の個数をＮケ、タップ
数をＭ個（乗算器の個数をＭ個）の構成とすれば、Ｎ段
Ｍタップのデジタルフィルタバンクを構成することがで
きることは、言うまでもない。
遅延回路の個数を、２ケ、４ケ、タップ数を４タップと
したが、係数バッファ、遅延回路の個数をＮケ、タップ
数をＭ個（乗算器の個数をＭ個）の構成とすれば、Ｎ段
Ｍタップのデジタルフィルタバンクを構成することがで
きることは、言うまでもない。
発明の効果 以上説明したように、本発明によれば、乗算器の個数
を節約でき、全体のハードウェア量を低減し、LSI化を
容易にすることができ、その実用的効果は極めて大き
い。
を節約でき、全体のハードウェア量を低減し、LSI化を
容易にすることができ、その実用的効果は極めて大き
い。
第１図は本発明の一実施例の構成図、第２図は同実施例
の動作説明図、第３図は本発明の他の実施例の構成図、
第４図は同実施例の動作説明図、第５図は従来のデジタ
ルフィルタバンクの構成図である。 101、201……入力部、121、227……入力データ、119、2
25……出力部、102、103、104、105、202、203、204、2
05……係数バッファ、106、107、108、109、206、207、
208、209……乗算器、110、111、113、114、116、117、
210、211、212、213、215、216、217、218、220、221、
222、223……遅延回路、112、115、118、214、219、224
……加算器、120、226……係数バッファ制御回路。
の動作説明図、第３図は本発明の他の実施例の構成図、
第４図は同実施例の動作説明図、第５図は従来のデジタ
ルフィルタバンクの構成図である。 101、201……入力部、121、227……入力データ、119、2
25……出力部、102、103、104、105、202、203、204、2
05……係数バッファ、106、107、108、109、206、207、
208、209……乗算器、110、111、113、114、116、117、
210、211、212、213、215、216、217、218、220、221、
222、223……遅延回路、112、115、118、214、219、224
……加算器、120、226……係数バッファ制御回路。
Claims (1)
- 【請求項１】Ｍ個の乗算器の２つの入力端のうち一方
は、データの入力端子に、もう一方の入力端は、各乗算
器毎に準備されたＮ段構成の係数バッファと接続され、
１個めの乗算器出力は、１個めの遅延器にてＮ段遅延さ
れ、１個めの遅延器出力と２個めの乗算器出力は１個め
の加算器にて加算、さらに２個めの遅延器にてＮ段遅延
され、２個めの遅延器出力と３個めの乗算器出力は２個
めの加算器にて加算、さらに３個めの遅延器にてＮ段遅
延され、以下同様にして（ｍ−１）個めの遅延器出力と
ｍ個めの乗算器出力は（ｍ−１）個めの加算器にて加
算、さらにｍ個めの遅延器にてＮ段遅延され、出力段に
おいて（Ｍ−１）個めの遅延器出力とＭ個めの乗算器出
力が（Ｍ−１）個めの加算器にて加算され出力される構
成となっており、前記各乗算器毎に準備されたＮ段構成
の係数バッファは、入力端子へのデータ入力毎に、１段
めの係数、２段めの係数、３段めの係数、……Ｎ段めの
係数、１段めの係数、……と切り替えることにより、Ｍ
タップのFIRフィルタＮ段の演算を行うことを特徴とす
るデジタルフィルタバンク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63274874A JP2558846B2 (ja) | 1988-10-31 | 1988-10-31 | デジタルフィルタバンク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63274874A JP2558846B2 (ja) | 1988-10-31 | 1988-10-31 | デジタルフィルタバンク |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02121513A JPH02121513A (ja) | 1990-05-09 |
| JP2558846B2 true JP2558846B2 (ja) | 1996-11-27 |
Family
ID=17547760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63274874A Expired - Fee Related JP2558846B2 (ja) | 1988-10-31 | 1988-10-31 | デジタルフィルタバンク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558846B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414399B1 (ko) * | 2001-08-09 | 2004-01-07 | 장영범 | 블록필터 구조를 사용하여 구현된 소비 전력이 적으며유연성이 뛰어난 필터뱅크 |
| JP4282286B2 (ja) | 2002-08-22 | 2009-06-17 | 富士通株式会社 | ディジタルフィルタ装置 |
| JP4982080B2 (ja) | 2005-12-16 | 2012-07-25 | パナソニック株式会社 | デジタルフィルタ |
-
1988
- 1988-10-31 JP JP63274874A patent/JP2558846B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02121513A (ja) | 1990-05-09 |
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