JPH01289309A - 非巡回形ダウンサンプリングフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、入力信号のサンプリング周波数に対して出力
信号のサンプリング周波数を整数分の１に下げるダウン
サンプリング機能を有する非巡回形ダウンサンプリング
フィルタに関するものである。

（従来の技術） 従来、ζ分の１ダウンサンプリングフイルタを非巡回形
（以下、ｒＦＩＲ形」）フィルタを用いて実現する場合
、例えば第１０図に示すようにＦＩＲ形フィルタ１００
０の出力にＭ分の１ダウンサンプラ１ｏｔｏを接続した
構成が用いられている。

ＦＩＲ形フィルタ１００Ｇのフィルタ長はＮ　（整数）
、フィルタ係数はｈ（０）、ｈ（１）、・−、ｈ（Ｎ−
１）であり、入力信号は入力端子に対して直列に接続さ
れた（Ｎ−１）個の遅延器１０２０．１０２１．・・・
を入力信号のサンプリングクロックに従って移動すると
共に、乗算器１０３０，１０３１．・・・においてサン
プリグクロック毎に遅延器１０２０．１０２１．・・・
を移動する入力遅延信号とフィルタ係数との乗算が行わ
れる。多入力加算器＋０４０は乗算器＋０３０．＋０３
１．・・・の出力信号の総和を求めＦＩＲ形フィルタの
出力信号を出力する画分の１ダウンサンプラ１０１０は
ＦＩＲ形フィルタ＋０００の出力信号の河サンプル毎に
１サンプルを出力することにより、Ｍ分の１ダウンサン
プリングフイルタを実現している。

（発明が解決しようとする問題点） しかしながら、従来方式では、ＦＩＲ形フィルタは入力
と同じサンプリング周期で信号を出力するので、ダウン
サンプリング出力に必要のないＦＩＲ形フィルタの出力
信号に対しても常にフィルタ演算をしているために多く
の演算器を必要とするという欠点があった。

本発明の目的は、従来技術のこのような欠点を解消し、
ディジタルフィルタの機能を維持しながら必要のない演
算を省いて演算量を減らすと共に、乗算器を多重使用す
ることにより必要な乗算器の数を減らして回路規模を縮
小したＬＳＩ化に適するＦＩＲ形ダウンサンプリングフ
ィルタを提供することにある。

（問題を解決するための手段） 本発明は入力信号のサンプリング周波数に対して出力信
号のサンプリンタ周波数をＭ分の１に下Ｇｔ’６Ｍ分の
１ダウンサンプリング機能を有するＦＩＲ形ダウンサン
プリングフィルタにおいて、入力端子に対して直列に接
続された複数の悶遅延素子と、入力端子及び前記Ｍ遅延
素子の各出力端子に接続され前記阿遅延素子の出力信号
とＮ個のフィルタ係数の積和演算を行うと共にダウンサ
ンプリング周期で前記積和演算の結果を出力し初期化さ
れる積和演算回路と、前記積和演算回路の積和演算の結
果の総和を求める多入力加算器から構成されるＦＩＲ形
ダウンサンプリングフィルタである。

（作用） 本発明の詳細な説明するために第５図に示すシグナルフ
ローグラフの記法を用いて各回路を表現する。第５図に
おいて、操作名は技操作の名称を表わしている。記法は
各技操作のシグナルフローグラフ中の記号を表わし、入
力信号ｘ（ｎ）は技操作を受けて矢印の方向に移動し、
出力信号ｙ（ｎ）となる。ここで、ｎ（整数）は第ｎサ
ンプリング時刻をｎ−１は時刻ｎのサンプル周期前の時
刻を表わし、ｘ（ｎＬ　ｙ（ｎ）はそれぞれ時刻ｎの人
力、出力の信号である。時間領域表現は各技操作の入出
力信号の関係を表わしている。単位遅延とは１サンプル
周期の遅延ｚ　−１を、利得とは係数Ｃを乗算すること
を表わす。に分の１ダウンサンプリングは入力信号をＭ
個に１個の割合でサンプル出力するとを表わし、時間領
域表現中のｘ（Ｍｍ）は第ｎサンプリング時刻の入力信
号を、ｙ（＋ｓ）は第薦ダウンサンプリング時刻の出力
信号を示している。加算は複数の入力を総和することを
、分枝は入力信号が分枝することを、入力枝は信号の入
力端子を、出力枝は信号の出力端子を表わす。

第６図は本文中で用いるシグナルフローグラフの基本的
な技の等価変換の説明図である。第６図において、（ａ
）は単位遅延の等価変換が相互に可能であることの例、
（ｂ）は周分１ダウンサンプリングの等価変換が相互に
可能であることの例、（Ｃ）は利得と画分の１ダウンサ
ンプリングの等価変換が相互に可能であることの例を示
している。

第１０図のＦＩＲ形ダウンサンプリングフィルタのシグ
ナルフローグラフは第５図の記法を用いると第７図のよ
うになる。

ここで、ＦＩＲ形フィルタのフィルタ長がＮｌ数）、フ
ィルタ係数がｈ（０）、ｈ（１）置、ｈ（Ｎ−１）で゛
ある場合、 （Ｋ〜Ｉ）Ｍ≦Ｎ＜ＫＭ　　　（Ｋは正整数）（１）で
あるとすると、改めて Ｎ　＝　Ｋ　Ｍ　　　　　　　　　　　　　　　　　　
（２１とおき、 ｂ（Ｎ）：ｈ（Ｎ＋１）＝・・・・・・＝ｈ（ＫＭ−１
）：Ｏ（３）と拡張すれば、拡張後のＦＩＲフィルタは
元のＦＩＲフィルタと等価であるので以降の説明ではＮ
はＭの整数倍であるとする。

第７図のシグナルフローグラフに第６図に示したような
技の等価変換を利用して単位遅延とに分の１ダウンサン
プラを移動させると、第８図に示す第７図と等価なシグ
ナルフローグラフが得られる。

第８図によれば、ＦＩＲ形ダウンサンプリングフィルタ
は、フィルタ係数ｈ（ＫＭ）、ｈ（ＫＭ＋１）、・−、
ｈ（に＃Ｉ＋（Ｍ−１））　　（０≦Ｋ（Ｋ、　Ｋは整
数）の積和演算を行うに個の部分回路８００．・・・と
、直列に接続された開側の単位遅延が（Ｋ−１）個直列
に接続された遅延列旧０、・・・と加算から構成される
ことが分かる。

第９図は第８図のに番目の部分回路をさらに詳しく示し
たシグナルフローグラフである。第８図において、時刻
ｎにおける入力信号をＸＫ（ｎ）　、出力信号をｙＫ（
ｍ）とすれば、入出力関係は、式（Φは、部分回路の入
力信号系列ｘｘ（Ｍｍ−（Ｍ−１））＋ｘＫ（Ｍｍ−（
Ｍ−２））＋−Ｘｘ（ＭＷ−ＩＬＸＫ（Ｍｌｍ）＋に対
して、各々にフィルタ係数ｈ（ｋＭ＋（Ｍ−１））　、
ｈ（ｋＮ＋（Ｍ−２））、・・・。

ｈ（ｋＭ＋１）、ｈ（ｋＭ）を乗算し、阿個の乗算結果
を累算することを示している。すなわち、入力信号毎に
乗算器の係数をｈ（ｋＭ＋（Ｍ−１））　、ｈ（ｋＭ＋
（Ｍ−２））　、・・・、ｈ（ＫＭ月）、ｈ（ｋＭ）の
順に変えて入力信号と乗算し、画側の乗算結果を累算し
て出力する積和演算を行い、阿個の入力信号の積和演算
が終了した時点で、再び、同様にして次のＮ個の入力信
号の積和演算を行えばよいことを示している。したがっ
て、積和演算回路は阿個の係数ｈ（ｋＭ＋（Ｍ−１））
、ｈ（ｋＭ＋（Ｍ−２））。

・・・ｈ（ｋＭ＋１）、ｈ（ｋＭ）を順次切り換えて入
力信号と乗算をする乗算器と、累算を行う加算器と、累
算結果を保持するアキュレータから実現することができ
、入力信号の間毎に累算結果を出力し、積和演算回路を
初期化する構成であればよい。このようにすれば、積和
演算回路を用いることにより、画側のフィルタ係数の乗
算を１個の乗算器で済ませることができるので、ＦＩＲ
形ダウンサンプリングフィルタ全体では乗算器数をＮ／
Ｈに減らすことができる。

以上のことより、本発明のＦＩＲ形ダウンサンプリング
フィルタは、（Ｋ−１）個の直列に接続されたＭ遅延素
子と、Ｋ個の積和演算回路が入力端子と岡遅延素子の出
力端子毎に１個ずつ接続され、各積和演算回路から得ら
れる積和演算結果の総和を求める回路で構成することが
できる。各積和演算回路が相当するフィルタ係数と乗算
する順番は、入力側から順に１番目がｈ（Ｍ−１）、ｈ
（Ｍ−２）、・・・。

ｈ（０）、２番目がｈ（Ｍ＋（Ｍ−１））　、ｈ（Ｍ＋
（ｍ−２））、・・・、ｈ（Ｍ）。

・・・・・・、Ｋ番目がｈ（（ｋ−１）Ｍ＋（Ｌｌ））
　、ｈ（（Ｋ−１）Ｍ＋（−２））、・・・、ｈ（（Ｋ
−１）Ｍ）で、に個の乗算が終了した時点で積和演算結
果を出力し、積和演算回路を初期化して、再び、同様に
して次の積和演算を行うことにより、部分の１にダウン
サンプリング操作を行うＦＩＲ形ダウンサンプリングフ
ィルタが実現される。

（実施例） 第１図は本発明を実現するための実施例である。入力信
号は直列に接続された萬遅延素子１１０゜１１１、・・
・を入力信号のサンプリングクロックにしたがって移動
する。入力端子１００と間遅延素子■０゜１１１、・・
・毎に積和演算回路ｔ２ｏ、ｔ２ｔ、・・・が接続され
ており、入力端子１００または遅延器列１１０，１１１
．・・・から出力された信号は順次積和演算回路１２０
，１２１．・・・に入力される。多入力加算回路１３０
は積和演算回路１２０，１２１．・・・の積和演算結果
出力を受は取り総和を求め出力する。

第２図は舅遅延素子＋ｉｏ、＋ｔｔ、・・・の構成の例
を示す図である。単位遅延素子２００，２０１．・・・
が画側直列に接続されており、信号は入力のサンプリン
グクロックに従って移動する。

第３図（ａ）は、第１図の積和回路１２０，１２１．・
・・の第１の実施例、第３図（ｂ）は第３図（ａ）にお
ける主な信号のタイムチャートである。第１図の入力側
からｋ（ｋ＝０．Ｉ、２．・・・、（Ｋ−１））番目の
積和演算回路の場合について説明する。乗算器３００は
入力信号と係数の乗算を行う。係数選択回路３３０はｈ
（ｋ％ｌ＋（Ｍ−１））　、ｈ（ｋＮ＋（Ｍ−２））、
・・・・・・、ｈ（ｋｌｌｌ＋１）、ｈ（ｋＭ）の順序
で１個の入力信号に対して１個の係数３２０を出力し、
に個の係数出力が終了すると１回の積和演算が終了した
ことになり、再び同様のことを繰り返す。加算器３４０
は乗算結果とアキュレータ３５０の内容を加算し、アキ
ュレータ３５０に出力する。ダウンサンプラ３ＧＧはに
個の入力信号の積和演算が終了した時点で、ダウンサン
プリングクロックＣＬＫ３に従って積和演算結果をダウ
ンサンプリングして出力する。アキュレータ３４０はリ
セットクロッりＣＬＫ２によってＯにリセットされる共
に、係数選択回路３３０が第１番目の係数を選択するよ
うに初期化される。第３図（ａ）は、クロックの立ち上
がりで動作する場合の各信号のタイムチャートである。

ＣＬＫ　Ｉは入力信号サンプリングクロック、ＣＬＫ２
はリセットクロック、ＣＬＫ３はダウンサンプルりロブ
タである。係数は選択する係数を示している。

第４図（ａ）は、積和演算回路の第２の実施例、第４図
（ｂ）は第４図（ａ）における主な信号のタイムチャー
トである。乗算器４００、係数選択回路４３０、加算器
４４０の動作は第３図と同様である。

アキュレータ４５０はリセットされない点を除いてその
他の動作は第３図と同様である。マルチプレクサ４７０
はリセットクロックＣＬＫ２が）ＩＩレベルのときに出
力信号をアキュレータ４５０の出力信号からＯに切り換
える。ダウンサンプラ４６０はダウンサンプリングクロ
ックＣＬＫ３に従って動作する。

（発明の効果） 本発明の画分の１ダウンサンプリング用ＦＩＲ形ダウン
サンプリングフイルタ構成によると、に個のフィルタ係
数との乗算を行う乗算回路が１個の積和演算回路で実現
できるので、乗算器の数を従来方式の画分の１にするこ
とができ、また、総加算回路の人力も画分の１にするこ
とができる。

以上のように、本発明によって容易にＦＩＲ形ダウンサ
ンプリングフィルタの小型化、簡単化が可能となり、そ
の効果は極めて大きい。

【図面の簡単な説明】

第１図は本発明ＦＩＲ形ダウンサンプリングフィルタ構
成を示すブロック図、第２図は河遅延素子の説明図、第
３図（ａ）は第１の積和演算回路の構成図、第３図（ｂ
）は第３図＜８）の積和演算回路のタイムチャート、第
４図（ａ）は第２の積和演算回路の構成図、第４図（ｂ
）は第４図（ａ）の積和演算回路のタイムチャート、第
５図は本文中のシグナルフローグラフの技の説明図、第
６図（ａ）、（ｂ）。 （Ｃ）はシグナルフローグラフの等価変換の例を表わす
図、第７図は従来の回路のシグナルフロー図、第８図は
本発明の回路のシグナルフロー図、第９図は積和演算回
路のシグナルフロー図、第１０図は従来の回路構成の説
明図である。 図において、１００は入力端子、１０１は出力端子、＋
１０．ＩＩＩ、・に！Ｎ　ａ延素子、１２０，１２１．
−４！積和演算回路、＋３０は多入力加算器、２００，
２０１．・・・は単位遅延素子、３００は乗算器、３１
０は入力信号、３２０は係数、３３０は係数選択器、３
４０は加算器、３５０はリセット能力付きアキュムレー
タ、３８０は画分の１のダウンサンプラ、４００は乗算
器、４１Ｏは入力信号、４２Ｇは係数、４３０は係数選
択器、４４０は加算器、４５０はアキュムレータ、４Ｂ
Ｏは画分の１ダウンサンプラ、４７０はマルチプレクサ
、４８０はＯ入力器、ｔｏｏｏはＦＩＲ形フィルタ、１
０２０．＋０２１、・・・は単位遅延素子、１０３０．
１０３＋　、・・・は乗算器、＋０４０は多入力加算器
、＋０１０は画分の１ダウンサンプラである。

Claims (1)

【特許請求の範囲】
1. 入力信号のサンプリング周波数に対して出力信号のサン
   プリング周波数を整数（これを間とする）分の１に下げ
   るＭ分の１ダウンサンプリング機能を有する非巡回形ダ
   ウンサンプリングフィルタにおいて、入力端子に対して
   直列に接続された複数のＭ遅延素子と、入力端子及び前
   記Ｍ遅延素子の各出力端子に接続され前記Ｍ遅延素子の
   出力信号とＭ個のフィルタ係数の積和演算を行うと共に
   ダウンサンプリング周期で前記積和演算の結果を出力し
   初期化される積和演算回路と、前記積和演算回路の積和
   演算の結果の総和を求める多入力加算器から構成される
   ことを特徴とする非巡回形ダウンサンプリングフィルタ
   。