JP2526990B2 - 非巡回形ダウンサンプリングフィルタ - Google Patents
非巡回形ダウンサンプリングフィルタInfo
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- JP2526990B2 JP2526990B2 JP63123144A JP12314488A JP2526990B2 JP 2526990 B2 JP2526990 B2 JP 2526990B2 JP 63123144 A JP63123144 A JP 63123144A JP 12314488 A JP12314488 A JP 12314488A JP 2526990 B2 JP2526990 B2 JP 2526990B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタルフィルタの出力信号を入力信号
のサンプリング周波数のＭ分の１に下げる非巡回形ダウ
ンサンプリングフィルタ（以下、「FIR形ダウンサンプ
リングフィルタ」と称す）に関するものである。
のサンプリング周波数のＭ分の１に下げる非巡回形ダウ
ンサンプリングフィルタ（以下、「FIR形ダウンサンプ
リングフィルタ」と称す）に関するものである。
（従来の技術） 従来、Ｍ分の１ダウンサンプリングフィルタをFIR形
フィルタを用いて実現する場合、例えば第３図に示すよ
うにFIR形フィルタ300の出力にＭ分の１ダウンサンプラ
310を接続した構成が用いられている。
フィルタを用いて実現する場合、例えば第３図に示すよ
うにFIR形フィルタ300の出力にＭ分の１ダウンサンプラ
310を接続した構成が用いられている。
FIR形フィルタ300のフィルタ長はＮ（整数）、フィル
タ係数はｈ（０）,h（１），…,h（Ｎ−１）であり、入
力信号は入力端子に対して直列に接続された（Ｎ−１）
個の遅延素子320−1,320−2,…,320−（Ｎ−１）を入力
信号のサンプリングクロックに従って移動すると共に、
乗算器330−0,330−1,…,330−（Ｎ−１）においてサン
プリングクロック毎に遅延素子320−1,320−2,…,320−
（Ｎ−１）を移動する入力遅延信号とフィルタ係数との
乗算が行われる。多入力加算器340は乗算器330−0,330
−1,…,330−（Ｎ−１）の出力信号の総和を求めFIR形
フィルタの出力信号を出力する。Ｍ分の１ダウンサンプ
ラ310はFIR形フィルタ300の出力信号のＭサンプル毎に
１サンプルを出力することにより、Ｍ分の１ダウンサン
プリングフィルタを実現している。
タ係数はｈ（０）,h（１），…,h（Ｎ−１）であり、入
力信号は入力端子に対して直列に接続された（Ｎ−１）
個の遅延素子320−1,320−2,…,320−（Ｎ−１）を入力
信号のサンプリングクロックに従って移動すると共に、
乗算器330−0,330−1,…,330−（Ｎ−１）においてサン
プリングクロック毎に遅延素子320−1,320−2,…,320−
（Ｎ−１）を移動する入力遅延信号とフィルタ係数との
乗算が行われる。多入力加算器340は乗算器330−0,330
−1,…,330−（Ｎ−１）の出力信号の総和を求めFIR形
フィルタの出力信号を出力する。Ｍ分の１ダウンサンプ
ラ310はFIR形フィルタ300の出力信号のＭサンプル毎に
１サンプルを出力することにより、Ｍ分の１ダウンサン
プリングフィルタを実現している。
（発明が解決しようとする問題点） しかしながら、従来方式では、FIR形フィルタは入力
と同じサンプリング周期で信号を出力するので、ダウン
サンプリング出力に必要のないFIR形フィルタの出力信
号に対しても常にフィルタ演算をしているために多くの
演算器を必要とし回路規模が大きくなるという欠点があ
った。
と同じサンプリング周期で信号を出力するので、ダウン
サンプリング出力に必要のないFIR形フィルタの出力信
号に対しても常にフィルタ演算をしているために多くの
演算器を必要とし回路規模が大きくなるという欠点があ
った。
本発明の目的は、従来技術のこのような欠点を解消
し、ディジタルフィルタの機能を維持しながら必要のな
い演算を省いて演算量を減らすと共に、乗算器を多重使
用することにより必要な乗算器の数を減らすとともに、
遅延素子数も減らすことによって回路規模を縮小したLS
I化に適するFIR形ダウンサンプリングフィルタを提供す
ることにある。
し、ディジタルフィルタの機能を維持しながら必要のな
い演算を省いて演算量を減らすと共に、乗算器を多重使
用することにより必要な乗算器の数を減らすとともに、
遅延素子数も減らすことによって回路規模を縮小したLS
I化に適するFIR形ダウンサンプリングフィルタを提供す
ることにある。
（問題を解決するための手段） 本発明は入力信号のサンプリング周波数に対して出力
信号のサンプリンク周波数をＭ分の１に下げるＭ分の１
ダウンサンプリング機能を有するFIR形ダウンサンプリ
ングフィルタにおいて、第１の入力端子から入力される
入力信号とＭ個のフィルタ係数を乗算する乗算器と、該
乗算器の出力信号と加算入力信号を加算する加算器と、
該加算器の出力信号を保持するアキュムレータと、該ア
キュムレータの出力信号と第２の入力端子の入力信号の
一方を選択して前記加算器の加算入力信号とするマルチ
プレクサから構成され、前記アキュムレータに保持され
る信号を出力信号とする少なくとも１個の部分演算回路
0,1,2,…，（Ｋ−１）（Ｋは１以上の整数）を有し、前
記部分演算回路のそれぞれの第１の入力端子はフィルタ
の入力端子に接続され、前記部分演算回路0,1,2,…，
（Ｋ−２）の第２の入力端子はそれぞれ前記部分演算回
路1,2,3,…，（Ｋ−１）の出力端子と接続され、前記部
分演算回路（Ｋ−１）の第２の入力端子は“0"が入力さ
れ、前記部分演算回路０の出力端子はホールド回路に接
続され、前記ホールド回路の出力信号をフィルタの出力
信号とするFIR形ダウンサンプリングフィルタである。
信号のサンプリンク周波数をＭ分の１に下げるＭ分の１
ダウンサンプリング機能を有するFIR形ダウンサンプリ
ングフィルタにおいて、第１の入力端子から入力される
入力信号とＭ個のフィルタ係数を乗算する乗算器と、該
乗算器の出力信号と加算入力信号を加算する加算器と、
該加算器の出力信号を保持するアキュムレータと、該ア
キュムレータの出力信号と第２の入力端子の入力信号の
一方を選択して前記加算器の加算入力信号とするマルチ
プレクサから構成され、前記アキュムレータに保持され
る信号を出力信号とする少なくとも１個の部分演算回路
0,1,2,…，（Ｋ−１）（Ｋは１以上の整数）を有し、前
記部分演算回路のそれぞれの第１の入力端子はフィルタ
の入力端子に接続され、前記部分演算回路0,1,2,…，
（Ｋ−２）の第２の入力端子はそれぞれ前記部分演算回
路1,2,3,…，（Ｋ−１）の出力端子と接続され、前記部
分演算回路（Ｋ−１）の第２の入力端子は“0"が入力さ
れ、前記部分演算回路０の出力端子はホールド回路に接
続され、前記ホールド回路の出力信号をフィルタの出力
信号とするFIR形ダウンサンプリングフィルタである。
（作用） 第３図において、FIR形フィルタ300のフィルタ長がＮ
（整数）、フィルタ係数がｈ（０）,h（１），……,h
（Ｎ−１）である場合、 （Ｋ−１）Ｍ≦Ｎ＜KM（Ｋは正整数） （１） であるとすると、改めて Ｎ＝KM （２） とおき、 ｈ（Ｎ）＝ｈ（Ｎ＋１）＝……＝ｈ（KM−１）＝０
（３） と拡張すれば、拡張後のFIRフィルタは元のFIRフィルタ
と等価であるので以降の説明ではＮはＭの整数倍である
とする。
（整数）、フィルタ係数がｈ（０）,h（１），……,h
（Ｎ−１）である場合、 （Ｋ−１）Ｍ≦Ｎ＜KM（Ｋは正整数） （１） であるとすると、改めて Ｎ＝KM （２） とおき、 ｈ（Ｎ）＝ｈ（Ｎ＋１）＝……＝ｈ（KM−１）＝０
（３） と拡張すれば、拡張後のFIRフィルタは元のFIRフィルタ
と等価であるので以降の説明ではＮはＭの整数倍である
とする。
第３図のFIR形ダウンサンプリングフィルタのｚ変換
を用いた伝達関数は式（４）となる。式（４）は出力信
号の単位遅延を基準として記述されている。式（４）を
変形すると式（５）（６）（７）のようになる。
を用いた伝達関数は式（４）となる。式（４）は出力信
号の単位遅延を基準として記述されている。式（４）を
変形すると式（５）（６）（７）のようになる。
ただし、 式（９）は、入力信号とフィルタ係数のＭ回の積和
で、１ダウンサンプリング周期で終了することを示して
いる。したがって、式（９）を実現する回路は、ダウン
サンプリング周期でフィルタ入力信号系列ｘ（ｋ）,x
（ｋ＋１）,x（ｋ＋２），…,x（ｋ＋Ｍ−１）に対して
フィルタ係数をｈ（iM＋（Ｍ−１））,h（iM＋Ｍ（−
２））,h（iM−（Ｍ−３）），…,h（iM）の順に積和演
算して結果を出力する構成によれば入力側に遅延素子は
必要なくなり、乗算器はＭ個のフィルタ係数に対して１
個あればよく、回路規模を大幅に縮小することができ
る。
で、１ダウンサンプリング周期で終了することを示して
いる。したがって、式（９）を実現する回路は、ダウン
サンプリング周期でフィルタ入力信号系列ｘ（ｋ）,x
（ｋ＋１）,x（ｋ＋２），…,x（ｋ＋Ｍ−１）に対して
フィルタ係数をｈ（iM＋（Ｍ−１））,h（iM＋Ｍ（−
２））,h（iM−（Ｍ−３）），…,h（iM）の順に積和演
算して結果を出力する構成によれば入力側に遅延素子は
必要なくなり、乗算器はＭ個のフィルタ係数に対して１
個あればよく、回路規模を大幅に縮小することができ
る。
Ｍ分の１ダウンサンプリングフィルタは式（８）を実
現する構成にすればよい。ｉ番目の積和演算回路をGiと
すれば、Giの出力信号とGi+1の１遅延信号を加算し、加
算器の出力信号に１遅延を与える構成にすればよい。
現する構成にすればよい。ｉ番目の積和演算回路をGiと
すれば、Giの出力信号とGi+1の１遅延信号を加算し、加
算器の出力信号に１遅延を与える構成にすればよい。
（実施例） 第１図は本発明を実現するための実施例である。乗算
器100−0,100−1,…,100−（Ｋ−１）は、入力信号とそ
れぞれＭ個のフィルタ係数との乗算を行い、加算器110
−0,110−1,…,110−（Ｋ−１）は、乗算器100−0,100
−1,…,100−（Ｋ−２）の出力信号と、アキュムレータ
120−0,120−1,…,120−（Ｋ−１）からマルチプレクサ
130−0,130−1,…,130−（Ｋ−１）を通じて入力される
信号と加算して再びアキュムレータ120−0,120−1,…,1
20−（Ｋ−１）に入力することにより、式（９）に示す
積和演算を行う。Ｍ個の入力信号の積和演算が終了した
ところで、積和演算結果は前段のマルチプレクサ130−
0,130−1,…,130−（Ｋ−２）を介して前段の加算器110
−0,110−1,…,110−（Ｋ−２）で乗算結果と加算され
てアキュムレータ120−0,120−1,…,120−（Ｋ−２）に
格納される。このとき、初段のアキュムレータの内容は
サンプルホールド150を通じてフィルタの出力信号とし
て出力され、最終段のマルチプレクサ100−（Ｋ−１）
は０を出力する。前述のようにすると、アキュムレータ
120−0,120−1,…,120−（Ｋ−１）の現在の内容は上書
きされて消去され、次段の積和演算結果を乗算結果と加
算しながらアキュムレータ120−0,120−1,…,120−（Ｋ
−２）に保持することにより次段の積和演算結果に１遅
延を与えることと積和演算結果の１遅延信号との加算を
同時に行うことができる。
器100−0,100−1,…,100−（Ｋ−１）は、入力信号とそ
れぞれＭ個のフィルタ係数との乗算を行い、加算器110
−0,110−1,…,110−（Ｋ−１）は、乗算器100−0,100
−1,…,100−（Ｋ−２）の出力信号と、アキュムレータ
120−0,120−1,…,120−（Ｋ−１）からマルチプレクサ
130−0,130−1,…,130−（Ｋ−１）を通じて入力される
信号と加算して再びアキュムレータ120−0,120−1,…,1
20−（Ｋ−１）に入力することにより、式（９）に示す
積和演算を行う。Ｍ個の入力信号の積和演算が終了した
ところで、積和演算結果は前段のマルチプレクサ130−
0,130−1,…,130−（Ｋ−２）を介して前段の加算器110
−0,110−1,…,110−（Ｋ−２）で乗算結果と加算され
てアキュムレータ120−0,120−1,…,120−（Ｋ−２）に
格納される。このとき、初段のアキュムレータの内容は
サンプルホールド150を通じてフィルタの出力信号とし
て出力され、最終段のマルチプレクサ100−（Ｋ−１）
は０を出力する。前述のようにすると、アキュムレータ
120−0,120−1,…,120−（Ｋ−１）の現在の内容は上書
きされて消去され、次段の積和演算結果を乗算結果と加
算しながらアキュムレータ120−0,120−1,…,120−（Ｋ
−２）に保持することにより次段の積和演算結果に１遅
延を与えることと積和演算結果の１遅延信号との加算を
同時に行うことができる。
第２図は、第１の回路のタイミングチャートである。
CLK1は入力信号のサンプリングクロックを、CLK2はマル
チプレクサの出力を切り変える第１のダウンサンプリン
グクロックを、CLK3はサンプルホールドのデータを保持
するタイミングを与える第２のダウンサンプリングクロ
ックを、COEFはｉ番目（ｉは０以上の整数）の乗算器に
入力されるフィルタ係数を表わしている。
CLK1は入力信号のサンプリングクロックを、CLK2はマル
チプレクサの出力を切り変える第１のダウンサンプリン
グクロックを、CLK3はサンプルホールドのデータを保持
するタイミングを与える第２のダウンサンプリングクロ
ックを、COEFはｉ番目（ｉは０以上の整数）の乗算器に
入力されるフィルタ係数を表わしている。
（発明の効果） 本発明のＭ分の１ダウンサンプリング用FIR形ダウン
サンプリングフィルタ構成によると、Ｍ個のフィルタ係
数に対して各々１個の乗算器、加算器、アキュムレー
タ、マルチプレクサで実現でるので演算器の数を従来方
式のＭ分の１近くに減らすことができるうえに、回路構
成を簡単化することができる。
サンプリングフィルタ構成によると、Ｍ個のフィルタ係
数に対して各々１個の乗算器、加算器、アキュムレー
タ、マルチプレクサで実現でるので演算器の数を従来方
式のＭ分の１近くに減らすことができるうえに、回路構
成を簡単化することができる。
以上のように、本発明によって容易にFIR形ダウンサ
ンプリングフィルタの小型化、簡単化が可能となり、そ
の効果は極めて大きい。
ンプリングフィルタの小型化、簡単化が可能となり、そ
の効果は極めて大きい。
第１図は本発明のFIR形ダウンサンプリングフィルタ構
成を示すブロック図、第２図はタイムチャート、第３図
は従来の回路構成の説明図である。 図において、100−0,100−1,…,100−（Ｋ−１）は乗算
器、110−0,110−1,…,110−（Ｋ−２）は加算器、120
−1,120−2,…,120−（Ｋ−１）はアキュムレータ、130
−0,130−1,…,130−（Ｋ−１）はマルチプレクサ、140
−0,140−1,,140−（Ｋ−１）は係数選択回路、150はサ
ンプルホールド、160−0,160−1,…,160−（Ｋ−１）は
部分演算回路、300はFIR形フィルタ、310はＭ分の１ダ
ウンサンプラ、320−1,320−2,…,320−（Ｎ−１）は単
位遅延素子、330−0,330−1,…,330−（Ｎ−１）は乗算
器、340は多入力加算器である。
成を示すブロック図、第２図はタイムチャート、第３図
は従来の回路構成の説明図である。 図において、100−0,100−1,…,100−（Ｋ−１）は乗算
器、110−0,110−1,…,110−（Ｋ−２）は加算器、120
−1,120−2,…,120−（Ｋ−１）はアキュムレータ、130
−0,130−1,…,130−（Ｋ−１）はマルチプレクサ、140
−0,140−1,,140−（Ｋ−１）は係数選択回路、150はサ
ンプルホールド、160−0,160−1,…,160−（Ｋ−１）は
部分演算回路、300はFIR形フィルタ、310はＭ分の１ダ
ウンサンプラ、320−1,320−2,…,320−（Ｎ−１）は単
位遅延素子、330−0,330−1,…,330−（Ｎ−１）は乗算
器、340は多入力加算器である。
Claims (1)
- 【請求項１】入力信号のサンプリング周波数に対して出
力信号のサンプリング周波数を整数（これをＭとする）
分の１に下げるＭ分の１ダウンサンプリング機能を有す
る非巡回形ダウンサンプリングフィルタにおいて、第１
の入力端子から入力される入力信号とＭ個のフィルタ係
数を乗算する乗算器と、該乗算器の出力信号と加算入力
信号を加算する加算器と、該加算器の出力信号を保持す
るアキュムレータと、該アキュムレータの出力信号と第
２の入力端子の入力信号の一方を選択して前記加算器の
加算入力信号とするマルチプレクサから構成され、前記
アキュムレータに保持される信号を出力信号とする少な
くとも１個の部分演算回路0,1,2,…，（Ｋ−１）（Ｋは
１以上の整数）を有し、前記部分演算回路のそれぞれの
第１の入力端子はフィルタの入力端子に接続され、前記
部分演算回路0,1,2,…，（Ｋ−２）の第２の入力端子は
それぞれ前記部分演算回路1,2,3,…，（Ｋ−１）の出力
端子と接続され、前記部分演算回路（Ｋ−１）の第２の
入力端子は“0"が入力され、前記部分演算回路０の出力
端子はホールド回路に接続され、前記ホールド回路の出
力信号をフィルタの出力信号とすることを特徴とする非
巡回形ダウンサンプリングフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63123144A JP2526990B2 (ja) | 1988-05-20 | 1988-05-20 | 非巡回形ダウンサンプリングフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63123144A JP2526990B2 (ja) | 1988-05-20 | 1988-05-20 | 非巡回形ダウンサンプリングフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01293007A JPH01293007A (ja) | 1989-11-27 |
| JP2526990B2 true JP2526990B2 (ja) | 1996-08-21 |
Family
ID=14853282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63123144A Expired - Lifetime JP2526990B2 (ja) | 1988-05-20 | 1988-05-20 | 非巡回形ダウンサンプリングフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526990B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2527019B2 (ja) * | 1988-12-23 | 1996-08-21 | 日本電気株式会社 | 非巡回形補間フィルタ |
| JP2012085177A (ja) * | 2010-10-13 | 2012-04-26 | Renesas Electronics Corp | デシメータ回路及びデシメータ回路の演算方法 |
| JP6254896B2 (ja) | 2014-04-30 | 2017-12-27 | 株式会社Ｓｃｒｅｅｎホールディングス | 画像信号生成装置、画像検査装置、印刷システム、および画像信号生成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2800820B2 (ja) * | 1983-09-30 | 1998-09-21 | ソニー株式会社 | フイルタ装置 |
| JPS61113314A (ja) * | 1984-11-08 | 1986-05-31 | Nec Corp | サンプル値間引きデイジタルフイルタ− |
-
1988
- 1988-05-20 JP JP63123144A patent/JP2526990B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01293007A (ja) | 1989-11-27 |
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