JPH01293007A - 非巡回形ダウンサンプリングフィルタ - Google Patents
非巡回形ダウンサンプリングフィルタInfo
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- JPH01293007A JPH01293007A JP12314488A JP12314488A JPH01293007A JP H01293007 A JPH01293007 A JP H01293007A JP 12314488 A JP12314488 A JP 12314488A JP 12314488 A JP12314488 A JP 12314488A JP H01293007 A JPH01293007 A JP H01293007A
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- 238000005070 sampling Methods 0.000 title claims description 12
- 125000002015 acyclic group Chemical group 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 1
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 1
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 1
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、ディジタルフィルタの出力信号を入力信号の
サンプリング周波数の8分の1に下げる非巡回形ダウン
サンプリングフィルタ(以下、rFIR形ダウンサンプ
リングフィルタ」と称す)に関するものである。
サンプリング周波数の8分の1に下げる非巡回形ダウン
サンプリングフィルタ(以下、rFIR形ダウンサンプ
リングフィルタ」と称す)に関するものである。
(従来の技術)
従来、量分の1ダウンサンプリングフイルタをFIR形
フィルタを用いて実現する場合、例えば第3図に示すよ
うにFIR形フィルタ300ノ出力に部分の1ダウンサ
ンプラ310を接続した構成が用いられている。
フィルタを用いて実現する場合、例えば第3図に示すよ
うにFIR形フィルタ300ノ出力に部分の1ダウンサ
ンプラ310を接続した構成が用いられている。
FIR形フィルタ300のフィルタ長はN (整数)、
フィルタ係数はh(0)、h(1)、・・・、h(N−
1)であり、入力信号は入力端子に対して直列に接続さ
れた(N−1)個の遅延素子320−1,320−2.
・・・、320−(N−1)を入力信号のサンプリング
クロックに従って移動すると共に、乗算器33G−0,
33Q−1,・・・、330−(N−1)においてサン
プリングクロック毎に遅延素子320−1゜320−2
、・・・、320−(N−1)を移動する入力遅延信
号とフィルタ係数との乗算が行われる。多入力加算器3
40は乗算器33θ−0,330−1,・・・、330
−(N−1)の出力信号の総和を求めFIR形フィルタ
の出力信号を出力する。部分の1ダウンサンプラ310
はFIR形フィルタ300の出力信号の阿サンプル毎に
1サンプルを出力することにより、M分の1ダウンサン
プリングフイルタを実現している。
フィルタ係数はh(0)、h(1)、・・・、h(N−
1)であり、入力信号は入力端子に対して直列に接続さ
れた(N−1)個の遅延素子320−1,320−2.
・・・、320−(N−1)を入力信号のサンプリング
クロックに従って移動すると共に、乗算器33G−0,
33Q−1,・・・、330−(N−1)においてサン
プリングクロック毎に遅延素子320−1゜320−2
、・・・、320−(N−1)を移動する入力遅延信
号とフィルタ係数との乗算が行われる。多入力加算器3
40は乗算器33θ−0,330−1,・・・、330
−(N−1)の出力信号の総和を求めFIR形フィルタ
の出力信号を出力する。部分の1ダウンサンプラ310
はFIR形フィルタ300の出力信号の阿サンプル毎に
1サンプルを出力することにより、M分の1ダウンサン
プリングフイルタを実現している。
(発明が解決しようとする問題点)
しかしながら、従来方式では、FIR形フィルタは入力
と同じサンプリング周期で信号を出力するので、ダウン
サンプリング出力に必要のないFIR形フィルタの出力
信号に対しても常にフィルタ演算をしているために多く
の演算器を必要とし回路規模が大きくなるという欠点が
あった。
と同じサンプリング周期で信号を出力するので、ダウン
サンプリング出力に必要のないFIR形フィルタの出力
信号に対しても常にフィルタ演算をしているために多く
の演算器を必要とし回路規模が大きくなるという欠点が
あった。
本発明の目的は、従来技術のこのような欠点を解消し、
ディジタルフィルタの機能を維持しながら必要のない演
算を省いて演算量を減らすと共に、乗算器を多重使用す
ることにより必要な乗算器の数を減らすとともに、遅延
素子数も減らすことによって回路規模を縮小したLSI
化に適するFIR形ダウンサンプリングフィルタを提供
することにある。
ディジタルフィルタの機能を維持しながら必要のない演
算を省いて演算量を減らすと共に、乗算器を多重使用す
ることにより必要な乗算器の数を減らすとともに、遅延
素子数も減らすことによって回路規模を縮小したLSI
化に適するFIR形ダウンサンプリングフィルタを提供
することにある。
(問題を解決するための手段)
本発明は入力信号のサンプリング周波数に対して出力信
号のサンプリング周波数をM分の1に下げる部分の1ダ
ウンサンプリング機能を有するFIR形ダウンサンプリ
ングフィルタにおいて、第1の入力端子から入力される
入力信号とに個のフィルタ係数を乗算する乗算器と、該
乗算器の出力信号と加算入力信号を加算する加算器と、
該加算器の出力信号を保持するアキュムレータと、該ア
キュムレータの出力信号と第2の入力端子の入力信号の
一方を選択して前記加算器の加算入力信号とするマルチ
プレクサから構成され、前記アキュムレータに保持され
る信号を出力信号とする少なくとも1個の部分演算回路
0.l、2.・・・、(K−1)(Kは1以上の整数)
を有し、前記部分演算回路のそれぞれの第1の入力端子
はフィルタの入力端子に接続され、前記部分演算回路0
,1,2.・・・、(K−2)の第2の入力端子はそれ
ぞれ前記部分演算回路1,2,3.・・・、((K−1
)の出力端子と接続され、前記部分演算回路(K−1)
の第2の入力端子は“0”が入力され、前記部分演算回
路Oの出力端子はホールド回路に接続され、前記ホール
ド回路の出力信号をフィルタの出力信号とするFIR形
ダウンサンプリングフィルタである。
号のサンプリング周波数をM分の1に下げる部分の1ダ
ウンサンプリング機能を有するFIR形ダウンサンプリ
ングフィルタにおいて、第1の入力端子から入力される
入力信号とに個のフィルタ係数を乗算する乗算器と、該
乗算器の出力信号と加算入力信号を加算する加算器と、
該加算器の出力信号を保持するアキュムレータと、該ア
キュムレータの出力信号と第2の入力端子の入力信号の
一方を選択して前記加算器の加算入力信号とするマルチ
プレクサから構成され、前記アキュムレータに保持され
る信号を出力信号とする少なくとも1個の部分演算回路
0.l、2.・・・、(K−1)(Kは1以上の整数)
を有し、前記部分演算回路のそれぞれの第1の入力端子
はフィルタの入力端子に接続され、前記部分演算回路0
,1,2.・・・、(K−2)の第2の入力端子はそれ
ぞれ前記部分演算回路1,2,3.・・・、((K−1
)の出力端子と接続され、前記部分演算回路(K−1)
の第2の入力端子は“0”が入力され、前記部分演算回
路Oの出力端子はホールド回路に接続され、前記ホール
ド回路の出力信号をフィルタの出力信号とするFIR形
ダウンサンプリングフィルタである。
(作用)
第3図において、FIR形フィルタ300のフィルタ長
がN(整数)、フィルタ係数がh(0)、h(+)、・
・・・・・、h(N−1)である場合、 (K−1)M≦N <KM (Kは正整数)(1)
であるとすると、改めて N:KM (2)
とおき、 h(N):h(N+1)=・・・・・・:h(KM−1
)=0 (3)と拡張すれば、拡張後のF
IRフィルタは元のFIRフィルタと等価であるので以
降の説明ではNは阿の整数倍であるとする。
がN(整数)、フィルタ係数がh(0)、h(+)、・
・・・・・、h(N−1)である場合、 (K−1)M≦N <KM (Kは正整数)(1)
であるとすると、改めて N:KM (2)
とおき、 h(N):h(N+1)=・・・・・・:h(KM−1
)=0 (3)と拡張すれば、拡張後のF
IRフィルタは元のFIRフィルタと等価であるので以
降の説明ではNは阿の整数倍であるとする。
第3図のFIR形ダウンサンプリングフィルタの2変換
を用いた伝達関数は式(小となる。式(4は出力信号の
単位遅延を基準として記述されている。式(4を変形す
ると式(5) (6) (7)のようになる。
を用いた伝達関数は式(小となる。式(4は出力信号の
単位遅延を基準として記述されている。式(4を変形す
ると式(5) (6) (7)のようになる。
=Go(z)+z−’(G、(z)+z−’(G2(z
)+ ・・・+z−J−G&I−□(z)+z−’G
k−t(z))−))(8)ただし、 式(9)は、人力信号とフィルタ係数のM回の積和で、
■ダウンサンプリング周期で終了することを示している
。したがって、式(9)を実現する回路は、ダウンサン
プリング周期でフィルタ入力信号系列x(k ) 、X
(k+I ) IX (k+2 ) + ・” 、X
(k十M−1)に対してフィルタ係数をh(IM+(
M−1)) 、h(1M+M(−2)) 、h(iM−
(M−3))、・・・、h(iM)の順に積和演算して
結果を出力する構成によれば入力側に遅延素子は必要な
くなり、乗算器は闘個のフィルタ係数に対して1個あれ
ばよく、回路規模を大幅に縮小することができる。
)+ ・・・+z−J−G&I−□(z)+z−’G
k−t(z))−))(8)ただし、 式(9)は、人力信号とフィルタ係数のM回の積和で、
■ダウンサンプリング周期で終了することを示している
。したがって、式(9)を実現する回路は、ダウンサン
プリング周期でフィルタ入力信号系列x(k ) 、X
(k+I ) IX (k+2 ) + ・” 、X
(k十M−1)に対してフィルタ係数をh(IM+(
M−1)) 、h(1M+M(−2)) 、h(iM−
(M−3))、・・・、h(iM)の順に積和演算して
結果を出力する構成によれば入力側に遅延素子は必要な
くなり、乗算器は闘個のフィルタ係数に対して1個あれ
ばよく、回路規模を大幅に縮小することができる。
M分の1ダウンサンプリングフイルタは弐3)を実現す
る構成にすればよい。i番目の積和演算回路をG、とす
れば、G、の出力信号とG IX 1の1遅延信号を加
算し、加算器の出力信号に1遅延を与える構成にすれば
よい。
る構成にすればよい。i番目の積和演算回路をG、とす
れば、G、の出力信号とG IX 1の1遅延信号を加
算し、加算器の出力信号に1遅延を与える構成にすれば
よい。
(実施例)
第1図は本発明を実現するための実施例である。乗算器
100−0.100−1.・・・、100−(K−1)
は、入力信号とそれぞれM個のフィルタ係数との乗算を
行い、加算器110−0.110−1.・・・、110
−(K−1)は、乗算器+00−0.100−1.・・
・、100−(K−2)の出力信号と、アキュムレータ
120−0.120−1.・・・、120−(K−1)
からマルチプレクサ130−0.130−1.・・・、
130−(K−1)を通じて入力される信号と加算して
再びアキュムレータ120−0 。
100−0.100−1.・・・、100−(K−1)
は、入力信号とそれぞれM個のフィルタ係数との乗算を
行い、加算器110−0.110−1.・・・、110
−(K−1)は、乗算器+00−0.100−1.・・
・、100−(K−2)の出力信号と、アキュムレータ
120−0.120−1.・・・、120−(K−1)
からマルチプレクサ130−0.130−1.・・・、
130−(K−1)を通じて入力される信号と加算して
再びアキュムレータ120−0 。
120−1.・・・、120−(K−1)に入力するこ
とにより、式(9)に示す積和演算を行う。部側の入力
信号の積和演算が終了したところで、積和演算結果は前
段のマルチプレクサ130−0.130−1.・・・、
130−(K−2)を介して前段の加算器110−0.
110−1.・・・、110−(K−2)で乗算結果と
加算されてアキュムレータ120−0.120−1.・
・・。
とにより、式(9)に示す積和演算を行う。部側の入力
信号の積和演算が終了したところで、積和演算結果は前
段のマルチプレクサ130−0.130−1.・・・、
130−(K−2)を介して前段の加算器110−0.
110−1.・・・、110−(K−2)で乗算結果と
加算されてアキュムレータ120−0.120−1.・
・・。
+2O−(K−2)に格納される。このとき、初段のア
キュムレータの内容はサンプルホールド150を通じて
フィルタの出力信号として出力され、最終段のマルチプ
レクサ+0O−(K−1)は0を出力する。前述のよう
にすると、アキュムレータ+20−0 、120−1
。
キュムレータの内容はサンプルホールド150を通じて
フィルタの出力信号として出力され、最終段のマルチプ
レクサ+0O−(K−1)は0を出力する。前述のよう
にすると、アキュムレータ+20−0 、120−1
。
・・・、+2O−(K−1)の現在の内容は上書きされ
て消去され、次段の積和演算結果を乗算結果と加算しな
がらアキュムレータ120−0.120−1.・・・、
120−(K−2)に保持することにより次段の積和演
算結果に1遅延を与えることと積和演算結果の1遅延信
号との加算を同時に行うことができる。
て消去され、次段の積和演算結果を乗算結果と加算しな
がらアキュムレータ120−0.120−1.・・・、
120−(K−2)に保持することにより次段の積和演
算結果に1遅延を与えることと積和演算結果の1遅延信
号との加算を同時に行うことができる。
第2図は、第1の回路のタイミングチャートである。C
LK 1は入力信号のサンプリングクロックを、CLK
2はマルチプレクサの出力を切り換える第1のダウンサ
ンプリングクロックを、CLK3はサンプルホールドの
データを保持するタイミングを与える第2のダウンサン
プリングクロックを、C0EFは1番目(Iは0以上の
整数)の乗算器に入力されるフィルタ係数を表わしてい
る。
LK 1は入力信号のサンプリングクロックを、CLK
2はマルチプレクサの出力を切り換える第1のダウンサ
ンプリングクロックを、CLK3はサンプルホールドの
データを保持するタイミングを与える第2のダウンサン
プリングクロックを、C0EFは1番目(Iは0以上の
整数)の乗算器に入力されるフィルタ係数を表わしてい
る。
(発明の効果)
本発明のM分の1ダウンサンプリング用FIR形ダウン
サンプリングフイルタ構成によると、M個のフィルタ係
数に対して各々1個の乗算器、加算器、アキュムレータ
、マルチプレクサで実現でるので演算器の数を従来方式
のM分の1近くに減らすことができるうえに、回路構成
を簡単化することができる。
サンプリングフイルタ構成によると、M個のフィルタ係
数に対して各々1個の乗算器、加算器、アキュムレータ
、マルチプレクサで実現でるので演算器の数を従来方式
のM分の1近くに減らすことができるうえに、回路構成
を簡単化することができる。
以上のように、本発明によって容易にFIR形ダウンサ
ンプリングフィルタの小型化、簡単化が可能となり、そ
の効果は極めて大きい。
ンプリングフィルタの小型化、簡単化が可能となり、そ
の効果は極めて大きい。
第1図は本発明のFIR形ダウンサンプリングフィルタ
構成を示すブロック図、第2図はタイムチャート、第3
図は従来の回路構成の説明図である。 図において、100−0.100−1.・・・、100
−(K−1)は乗算器、110−0.110−1.・・
・、t+0−(K−2)は加算器、+20−1゜120
−2 、・・・、120−(K−1)はアキュムレータ
、130−0゜130−1.・・・、130−(K−1
)はマルチプレクサ、140−0゜140−1.、14
0−(K−1)は係数選択回路、150はサンプルホー
ルド、IEiO−0,IGO−1,・・・、160−(
K−1)は部分演算回路、300はFIR形フィルタ、
310はM分の1ダウンサンプラ、320−1,320
−2.・・・、320−(N−1)は単位遅延素子、3
3G−0,330−1,・・・、330−(N−1)は
乗算器、340は多入力加算器である。
構成を示すブロック図、第2図はタイムチャート、第3
図は従来の回路構成の説明図である。 図において、100−0.100−1.・・・、100
−(K−1)は乗算器、110−0.110−1.・・
・、t+0−(K−2)は加算器、+20−1゜120
−2 、・・・、120−(K−1)はアキュムレータ
、130−0゜130−1.・・・、130−(K−1
)はマルチプレクサ、140−0゜140−1.、14
0−(K−1)は係数選択回路、150はサンプルホー
ルド、IEiO−0,IGO−1,・・・、160−(
K−1)は部分演算回路、300はFIR形フィルタ、
310はM分の1ダウンサンプラ、320−1,320
−2.・・・、320−(N−1)は単位遅延素子、3
3G−0,330−1,・・・、330−(N−1)は
乗算器、340は多入力加算器である。
Claims (1)
- 入力信号のサンプリング周波数に対して出力信号のサン
プリング周波数を整数(これをMとする)分の1に下げ
るM分の1ダウンサンプリング機能を有する非巡回形ダ
ウンサンプリングフィルタにおいて、第1の入力端子か
ら入力される入力信号とM個のフィルタ係数を乗算する
乗算器と、該乗算器の出力信号と加算入力信号を加算す
る加算器と、該加算器の出力信号を保持するアキュムレ
ータと、該アキュムレータの出力信号と第2の入力端子
の入力信号の一方を選択して前記加算器の加算入力信号
とするマルチプレクサから構成され、前記アキュムレー
タに保持される信号を出力信号とする少なくとも1個の
部分演算回路0、1、2、・・・、(K−1)(Kは1
以上の整数)を有し、前記部分演算回路のそれぞれの第
1の入力端子はフィルタの入力端子に接続され、前記部
分演算回路0、1、2、・・・、(K−2)の第2の入
力端子はそれぞれ前記部分演算回路1、2、3、・・・
、(K−1)の出力端子と接続され、前記部分演算回路
(K−1)の第2の入力端子は“0”が入力され、前記
部分演算回路0の出力端子はホールド回路に接続され、
前記ホールド回路の出力信号をフィルタの出力信号とす
ることを特徴とする非巡回形ダウンサンプリングフィル
タ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63123144A JP2526990B2 (ja) | 1988-05-20 | 1988-05-20 | 非巡回形ダウンサンプリングフィルタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63123144A JP2526990B2 (ja) | 1988-05-20 | 1988-05-20 | 非巡回形ダウンサンプリングフィルタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01293007A true JPH01293007A (ja) | 1989-11-27 |
JP2526990B2 JP2526990B2 (ja) | 1996-08-21 |
Family
ID=14853282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63123144A Expired - Lifetime JP2526990B2 (ja) | 1988-05-20 | 1988-05-20 | 非巡回形ダウンサンプリングフィルタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2526990B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02171016A (ja) * | 1988-12-23 | 1990-07-02 | Nec Corp | 非巡回形補間フィルタ |
JP2012085177A (ja) * | 2010-10-13 | 2012-04-26 | Renesas Electronics Corp | デシメータ回路及びデシメータ回路の演算方法 |
EP2940982A1 (en) | 2014-04-30 | 2015-11-04 | SCREEN Holdings Co., Ltd. | Apparatus and method for generating a resized image signal |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6075117A (ja) * | 1983-09-30 | 1985-04-27 | Sony Corp | フイルタ装置 |
JPS61113314A (ja) * | 1984-11-08 | 1986-05-31 | Nec Corp | サンプル値間引きデイジタルフイルタ− |
-
1988
- 1988-05-20 JP JP63123144A patent/JP2526990B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6075117A (ja) * | 1983-09-30 | 1985-04-27 | Sony Corp | フイルタ装置 |
JPS61113314A (ja) * | 1984-11-08 | 1986-05-31 | Nec Corp | サンプル値間引きデイジタルフイルタ− |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH02171016A (ja) * | 1988-12-23 | 1990-07-02 | Nec Corp | 非巡回形補間フィルタ |
JP2012085177A (ja) * | 2010-10-13 | 2012-04-26 | Renesas Electronics Corp | デシメータ回路及びデシメータ回路の演算方法 |
EP2940982A1 (en) | 2014-04-30 | 2015-11-04 | SCREEN Holdings Co., Ltd. | Apparatus and method for generating a resized image signal |
US9900549B2 (en) | 2014-04-30 | 2018-02-20 | SCREEN Holdings Co., Ltd | Image signal generating apparatus, image inspection apparatus, printing system, and image signal generating method |
Also Published As
Publication number | Publication date |
---|---|
JP2526990B2 (ja) | 1996-08-21 |
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