JPS63113757A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算回路、特にシグナルプロセッサなどに用い
られる高速数値演算回路に関する。

〔従来の技術〕

ディジタル信号処理では、フィルタ演算やコンボリュー
ションなどのように積和演算が多用されている。このた
めシグナルプロセッサでは、従来、第２図に示すように
乗算回路１１の出力及び後述する累算レジスタ１３の出
力を加算回路１２の入力とし、加算回路１２の出力を累
算レジスタ１３に蓄える積和演算回路に基づいな演算回
路形式が用いられてきた。

一方、ディジタル信号処理において非線形関数の近似を
行うために、多項式演算を行う必要が出てきた。

ｎ次の多項式は（１）式のように表すことができる。

ｙ　＝　：Ｅ：　ａ　ｋｘ’　　　　　　　　　　　　
（１）多項式の効率のよい演算法としては、ホーナー（
Ｈｏｒｎｅｔ）法が知られている。Ｈｏｒｎｅｒ法では
ｎ次の多項式は（２）式に示す順序で計算される。

ｙ＝（・・・（（（ａ、ｘ　＋　ａｌｌ−１）　ｘ　＋
ａｎ−２）　ｘ　＋ａｎ−３）”’　＋　ａ　＋）　ｘ
　＋ａ　ｏ　　　　　（２）Ｈｏｒｎｅｒ法を用いるこ
とによりｎ次の多項式はｎ回の乗算とｎ回の加算で計算
できる。（２）式を漸化式で表すと（３）式のようにな
る。

ｙｋ４１１ｙｋｘ＋ａ１１−ｋ ｋ＝１．・・・、　　ｎ　　　　　　　　（３）但し　
ＹＩ＝ａｒ＋、）’ｎ。、＝ｙ　である。

〔発明が解決しようとする問題点〕

積和演算回路に基づいた演算回路形式をもつシグナルプ
ロセッサによりＨｏｒｎｅｒ法を用いた多項式演算を行
おうとすると、（３）式に示すように加算結果を被乗数
として使うため加算結果の乗算回路入力への転送、また
乗算結果と係数との加算を行うために新しいデータの累
算レジスタへの転送などが必要となり、効率のよい演算
を行うことができない。

本発明の目的は、このような問題点を解決した演算回路
を提供することにある。

〔問題点を解決するための手段〕

本発明は、ディジタル信号処理などの高速数値演算を行
う演算回路において、 順次演算データを入力する第１の入力端子及び第２の入
力端子と、 前記第１の入力端子からの入力あるいは後述するアキュ
ムレータレジスタからの入力のいずれかを選択して出力
する第１の選択回路と、前記第２の入力端子からの入力
と前記第１の選択回路の出力との乗算を行う乗算回路と
、前記第１の入力端子からの入力あるいは後述するアキ
ュムレータレジスタからの入力のいずれかを選択して出
力する第２の選択回路と、前記乗算回路の出力と前記第
２の選択回路の出力との加算を行う加算回路と、 前記加算回路の出力を蓄えるレジスタとを備え、処理に
応じて前記乗算回路あるいは前記加算回路に対する入力
を選択できることを特徴としている。

〔作用〕

本発明の演算回路により積和演算を行う場合は、第１の
入力端子及び第２の入力端子より順次データを入力する
。第１の選択回路では、第１の入力端子からの入力を選
択して乗算回路への入力とする。これにより乗算回路で
は第１の入力端子及び第２の入力端子より入力されたデ
ータ間の乗算を行う。また第２の選択回路ではアキュム
レータレジスタの出力を選択して加算回路への入力とす
る。

これにより加算回路ではアキュムレータレジスタに蓄え
られていたデータと乗算回路出力との加算を行う。加算
結果は再びアキュムレータレジスタに蓄えられる。以上
の動作を繰り返すことにより積和演算が実現できる。

次に、本発明の演算回路により　（２）式で示されるｔ
ｌｏｒｎｅｒ法による多項式演算を行う場合は、第１の
入力端子より係数ａｆｉを入力し、第２の入力端子より
変数Ｘを入力する。次に、第１の選択回路により第１の
入力端子からの入力ａｆｉを選択して乗算回路入力とす
る。

次に、第１の入力端子より係数ａ７−１を人力し、第２
の選択回路により第１の入力端子がらの入力ａｎ−１を
選択して加算回路への入力とする。加算回路によりａ＋
＋−１と乗算回路の出力ａ、ｘとを加算して７キユムレ
ータレジスタに結果ａ。ｘ　＋　ａ　ｎ−＋を蓄える。

次に、第１の選択回路でアキュムレータレジスタの出力
を選択して乗算回路への入力とする。−方、第１の入力
端子よりａｎ−２を入力し、第２の選択回路により第１
の入力端子からの入力ａ□２を選択して加算回路への入
力とする。加算回路によりａ７−２と乗算回路の出力（
ａｎｘ＋ａｎ−ｔ）ｘとを加算してアキュムレータレジ
スタに結果（ａ　、１ｘ　＋　ａ　、１−＋）　ｘ　”
　ａ□２を蓄える。

以下同様にして漸化式演算を繰り返して（２）弐で示さ
れる多項式の値を得ることができる。

〔実施例〕

以下本発明の実施例について図面を参照しながら説明す
る。

第１図は本発明の一実施例の構成を示す演算回路の全体
構成図である。この演算回路は、第１の入力端子１と、
第２の入力端子２と、第１の選択回路３と、乗算回路４
と、第２の選択回路５と、加算回路６と、アキュムレー
タレジスタ７とから構成される。

第１の入力端子１と第２の入力端子２からは順次演算デ
ータを供給することができる。

第１の選択回路３は第１の入力端子ｌからの入力あるい
はアキュムレータレジスタフの出力のいずれかを選択し
て出力する。

乗算回路４は第１の選択回路３の出力と、第２の入力端
子２からの入力との間の乗算を行う。

第２の選択回路５は第１の入力端子１からの入力あるい
はアキュムレータレジスタ７の出力のいずれかを選択し
て出力する。

加算回路６は乗算回路４の出力と第２の選択回路５の出
力との間の加算結果を出力する。

アキュムレータレジスタ７は加算回路６の出力を蓄える
。

次に上記構成を有する演算回路の動作を、（４）式に示
す積和演算を行う場合について順次ステップを追って説
明する。

第１のステップ） 第１の入力端子ｌからデータａ０を入力し、第１の選択
回路３により第１の入力端子１から入力されたデータを
選択して乗算回路４の一人力とし、第２の入力端子２か
らデータｘ０を入力して乗算回路４への他人力とし、乗
算回路４により乗算を行う。

またアキュムレータレジスタフにあらかじめ値Ｏを格納
しておく。

第２のステップ） 第２の選択回路５においてアキュムレータレジスタ７か
らの入力を選択して加算回路６の一人力とし、加算回路
６において乗算回路４の出力と第２の選択回路からの入
力との加算を行い、アキュムレータレジスタフに格納す
る。

これと同時に第１の入力端子１から次のデータａ１を入
力し、第１の選択回路３により第１の入力端子１から入
力されたデータを選択して、乗算回路４の一人力とし、
第２の入力端子２から次のデータｘ１を入力して乗算回
路４の他人力とし、乗算回路４により乗算を行う。

以下、第２のステップと同様な動作を入力データを変え
てｎ−１回実行することにより、（４）式に示した積和
演算を実行することができる。

次に、本実施例の演算回路で（２）式に示すＨｏｒｎｅ
ｒ法による多項式演算を行う場合について順次ステップ
を追って説明する。

第１のステップ） 第１の入力端子１より係数ａｆｉを入力し、第１の選択
回路３により第１の入力端子１から入力されたデータを
選択して乗算回路４の一人力とし、第２の入力端子２か
らデータＸを入力して乗算回路４への他人力とし、乗算
回路４により乗算を行う。

第２のステップ） 第１の入力端子１より係数ａ７−１を入力し、第２の選
択回路５により第１の入力端子１から入力されたデータ
を選択して加算回路６の一人力とし、加算回路６におい
て乗算回路４の出力ａ、ｘと第２の選択回路５からの入
力との加算を行い、加算結果ａ、、Ｘ＋ａｎ−１をアキ
ュムレータレジスタフに格納する。

第３のステップ） 第１の選択回路３によりアキュムレータレジスタ７から
入力されたデータを選択して乗算回路４の一人力とし、
第２の入力端子２からデータＸを入力して乗算回路４へ
の他人力とし、乗算回路により乗算を行う。

第４のステップ） 第１の入力端子１より係数３７−２を入力し、第２の選
択回路５により第１の入力端子１から入力されたデータ
を選択して加算回路６の一人力とし、加算回路６におい
て乗算回路４の出力（ａ、ｘ＋ａ　ｎ−１）　ｘと第２
の選択回路５からの入力ａ７−２との加算を行い、加算
結果（ａ、ｘ＋ａ、−、）ｘ＋ａ、、２をアキュムレー
タレジスタフに格納する。

以下、第３のステップと第４のステップと同様な動作を
人力データを変えてｎ−３回実行することにより　（４
）式に示したＨｏｒｎｅｒ法による多項式演算を実行す
ることができる。

〔発明の効果〕

以上に示したように本発明による演算回路を用いること
により、積和演算と共に多項式演算を高速に行うことが
できる。

【図面の簡単な説明】

第１図は本発明の演算回路の構成を示すブロック図、 第２図は従来の積和演算回路に基づいた演算回路の構成
を示すブロック図である。 １・・・・・第１の入力端子 ２・・・・・第２の入力端子 ３・・・・・第１の選択回路 ４・・・・・乗算回路 ５・・・・・第２の選択回路 ６・・・・・加算回路

Claims (1)

【特許請求の範囲】
1. （１）ディジタル信号処理などの高速数値演算を行う演
   算回路において、 順次演算データを入力する第１の入力端子及び第２の入
   力端子と、 前記第１の入力端子からの入力あるいは後述するアキュ
   ムレータレジスタからの入力のいずれかを選択して出力
   する第１の選択回路と、 前記第２の入力端子からの入力と前記第１の選択回路の
   出力との乗算を行う乗算回路と、 前記第１の入力端子からの入力あるいは後述するアキュ
   ムレータレジスタからの入力のいずれかを選択して出力
   する第２の選択回路と、 前記乗算回路の出力と前記第２の選択回路の出力との加
   算を行う加算回路と、 前記加算回路の出力を蓄えるレジスタとを備え、処理に
   応じて前記乗算回路あるいは前記加算回路に対する入力
   を選択できることを特徴とする演算回路。