JPS6125188B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は信号処理計算装置に関し、さらに詳し
くいえば、オペランド対の積の総和を計算するの
に適した信号処理計算装置に関するものである。 デイジタル・フイルタの出力値の計算など多く
の信号処理アプリケーシヨンでは、可変入力値と
所与の係数との一連の積を総和することによつて
各時点における出力値が計算される。係数のセツ
トは一定で（一定でないこともある）、対応する
係数と掛け合わされる各入力値は所定の時間ごと
に１つずつずれていくから、その時係列の各時点
ごとに対応する出力値（すなわち、その時点にお
ける入力値と係数との一連の積の総和）が存在す
る（第１図参照）。したがつてこの時系列におけ
る連続する２つの出力値は重複した入力値を使用
して計算されることとなる。たとえば、簡単な例
として係数のセツトをｃ（０）、Ｃ(1)、およびｃ
(2)とし、所定の時間ごとに１つずつずれて入力さ
れる入力値を……、ｘ（ｎ）、ｘ（ｎ−１）、ｘ
（ｎ−２）、……とし、ある時点での出力値ｆ
（ｎ）をｆ（ｎ）＝ｃ（０）・ｘ（ｎ）＋ｃ（１）・
ｘ（ｎ−１）＋ｃ(2)・ｘ（ｎ−２）とすればその
次の時点における出力値ｆ（ｎ＋１）はｆ（ｎ＋
１）＝ｃ（０）・ｘ（ｎ＋１）＋ｃ(1)・ｘ（ｎ）＋ｃ
(2)・ｘ（ｎ−１）となり、入力値ｘ（ｎ）および
ｘ（ｎ−１）が両出力値の計算に重複して使用さ
れていることがわかる。（この例では係数を不変
としたから、係数の方は全て重複して使用されて
いる）。本願発明は、オペランド（一方は係数、
一方は入力値である）が重複して使用されること
に着目して、２つの連続的な出力値を計算するの
に適した信号処理計算装置を提供せんとしたもの
である。 上記のような信号処理アプリケーシヨンにはマ
イクロプロセツサが特に有用である。 かかるマイクロプロセツサの一般的記載は、
Scientific American誌、1977年９月号、p146〜
161に掲載されたH.M.D.Toongの論文
“Microprocessors”に示されている。上記の操
作は、他の全ての種類のデータ処理操作にも適し
た、これらの汎用マイクロプロセツサで実施でき
る。 信号処理アプリケーシヨンに特に適したマイク
ロプロセツサが最近２つの刊行物で発表された。 その１つは、R.W.Blascoが「Ｖ−MOS chip
joins microprocessor to handle signals in real
time」と名付けたものだが、Electronicsの1979
年８月30日号p.131〜138に出た。そこに記載され
たプロセツサは、順次乗算および加算／減算操作
が可能な、加算／減算器および追加的乗算器を与
えるものである。しかしながら、必要とされる乗
算器は、１サイクル中で２つのオペランドの積を
もたらさなければならないため、超高速乗算器で
ある。その後の計算に使用するオペランドはそれ
らが再び使用されるたびにメモリから取出されね
ばならない。 L.Schirmによるもう１つの刊行物“Packaging
ａ signal processor onto ａ single digital
board”、Electronics、1979年12月20日号は特別
の乗算器−塁算器を使用したプロセツサを記載し
ている。この乗算器−累算器がいくつか並行に配
例されているために、各入力値をいくつかの計算
に用いて、後続の出力値を並列に発生させること
ができる。何台かの累算器すなわち加算／減算器
と何台かの高速乗算器をこの装置に使用しなけれ
ばならない。その上、この装置は、必要な他の一
般的処理操作には利用できない。 本発明の目的は、あらゆる種類のデータ処理お
よび演算操作に使用できるが、また積の累算を必
要とする信号処理計算にも特に適した、計算装置
をもたらすことである。。 本発明の第２の目的は、各オペランドを２つ以
上の出力値に対して使用でき、従つてメモリ・ア
クセスを節約できる単一の演算論理装置
（ALU）および単一の乗算器を含む計算装置をも
たらすことである。 第３の目的は、新しいオペランド対を適用して
連続する各マシン・サイクルで積を得ることがで
きるが、各積を１回のマシン・サイクル中に完全
に計算してしまうほど速い必要はない、分離した
ハードウエア乗算器を含む、計算装置をもたらす
ことである。 本発明の第４の目的は、各オペランドを２度使
用して後続の２つの分離した出力値を効率的に計
算するために信号処理計算装置を操作する方法を
もたらすことである。 上記目的を達成するため、本願発明の信号処理
計算装置は、(a)一方の入力系列からの順次的な入
力値と他方の入力系列からの順次的な入力値とで
構成されかつこれら両入力値が交互的に変化する
ような入力値の対を受け取つて該対を構成する２
つの入力値についての積を順次的に計算するパイ
プライン式の乗算装置と、(b)２つの入力部と１つ
の出力部とを有し少なくとも加算と減算を遂行す
る演算装置と、(c)この演算装置の出力部に接続さ
れた２つの累算レジスタと、(d)この演算装置の連
続的な出力を交互的にこれら２つの累算レジスタ
の一方ヘロードするための制御手段と、(e)これら
２つの累算レジスタからのデータを交互的に演算
装置の２つの入力部のうちの所定の一方に通し、
これと同時に、乗算装置から出力される最終積を
演算装置の２つの入力部ののうちの所定の他方に
通すゲート手段と、より成る事を特徴としてい
る。 本発明に基づく計算装置は、超高速乗算器を必
要としないし、同時的に処理される各出力値用の
分離した計算セクシヨンも必要としない。多くの
メモリ・アクセスを節約できるため、演算ハード
ウエアに対する要件が隠やかなものにかかわら
ず、高いスループツトが可能となる。 次に図面について本発明の一実施例を説明す
る。 詳細説明 第１図のデジタル・フイルタは、各出力値に対
して複数の積の合計を累算することによつて連続
する出力値が発生し、また連続する出力値にの計
算に必要な入力値が重複する、典型的な信号処理
アプリケーシヨンである。連続する複数の入力値
ｘ（ｎ）……ｘ（ｎ−〔Ｎ−１〕）が遅延線中に記
憶され、各々に関連する係数ｈ（０）……ｈ（Ｎ
−１）を掛けなければならない。全ての積を加算
して出力値ｙ（ｎ）が得られる。 これは一般的に次の形に書くことができる。 ｙ（ｎ）は、時間ｎにおける出力値である。後
続の出力値について、係数は同じままで、入力値
のセツトが１ステツプだけシフトされる（最も古
い入力値が削除され、新しい入力値が加えられ
る）。 (1)式に示した値に対する前の出力値、すなわち
時間ｎ−１における出力値は、次のように書くこ
とができる。 各出力値は、Ｎステツプで計算されなければな
らず、各ステツプで１つの積が前の中間結果に加
算されて新しい中間結果を与える。これは、一般
に第ｋ番目のステツプについて次のように書くこ
とができる。 ｙ（ｎ）^k-1＋ｈ（ｋ）＊ｘ（ｎ−ｋ）→ｙ（ｎ）^k
(3) ここでｙ（ｎ）^kはｋ番目のステツプ後の中間結
果、 ｙ（ｎ）^０＝INITは最初のステツプに対する
初期値、 ｙ（ｎ）^Nは、Ｎ番目のステツプ後の最終出力値
である。 本発明では、(1)式および(2)式に示されているｙ
（ｎ）とｙ（ｎ−１）などの連続する出力値の対
についてこれらの演算ステツプを以下の順列に示
すようにインタリーブ式に実施しまたこれらのイ
ンタリーブされた演算ステツプを実施するために
特に適した計算装置を使用する。 …… ＋…… ＊ → ｙ（ｎ）^k-1＋ｈ（ｋ）＊ｘ（ｎ−ｋ）→ｙ（ｎ）^k ｙ（ｎ−１）^k-1＋ｈ（ｋ）＊ｘ（ｎ−１−ｋ）→
ｙ（ｎ−１）^k ｙ（ｎ）^k＋ｈ（ｋ＋１）＊ｘ（ｎ−１−ｋ）→ｙ
（ｎ）^k+1 ｙ（ｎ−１）^k＋ｈ（ｋ＋１）＊ｘ（ｎ−２−ｋ）
→ｙ（ｎ−１）^k+1 …… ＋…… ＊ → (4) (4)式に示した部分ステツプの特別な配列から、
連続するステツプ中の積について各オペランドの
うちの１つだけを各ステツプの後で変えればよい
ことが明らかである。２つの別々の中間結果は、
ある出力値の対についての一連のステツプの間、
最終値が得られるまで保たれなければならない。
その後、新しい一連のインタリーブされた演算ス
テツプが、別の出力値の対について開始される。 かくて、デジタル・フイルタが例えば８つのタ
ツプと８つの係数を含む場合、最初の２つの出力
値ｙ(1)およびｙ(2)の計算が16回のインタリーブさ
れたステツプで行なわれる。その後、次の２つの
出力値ｙ(3)およびｙ(4)が別の16回のインタリーブ
されたステツプで計算され、以下同様である。 本発明の良好な実施例であり、これらのインタ
リーブされた演算ステツプを実施するのに非常に
適した計算装置が、ブロツク・ダイヤグラムの形
で第２図に示してある。これが後で第３図に関し
て述べる信号処理装置環境中に配置される。 第２図の計算装置は、少くとも加算、減算およ
び論理演算が実施できる周知の設計の演算論理装
置（ALU）１１を含んでいる。これは２つのオ
ペランド入力部１３および１５、ならびに１つの
結果出力部１７を備えており、全て例えば16ビツ
ト幅である（もちろん８ビツトあるいは12ビツト
などその他のデータ径路幅を選ぶこともでき
る）。ALU１１によつて実施される操作を選択す
るため、制御入力１９が多数の並列制御ビツトに
与えられる。 この計算装置は、さらに全て16ビツト幅（ある
いは他の任意の幅）の２つのオペランド入力部２
３及び２５、ならびに１つの結果出力部２７を備
えたハードウエア乗算器（HMU）２１を含んで
いる。乗算器２１は、２つのセクシヨン２９
（）および３１（）、ならびに中間結果用のパ
イプライン・レジスタ（PR）３３からなつてい
る。この乗算器２１は、次のようにパイプライン
式に作動する。すなわちセクシヨンが入力部２
３および２５で使用可能な２つのオペランドを使
つて中間結果を発生させる間に、セクシヨンは
（入力部２３および２５に供給された前のオペラ
ンド対に基づく）レジスタ３３中で使用可能な中
間結果を処理し、それらから最終結果を発生させ
る。１回のマシン・サイクルの終了時に、セクシ
ヨンからの中間結果がPR３３中に記憶され、
一方セクシヨンからの最終的な積が出力部２７
に送られて乗算器出力レジスタ（RM）３５中に
記憶される。こうして、各マシン・サイクル毎に
新しいオペランド対を入力部に与えることがで
き、２マシン・サイクル遅れて乗算器出力部およ
びRM３５で使用可能となる。乗算器のもう少し
詳しいことについては、本明細書の最後で述べ
る。 ２つの累算レジスタRAおよびRBがALU出力
部１７に接続されている。RAレジスタ３７は、
制御線３９上の信号によつて選択的にロードさせ
ることができ、RBレジスタ４１は、制御線４３
上の信号によつて選択的にロードさせることがで
きる。マルチプレクサ４５（Ｍ３）は線４７上の
制御信号に応じて、レジスタRAまたはレジスタ
RBのどちらかの内容を出力線４９に供給する。 ２つの入力レジスタRUおよびRVが（第２図に
示すように）信号処理装置のデータ母線の分岐で
ある入力線５１に接続されている。RUレジスタ
５３は、制御線５５上の信号によつて選択的にロ
ードさせることができ、RVレジスタ５７は線５
９上の制御信号によつて選択的にロードさせるこ
とができる。 ２つのマルチプレクサ６１（Ｍ１）および６３
（Ｍ２）がそれぞれALU入力部１３および１５に
接続されている。各々には３つの入力部が備わつ
ている。 マルチプレクサＭ１の各入力部は、それぞれレ
ジスタRU５３，RM３５，RB４１の出力部に接
続されている。 これらの入力部の１つは、線６２上の制御ビツ
トに応答してALU入力部１３にゲトされる。マ
ルチプレクサＭ２の各入力部は、それぞれレジス
タRA３７，RB４１，RV５７の出力部に接続さ
れている。これらの入力部の１つは、線６４上の
制御ビツトに応答してALU入力部１５にゲート
される。 RUレジスタ５３の出力部は、また乗算器２１
（HMU）の第１の入力部２３に接続され、RVレ
ジスタ５７の出力部はまた乗算器２１の第２の入
力部２５に接続されている。 条件レジスタ６５は、ALU１１の出力部１７
に接続されている。これは、ALU出力値の現ス
テータス、すなわちそれがプラスかゼロかそれと
もマイナスであるかあるいは桁あふれが起つたか
どうかなどを反映する分岐表示信号を、線６７上
にもたらす。 デコーダを含む制御装置７１が、現命令のOP
コード線７３を介して受取り、制御線１９，３
９，４３，４７，５５，５９，６２，６４上の各
種の機能ユニツトに解読信号を送る。これらの各
制御線は、一般に制御装置７１の出力線７５と呼
ばれる。マシン・サイクルおよびサブ・サイクル
を定義するタイミング信号が全ての機能ユニツ
ト、それらの同期的操作を実現するために送られ
る。これらはここには明示していない。 この実施例では、乗算器２１が実行される命令
および現在のデコーダ信号とは独立に連続して作
動するので、各マシン・サイクル毎に２マシン・
サイクル前にそれぞれRUレジスタ５３およびRV
レジスタ５７中に記憶された２つのオペランドの
積の値が、RMレジスタ３５中で使用可能とな
る。 第２図の計算装置は、RAレジスタ３７とRBレ
ジスタ４１を交互に使つて別々の２つの結果値ｙ
（ｎ）およびｙ（ｎ−１）を累算することができ
るため、前に示した操作ステツプ順序４を実施す
るのに充分に適している。例えば、乗算器２１の
１つの入力に加わるRUレジスタ５３中のｈ
（ｋ）値を各サイクルごとに変え、そして乗算器
２１の他方の入力に加わるRVレジスタ５７中の
ｘ（ｎ−ｋ）値をもう１サイクルそのままにする
ことができる。また、乗算器２１から得られる一
連の積の各々は、交互に計算装置中で現在累算さ
れている２つの結果の一方または他方に属する。
詳しい例については後節で説明する。 第３図は本発明による計算装置を使用できる環
境を概略的に図示したものである。これは第２図
の計算装置そのものである計算セクシヨン１０
１、データ・メモリ１０３、命令メモリ１０５、
命令順序付け装置１０７、修正回路１０９および
既に第２図で示した制御装置７１を含んでいる。
２方向性データ母線１１１が、データ・メモリ１
０３、計算セクシヨン１０１（分岐４９および５
１を経て）、命令順序付け装置１０７および修正
回路１０９を相互に接続している。命令アドレス
線１１３が、命令順序付け装置１０７と命令メモ
リ１０５の間に備わつている。命令メモリ１０５
の出力部は、命令母線１１５である。この命令母
線の分岐７３は、OPコード情報を転送するため
に制御装置７１に接続され、分岐１１７は現命令
からデータ・メモリ１０３にオペランド・アドレ
ス情報を送るために修正回路１０９を介してメモ
リ・アドレス母線１１９に接続されている。線１
２１は、即値オペランドを転送するためにメモ
リ・アドレス母線１１９をデータ母線１１１に接
続している。 命令順序付け装置１０７の制御の下で、命令が
命令メモリ１０５から順次読取られる。これらの
命令は、データ・メモリ１０３中でのデータの読
取りおよび書込み、ならびに計算セクシヨン１０
１およびその他の装置との間でのデータの転送を
制御し、さらに制御線７５を介して、計算セクシ
ヨン１０１が実施する操作を、また１２３や１２
５などその他の制御線を介してその他の装置が実
施する操作を制御する。分岐条件線６７上の信号
により、計算セクシヨン１０１のALU中で得ら
れた現在の結果が、命令順序付け装置１０７の助
けをかりて命令の順序を変えることができる。こ
の信号処理装置の操作は、マイクロプロセツサ技
術で周知なので、これ以上詳しい説明は不必要で
ある。 次に例えば第２図に関して、計算セクシヨン１
０１の詳細な操作を説明する。 本実施例で使用される命令様式を第４図に示し
てある。各命令は、操作コード・セクシヨンとオ
ペランド・セクシヨンの２つのセクシヨンを含ん
でいる。操作コード・セクシヨンは、データ径路
およびゲートを制御するための転送コードTC、
ALUの操作を制御するための計算コードCC、お
よび特別の目的用の予備制御ビツトXCを含んで
いる。計算コードCCは、以下の各機能を制御す
るための５つのサブセクシヨンに細分される。す
なわちM1＝マルチプレクサ１の選択、M2＝マル
チプレクサ２の選択、AR＝ALU算術操作、SA
＝RAヘストア、SB＝RBへストア。オペラン
ド・セクシヨンOPDは、オペランド・アドレス
を含んでおり、または直接オペランドを含むこと
ができる。 命令セツトは操作コード・セクシヨンに多数の
異なる命令コードを与えることができるが、本発
明に関係する２，３のステツプのシーケンスに必
要なもの少しだけをここに列挙する。

【表】 （上記のリストで＜ｘ＞は、メモリ位置ｘまたは
レジスタｘの内容を意味する。） 上記に述べた計算装置の操作を説明するため、
方程式(1)をさらに簡単にして次式を得る。 これは各々が４つの積の累計和〔ｃ（０）＊ｘ
（ｎ）＋……＋ｃ(3)＊ｘ（ｎ−３）〕である多数の
関数値ｆ（ｎ）を計算しなければならないことを
意味している。 既に上記で述べたように、計算は、関数値の対
についてインタリーブ式に行なわれる。この各計
算サイクルをバツチと呼ぶことができるが、選択
したいくつかの後続バツチについて次の例で計算
順序を例示する。 以下に第２図の計算装置中で１バツチ、すなわ
ち２つの関数値を計算するための短い順序を列挙
する。

【表】

【表】

【表】 後続の各バツチ計算について、ｎの値および従
つて全てのアドレス（入力値）およびｆアドレス
（出力値）の値が指標付け操作によつて２単位
（＋２）ずつ増加される。 上記の例では、各出力値について４つの積だけ
を累算すればよかつた。この小さな数を選んだの
は、例の説明および理解を簡単にするためであ
る。実際には、デジタル・フイルタは６４（ない
しそれ以上）のタツプおよび係数を含むことがで
きるので、各出力値についてはるかに多くの係数
および入力値が必要となる。すなわち、上記の例
では、計算やメモリ・アクセスを使わない多くの
初期ステツプおよび最終ステツプがあるために効
率は低くみえるのが多数の係数（タツプ）を含む
実際の各アプリケーシヨンは、係数（タツプ）お
よび出力値毎に１プロセツサ・サイクルの値に漸
近的に近づき、これは可能な最大効率とみること
ができる。 他のアプリケーシヨン例 第１図のフイルタ例および方程式(1)と(2)中の関
数値は、実数値をもつ量のみにつて考慮したもの
である。この計算装置および方法は、複素数値を
もつ出力シーケンスの計算にもよく適している。
この場合、下記の各方程式にもとづいて各バツチ
中でインタリーブ式に計算された２つの値が実数
値およびそれに関連する虚数値となる。 複数数値を計算するための手順の最初の数ステ
ツプだけを以下に示す。

【表】

【表】 この計算手順の最初の部分からわかるように、
出力値fr（ｎ）およびfi（ｎ）の複素数対につい
てのバツチ計算で、係数cr（ｋ）およびci（ｋ）
の各複素数対について、５つの計算ステツプない
しプロセツサ・サイクルが必要である。 別のやり方として、１バツチ中で連続する２つ
の実数フイルタ出力を計算し、次のバツチでそれ
に関連した連続する２つの虚数フイルタ出力を計
算することができる。これは複素フイルタ出力対
および複素係数対について４プロセツサ・サイク
ルしか必要でない。 その他の可能なアプリケーシヨン 本発明による計算装置およびインタリーブ式操
作方法は、どのサイクルでも乗算器入力部でオペ
ランドの１つだけを変えれば、必要とする一連の
積が得られるように演算処理ステツプを配列でき
る、他の多数のアプリケーシヨンに使用すること
ができる。その例としては、実数および複素数フ
イルタ係数の調節、自動相関関数の計算、および
高速フーリエ変換「バタフライ」の評価がある。 ハードウエア乗算器の少し詳しい細部 原則的に第２図に示した乗算器２１は、１プロ
セツサ・サイクル中に２つの入力値の積をその出
力部に与える非常に高速のハードウエア乗算器で
ある。これはまた、各プロセツサ・サイクル中で
１つの入力値を変えることができる。しかしなが
ら、このような高速のハードウエア乗算器はやや
高価であり、多くの信号処理アプリケーシヨンに
は望ましくない。 従つて、既に上記で述べたように乗算器２１と
してより有利な形は、中間パイプライン・レジス
タを備えた２つのセクシヨンからなるパイプライ
ン式乗算器である。両方のセクシヨンは、２つの
オペランドを表わす入力ビツトのセツトを論理的
に組合わせ積を表わす出力ビツトのセツトとす
る、非同期的に作動するネツトワークである。乗
算器ネツトワークは原理はよく知られている（例
えばWaserほかの刊行物“Real−time
processing gains ground with fast digital
multiplier”Electronics、1977年９月29日号、
p93〜99にいくつかの例が挙げられている）が、
このネツトワークでは、１マシン・サイクル後に
セクシヨンの出力線に現われるビツトのセツト
がパイプライン・レジスタ中にクロツク・インさ
れ、そして次の１マシン・サイクル中で出力の積
ビツトのセツトを得るための次の論理的組合せに
使用できるようにセクシヨンの入力線に対する
入力ビツトのセツトとして使用される。 乗算器をｍ−１個の中間パイプライン・レジス
タを伴なうｍ個のセクシヨンに細分することは、
原理的には可能である。そうすればさらに遅い論
理回路構成を使用でききるようになるが、入力部
での２つのオペランドの印加と出力部でのそれら
の積の供給の間にｍサイクルの遅れを生じること
になる。

【図面の簡単な説明】

第１図は本発明による計算装置および方法の典
型的な適用例を例示した、デジタル・フイルタの
概略図、第２図は本発明による信号処理計算装置
のブロツク図、第３図は第２図の計算装置を使用
した、典型的な信号プロセツサのブロツク図、第
４図は第２図の計算装置の操作を制御するための
計算コード・フイールドを含む、第３図の信号プ
ロセツサに使用される命令様式を示す図である。 １１……演算論理装置（ALU）、２１……乗算
器、３５……乗算器出力レジスタ、３７，４１…
…累算レジスタ、５３，５７……入力レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ (a) 一方の入力系列からの順次的な入力値と
   他方の入力系列からの順次的な入力値とで構成
   されかつこれら両入力値が交互的に変化するよ
   うな入力値の対を受け取つて該対を構成する２
   つの入力値についての積を順次的に計算するパ
   イプライン式の乗算装置と、 (b) ２つの入力部と１つの出力部とを有し少なく
   とも加算と減算を遂行する演算装置と、 (c) 該演算装置の前記出力部に接続された２つの
   累算レジスタと、 (d) 前記演算装置の連続的な出力を交互的に前記
   ２つの累算レジスタの一方へロードするための
   制御手段と、 (e) 前記２つの累算レジスタからのデータを交互
   的に前記演算装置の２つの入力部のうちの所定
   の一方に通し、これと同時に、前記乗算装置か
   ら出力される最終積を前記演算装置の２つの入
   力部のうちの所定の他方に通すゲート手段と、 より成る信号処理計算装置。