JPH0235348B2 - - Google Patents

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JPH0235348B2
JPH0235348B2 JP58161418A JP16141883A JPH0235348B2 JP H0235348 B2 JPH0235348 B2 JP H0235348B2 JP 58161418 A JP58161418 A JP 58161418A JP 16141883 A JP16141883 A JP 16141883A JP H0235348 B2 JPH0235348 B2 JP H0235348B2
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multiplier
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F7/4991—Overflow or underflow

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Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は演算回路に関する。
〔従来技術〕
半導体製造技術の進歩に伴い、高集積度でかつ
高速度のLSIが可能となるにつれて、高速演算を
要求するリアルタイムデイジタル信号処理が可能
となり、このようなデイジタル信号処理を高速で
効率よく行うハードウエアの提供が重要となつて
いる。
デイジタル信号処理とは、アナログ信号をデイ
ジタル信号に変換し（Ａ／Ｄ変換し）、デイジタ
ル信号として取り扱い、必要とされるフイルタ操
作、直交変換等をデイジタル演算で実行する技術
である。
一般に、これらデイジタル信号処理において行
なわれる演算は(1)式に示すように、配列同士の積
和であることが多い。
YK＝N-1 〓l=0 al・Xl+K ……(1) ただし、ｌ＝０，１，２……，Ｎ−１ Ｋ＝０，１，２……，Ｎ−１ 従来、この種の演算装置は第１図に示すよう
に、乗算器１、演算器２、レジスタ(A)３、レジス
タ(B)４、シフター５、マルチプレクサ６、制御回
路７によつて構成される。乗算器１、演算器２は
固定小数点方式による演算を行なうものとする。
乗算器１の入力は係数および入力値系列であり、
時系列的に入力される。
固定小数点方式によるデータは２の補数で表わ
され、そのデータ形式は第２図で示されるよう
に、最上位ビツトに符号ビツト、最上位ビツトと
次のビツトの間に小数点を持つものとする。
次に本従来例により、２式で示すような演算を
行なう場合について説明する。
Ｙ＝N 〓i=1 ai・Xi ……(2) （ただしｉ＝１，２，………，Ｎ） 本演算は固定小数点方式によつて行なうため、
加算点においてオーバーフローが生じる可能性が
あり、オーバーフローに対する処理が必要であ
る。本演算では次に示すオーバーフローの処理を
行なうものとする。
(1) オーバーフローした加算結果に対し右シフト
１を行なうことにより加算結果を1/2倍の大き
さに正規化する。その値のデータ形式は第３図
のように変化する。
(2) 処理(1)を行なつた加算点以後の乗算結果に対
し、加算点におけるデータ形式をそろえるため
乗算結果に対し正規化を行なう。
本従来例によつて(2)式の演算を行なうために必
要なステツプを、第４図の流れを参照して以下に
示す。ただし演算開始時ｉは０、レジスタ(A)３は
クリアーされているものとする。
ステツプ；入力Xi，係数aiを乗算器１へセ
ツト。
ステツプ；レジスタ(A)３の内容と乗算器１の
出力を演算器２によつて加算、結果はレジ
スタ(A)３へ。
ステツプ；制御回路７は演算器２の加算結果
を検出、オーバーフローが生じてない場合
はｉ段目の演算終了、ｉを１増してステツ
プへ。
ステツプ；レジスタ(A)３の内容をシフター５
によつて右シフト１、ｉを増して次のステ
ツプへ。
ステツプ；入力Xi、係数aiを乗算器１へセ
ツト。（ここでのｉは前ステツプで１増し
たものを意味する。） ステツプ；レジスタ(A)３の内容をレジスタ(B)
４へ即避、同時にレジスタ(A)３をクリア
ー。
ステツプ；レジスタ(A)３の内容と乗算器１の
出力を演算器２によつて加算。
ステツプ；レジスタ(A)３の内容をシフター５
によつてオーバーフローの生じた回数分す
なわち１だけ右シフト。
ステツプ；レジスタ(A)３の内容とレジスタ(B)
４の内容を加算。
ステツプ；制御回路７は演算器２の加算結果
を検出、オーバーフローが生じていない場
合はｉ段目の演算終了、ｉを１増してステ
ツプ５へ。オーバーフローが生じている場
合は次のステツプへ、 ステツプ；レジスタ(A)３の内容をシフター５
によつて右シフト１、ｉを１増してステツ
プへ、 ステツプ〜ステツプは前記ステツプ〜ス
テツプの繰返しとなる。ただし、オーバーフロ
ーの生じた回数分だけレジスタ(A)３の内容がシフ
ター５によつて右シフトされる。すなわちステツ
プではレジスタ(A)３は右シフト２となり、オー
バーフローがＭ回生じたステツプ′ではレジス
タ(A)３は右シフトＭとなる。
このことは、シフター５のシフト量は、間接的
に決定できないためで、ステツプに相当するス
テツプにおけるシフト量に対して、オーバーフロ
ーの回数に応じた別々のルーチンを用意しなけれ
ばならない。
以上説明したように、従来方式による演算装置
では、本演算例におけるようなオーバーフロー処
理を行なう場合、制御回路はその処理として、 (1) オーバーフローの判定。
(2) オーバーフローの判定結果による２通りの異
なる処理への分岐。
を行なうため、処理は複雑化し、またシフト処理
に伴う演算ステツプ数の増加は加算点毎に３ステ
ツプずつであり、演算時間が増大するという欠点
があつた。
〔発明の目的〕
本発明の目的は、上記欠点を除去することによ
り、オーバーフロー処理が簡単に行え演算処理時
間の短縮された演算装置を提供することにある。
〔発明の構成〕
本発明の演算装置は、対応する入力データの乗
算を順次行う乗算器と、演算結果を記憶するレジ
スタと、前記演算結果が所定の結果であるか否か
を検出し各部を制御する制御回路と、前記演算結
果が所定の結果であるとき更新されるシフト量を
記憶する記憶手段と、この記憶手段のシフト量に
従つて前記乗算器の出力をシフトさせ、前記演算
結果が所定の結果であるとき前記レジスタの内容
を所定量シフトさせるシフターと、このシフター
の出力と前記レジスタの出力とにより所定の演算
を行い前記演算結果を出力する演算器とを含んで
構成される。
〔実施例の説明〕
以下、本発明の実施例について図面を参照して
説明する。
第５図は本発明の第１の実施例のブロツク図で
ある。
本第１の実施例は、乗算器１１と、レジスタ１
３と、乗算器１１の出力もしくはレジスタ１３の
内容をシフトするシフター１５と、レジスタ１３
の内容とシフター１５の出力を演算しレジスタ１
３に演算結果を出力する演算器１２と、記憶内容
により前記シフターのシフト量を決定する記憶手
段としてのシフター制御用レジスタ１４と、演算
器１２の演算結果を検出し所定の結果が得られた
場合シフター制御用レジスタ１４に記憶されてい
る内容を更新する制御回路１７とを含むことから
構成される。なお１６はマルチプレクサである。
制御回路１７はシフター制御用レジスタ１４の
内容変更、マルチプレクサ１６の入力選択、シフ
ター１５の制御、演算器１２の演算結果の検出を
行なう。シフター制御用レジスタ１４はその内容
がそのままシフター１５の右シフトのシフト量と
する。シフター１５はシフター制御用レジスタ１
４による制御、制御回路１７による制御の２つの
モードを持つものとする。乗算器１１、演算器１
２は従来例と同様なデータ形式を持つ固定小数点
方式とする。
次に本実施例を用いて(2)式で示される従来例で
用いたものと同様な演算について説明する。オー
バーフローに対する処理はまつたく同様なものと
する。
本実施例によつて(2)式の演算を行なうために必
要なステツプを第６図の流れ図を参照して以下に
示す。ただし演算間始時ｉは０、レジスタ１３、
シフター制御用レジスタ１４はクリアーされてい
るものとする。
ステツプ；入力Xi、係数aiを乗算器１１へ
セツト。
ステツプ；乗算器１１の出力をシフター１５
へセツト、シフター１５はシフター制御用
レジスタ１４の内容に従つて入力値に対し
右シフトを行なう。
ステツプ；レジスタ１３の内容とシフター１
５の出力を演算器１２によつて加算、結果
はレジスタ１３へ。
ステツプ；制御回路１７は演算器１２の演算
結果を検出、オーバーフローが生じていな
い場合はｉ段目の演算終了、ｉを１増して
ステツプへ。オーバーフローしている場
合は次のステツプへ。
ステツプ；レジスタ１３の内容をシフター１
５によつて右シフト１（この時のシフター
１５の制御は制御回路１７による）。
ステツプ；制御回路１７はシフター制御用レ
ジスタ１４の内容を１増す、ｉは１増して
ステツプへ 以上説明したように本実施例は、乗算器出力と
演算器入力の間にシフター制御用レジスタ１４に
よつて制御可能なシフター１５を設けることによ
つて、乗算結果を次々に加算していくような演算
において、オーバーフローに対する処理として、
シフト操作による手法を用いた場合に効果があ
る。
すなわち、本実施例により、第一に制御回路の
処理において、その処理は (1) オーバーフロー判定。
(2) オーバーフロー点での記憶手段の記憶内容の
の更新。
であるため、オーバーフローの有無に関係なく同
一の処理系によつて処理でき、従つて、処理の複
雑化は生じないという効果がある。
第二にシフト処理に伴う演算ステツプ数の増加
はシフターによつてシフトを行なう１ステツプの
まで使るためＮ個の加算を持つ演算における増加
ステツプは高々Ｎステツプであり演算時間の増大
は従来方式に比べ1/2ないしは1/3程度になるとい
う効果がある。
第７図は本発明の第２の実施例のブロツク図で
ある。
本実施例は記憶手段として、第５図の第１の実
施例ではレジスタを用いたが、このレジスタの代
りに制御回路によつてカウント動作が制御可能な
カウンタ１８を用いたものであり第１の実施例と
同様な動作が行なえることは明白である。
〔発明の効果〕
以上、詳細に説明した通り、本発明の演算装置
は、乗算器出力と演算器入力との間に、特別な記
憶手段による制御可能なシフターを設け、加算器
出力に対して自動的にシフトを行うことができる
ので、従来のような複雑なオーバーフロー処理が
必要でなくなり演算処理時間を短縮できるていう
効果を有している。
【図面の簡単な説明】
第１図は従来の演算装置の一例のブロツク図、
第２図は本従来例及び本発明の実施例で扱つた固
定小数点方式のデータ形式図、第３図は正規化に
おけるデータ形式の変化を示す図、第４図は第１
図の従来例による演算例の流れ図、第５図は本発
明の第１の実施例のブロツク図、第６図は本発明
の第１の実施例による演算例の流れ図、第７図は
本発明の第２の実施例のブロツク図である。 １……乗算器、２……演算器、３……レジスタ
(A)、４……レジスタ(B)、５……シフター、６……
マルチプレクサ、７……制御回路、１１……乗算
器、１２……演算器、１３……レジスタ、１４…
…シフター制御用レジスタ、１５……シフター、
１６……マルチプレクサ、１７……制御回路、１
８……カウンタ。

Claims (1)

  1. 【特許請求の範囲】 １ 対応する入力データの乗算を順次行う乗算器
    と、演算結果を記憶するレジスタと、前記演算結
    果が所定の結果であるか否かを検出し各部を制御
    する制御回路と、前記演算結果が所定の結果であ
    るとき更新されるシフト量を記憶する記憶手段
    と、この記憶手段のシフト量に従つて前記乗算器
    の出力をシフトさせ、前記演算結果が所定の結果
    であるとき前記レジスタの内容を所定量シフトさ
    せるシフターと、このシフターの出力と前記レジ
    スタの出力とにより所定の演算を行い前記演算結
    果を出力する演算器とを含むことを特徴とする演
    算装置。 ２ シフト量を記憶する記憶手段がレジスタから
    構成される特許請求の範囲第１項記載の演算装
    置。 ３ シフタ量を記憶する記憶手段がカウンタから
    構成される特許請求の範囲第１項記載の演算装
    置。
JP58161418A 1983-09-02 1983-09-02 演算装置 Granted JPS6054070A (ja)

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JP58161418A JPS6054070A (ja) 1983-09-02 1983-09-02 演算装置
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JPS6054070A JPS6054070A (ja) 1985-03-28
JPH0235348B2 true JPH0235348B2 (ja) 1990-08-09

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