JP3497852B1 - 演算方法および演算回路 - Google Patents

演算方法および演算回路

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Abstract

【要約】 【課題】 プロセッサ上のレジスタのダイナミックレン
ジを拡大する演算方法および演算回路を提供する。 【解決手段】 演算方法において、演算器４とアキュム
レータ１とによりプロセッサの演算を実行する手順と、
制御回路により演算器４のキャリー信号と演算器４への
データバス２からの入力データの符号信号に規則的に応
じてアップダウンカウンタ５の内容をアキュムレータ１
の内容と組み合わせて正しい値になるように制御する制
御信号をアップダウンカウンタ５に出力する手順と、ア
キュムレータ１によりアキュムレータ１の値をデータバ
ス２と演算器４に出力する手順と、アップダウンカウン
タ５によりアキュムレータ１の許容範囲を超えた正しい
値の上位部分の値を有するアップダウンカウンタ５の値
をデータバス２に出力する手順と、からなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プロセッサの演算
回路に関し、特にハードウエアの増加を最小に抑え、コ
ストを増加させることなくプロセッサの演算のダイナミ
ックレンジを増大させる演算回路および演算方法に関す
る。
【０００２】
【従来の技術】プロセッサ上のデータ演算は、レジス
タ、データバス及びメモリアレイを使用して実行され
る。大部分のプロセッサはアキュムレータと呼ばれる１
個以上のレジスタを有する。アキュムレータ・レジスタ
（以下、「アキュムレータ」という。）は、プロセッサ
の算術及び論理演算を実行する装置である。
【０００３】演算時、データはプロセッサのメモリから
読み出され、アキュムレータに記憶される。それから、
加算（ＡＤＤ）や減算（ＳＵＢＴＲＡＣＴ）指令に基づ
く演算がアキュムレータを用いて実行される。これらの
演算後に、結果がアキュムレータに記憶される。このと
き、メモリの内容は変化しないままである。
【０００４】
【発明が解決しようとする課題】ＤＳＰ（ＤＳＰ：Ｄｉ
ｇｉｔａ１ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）など
多くのプロセッサでは、信号処理計算などで累積演算
（以下、「累算」という。）を行う場合、レジスタでの
オーバーフローの問題がある。
【０００５】状態評価器やカルマン・フィルタに用いら
れているような多くの被制御アルゴリズムで、アキュム
レータの累算された結果がレジスタの範囲を超えて、レ
ジスタ・オーバーフローを発生する場合がある。例え
ば、３２ビット・アキュムレータは３２ビット・レジス
タの最大正値又は最大負値を超える結果を有する場合が
ある。このオーバーフローを収容するため、現在のビッ
ト・サイズを越えてレジスタを拡張し、そのダイナミッ
クレンジを拡大することも可能である。
【０００６】しかしながら、アキュムレータの元のビッ
ト・サイズに対して書かれた命令とコードは、この新た
なダイナミックレンジにしたアキュムレータのビット・
サイズとは適合しない。従って、両者で同じ数値演算は
保持されず、レジスタのキヤリとオーバーフロー・フラ
ッグに対する効果はダイナミックレンジを拡張した場合
としなかった場合で異なる。
【０００７】レジスタの範囲を物理的に拡張する代わり
に浮動小数点演算を実装してもよいが、これらの演算は
更なる命令とソフトウェア・コードを必要とする。さら
に、以上の解決方法は全て、より多くのシリコン、即ち
ハードウエアを必要とし、プロセッサ上に実装するため
に費用がかかる。
【０００８】以上のことから、より多くのシリコンを必
要とせず、又はコストを増大せずに、プロセッサ上のレ
ジスタのダイナミックレンジを拡大する方法の必要性が
認められる。
【０００９】関連技術を示す特開２０００−３５８７５
号公報では、以上の問題を解決する方法として、アキュ
ムレータにアップダウンカウンタ（特開２０００−３５
８７５号公報では「オーバーフロー・カウンタ」）を設
ける方法を開示している。「オーバ−フロー・カウン
タ」はアキュムレータのオーバーフロー信号をカウント
するレジスタであり、累算の途中の結果がアキュムレー
タの使用ビット数内の正しい値を表す許容範囲内に収ま
っていないときに前記許容範囲内の所定値以外の値を有
するように機能する。特開２０００−３５８７５号公報
は、この「オーバーフロー・カウンタ」を設けること
で、従来大量に必要であった半導体集積回路のゲート量
すなわちシリコン量を増加させることなく、アキュムレ
ータのダイナミックレンジの拡大を実現している。
【００１０】しかしながら、特開２０００−３５８７５
号公報による方法では以下の問題がある。
【００１１】累計演算が終了した時点での最終演算結
果の正当性の問題：累計演算が終了した時の結果が、ア
キュムレータの使用ビット数の許容範囲に収まっている
場合は正しい値を得られるが、アキュムレータの前記許
容範囲に収まっていない場合、即ち、正のオーバーフロ
ーまたは負のオーバーフローが発生した場合、アキュム
レータの演算範囲を前記許容範囲内の正の最大値または
負の最大値に蝕和させる処理をするため、正しい値が得
られない。
【００１２】具体的にはアキュムレータが１６ビットの
場合、累算の結果が−２15より小さいときは−２15に、
累算の結果が２15−１より大きいときは２15−１として
演算結果を飽和させる。このため、真の（１６ビット以
上の）データを得ることができない。
【００１３】図９を用いて詳細に説明する。
【００１４】図９に示すように、累算スタートからの実
際の累積演算の経過が実線のとおりの場合、アキュムレ
ータの内容はアキュムレータの許容範囲を推移し、一旦
オーバーフローを経由してアキュムレータの許容範囲に
戻ってくる。その後、再度オーバーフローに進み累算を
終了する。
【００１５】従来の演算回路の動作は、図９において、
累算値が２15−１より大きいときは２15−１として演算
結果を飽和させる。その後、累算値が減少を始めると、
アキュムレータの内容がＰ点から減少を始め、実線に倣
って鎖線のように減少する。その後、実線の演算経過に
倣って同様に動作する。この結果、この従来の演算回路
はオーバーフローが発生すると、最終累算値が実際の累
算値と違ったものになる欠点があった。
【００１６】上記特開２０００−３５８７５号公報の例
の場合はアキュムレータの累算値が２15−１より小さい
ときは従来の演算回路と同じであるが、アキュムレータ
の累算値が２15−１以上となった場合も正しい値を保持
し続ける点が異なっている。しかし、累算終了時に累算
結果がアキュムレータの許容範囲を超えていた場合（図
９のＡ点）、演算結果は飽和されて出力する（図９のＣ
点）。この結果、正しい値と出力値にはＡ−Ｃの差が発
生し、正しい値が得られない欠点が存在した。
【００１７】複数の変数を同時に演算する場合の問
題：独立した複数の変数に対して交互に演算を行う必要
がある場合、特開２０００−３５８７５号公報による方
法では毎回、アキュムレータの拡張部分が入っているカ
ウンタの値（「オーバーフロー・カウンタ」の値）を待
避する必要がある。この待避のための操作がオーバヘッ
ドとなり高速に演算ができない問題がある。
【００１８】このような問題の発生する累算には、複素
数の累算がある。複素数の累算では実数側の変数と虚数
側の２つの変数を独立に交互に行う必要がある。例え
ば、実数側の変数の演算から虚数側の変数の演算に切り
替えるとき、実数側の値を保持していたカウンタの内容
を退避する処理が必要となり、この処理のためにオーバ
ーヘッドが生じる。
【００１９】本発明の目的は、従来のレジスタ演算に付
随する上記欠点と問題を実質的に除去又は減少させるた
めに、プロセッサ上のレジスタのダイナミックレンジを
拡大する演算方法およびそのための演算回路を提供する
ことである。
【００２０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１） 演算方法において、演算器とアキュムレータと
により プロセッサの演算を実行する手順と、制御回路
により 前記演算器のキヤリー信号と前記演算器へのデ
ータバスからの入力データの符 号信号とに規則的に応
じてアップダウンカウンタの内容を前記アキュムレータ
の内容と組み合わせて正しい値になるように制御する制
御信号を前記アップダウンカウンタに出力する手順と、
前記アキュムレータにより 前記アキュムレータの値を
前記データバスと前記演算器に出力する手順と、前記ア
ップダウンカウンタにより 前記アキュムレータの内容
と組み合わせて正しい値となるように制御信号に基づい
て制御する 前記アップダウンカウンタの値を前記デー
タバスに出力する手順と、からなることを特徴とする。 （２） 演算回路において、演算器の演算結果を記憶
し、記憶した内容をデータバスと前記演算器に出力する
アキュムレータと、前記アキュムレータの内容と前記デ
ータバスからのデータの内容を演算する前記演算器と、
前記演算器のキャリー信号と前記演算器への前記データ
バスからの前記データの符号信号とに規則的に応じてア
ップダウンカウンタの内容を前記アキュムレータの内容
と組み合わせて正しい値になるように制御する制御信号
を前記アップダウンカウンタに出力する制御回路と、前
記制御回路から出力される制御信号によって自らの内容
を正しい値の上位部分の値にさせ、その内容を前記アキ
ュムレータの許容範囲の値と組み合わせて正しい値とな
る値として前記データバスに出力するアップダウンカウ
ンタと、からなることを特徴とする。 （３） 演算方法において、演算器とアキュムレータと
により プロセッサの演算を実行する手順と、制御回路
により 前記演算器のオーバーフロー信号と前記演算器
の演算結果の符号信号に規則的に応じて 、アップダウ
ンカウンタの内容をオーバーフロー回数値とする手順
と、前記アキュムレータにより 前記アキュムレータの
値をデータバスと前記演算器に出力する手順と、補正回
路により 前記アップダウンカウンタの値を補正時の前
記アキュムレータの値の前記符号信号に規則的に応じて
その内容を前記アキュムレータの内容と組み合わせて正
しい値になるように補正し、補正した内容を前記データ
バスに出力する手順と、前記アップダウンカウンタによ
り制御回路から出力される制御信号によって自らの内容
をオーバーフローの回数にさせ、その内容を前記アキュ
ムレ一夕の許容範囲を超えたオーバーフローの回数値と
して前記データバスまたは前記補正回路に出力する手順
と、からなることを特徴とする。
【００２１】（４） 演算回路において、演算器の演算
結果を記憶し、記憶した内容をデータバスと前記演算器
に出力するアキュムレータと、前記アキュムレータの内
容と前記データバスからのデータの内容を演算する前記
演算器と、前記演算器のオーバーフロー信号と前記演算
器の演算結果の符号信号に規則的に応じてアップダウン
カウンタの内容をオーバーフローの回数になるように制
御信号を前記アップダウンカウンタに出力する制御回路
と、前記制御回路から出力される制御信号によって自ら
の内容を前記オーバーフローの回数値にさせ、その内容
を前記データバスまたは補正回路に出力する前記アップ
ダウンカウンタと、前記アップダウンカウンタの値を補
正時の前記アキュムレータの値の符号信号に従って、内
容を前記アキュムレータの内容と組み合わせて正しい値
になるように補正し、補正した内容を前記データバスに
出力する前記補正回路と、からなることを特徴とする。
【００２２】（５） 演算方法において、プロセッサに
より複数のアップダウンカウンタ及び複数のアキュムレ
ータを重複しないで組として選択する手順と、演算器と
前記アキュムレータとにより前記プロセッサの演算を実
行する手順と、制御回路により前記演算器のキヤリー信
号と前記演算器へのデータバスからの入力データの符号
信号に規則的に応じて前記アップダウンカウンタの内容
を前記アキュムレータの内容と組み合わせて正しい値に
なるように制御する制御信号を前記アップダウンカウン
タに出力する手順と、前記アキュムレータにより前記ア
キュムレータの値を前記データバスと前記演算器に出力
する手順と、前記アップダウンカウンタにより前記アキ
ュムレータの内容と組み合わせて正しい値となるように
制御信号に基づいて制御する前記アップダウンカウンタ
の値を前記データバスに出力する手順と、からなること
を特徴とする。
【００２３】（６） 演算回路において、重複しないで
複数の内の１つのアップダウンカウンタと組となり、演
算器の演算結果を記憶し、記憶した内容をデータバスと
前記演算器に選択的に出力する複数のアキュムレータ
と、前記アキュムレータの内容と前記データバスからの
データの内容を演算する前記演算器と、前記演算器のキ
ヤリー信号と前記演算器の前記データバスからの前記デ
ータの符号信号に規則的に応じて前記アップダウンカウ
ンタの内容を前記アキュムレータの内容と組み合わせて
正しい値になるように制御する制御信号を前記アップダ
ウンカウンタに出力する制御回路と、前記アキュムレー
タと組となり、前記制御回路から出力される制御信号に
よって自らの内容を前記正しい値の上位部分の値にさ
せ、その内容を前記アキュムレータの許容範囲の値と組
み合わせて正しい値となる値として前記データバスに選
択的に出力する複数の前記アップダウンカウンタと、か
らなることを特激とする演算回路。
【００２４】（７） 演算方法において、プロセッサに
より 複数のアップダウンカウンタ及び複数のアキュム
レータを重複しないで組として選択する手順と、演算器
と前記アキュムレータとにより 前記プロセッサの演算
を実行する手順と、制御回路により前記演算器のオーバ
ーフロー信号と前記演算器の演算結果の符号信号とに規
則的に応じて、前記アップダウンカウンタの内容をオー
バーフロー回数値とする手順と、前記アキュムレータに
より複数のアキュムレ一夕の値をデータバスおよび前記
演算器に出力する手順と、前記アップダウンカウンタに
より制御回路から出力される制御信号で自らの内容をオ
ーバーフローの回数にさせ、その内容を前記アキュムレ
ータの許容範囲を超えたオーバーフローの回数値として
前記データバスまたは補正回路に出力する手順と、前記
補正回路により前記アップダウンカウンタの値を補正時
の前記アキュムレータの値の符号信号に規則的に応じて
その内容を前記アキュムレータの内容と組み合わせて正
しい値になるように補正し、その補正した内容を前記デ
ータバスに出力する手順と、からなることを特徴とす
る。
【００２５】（８） 演算回路において、重複しないで
複数の内の１つのアップダウンカウンタと組となり、演
算器の演算結果を記憶し、記憶した内容をデータバスと
前記演算器に出力するアキュムレータと、前記アキュム
レータの内容と前記データバスからのデータの内容を演
算する前記演算器と、前記演算器のオーバーフロー信号
と前記演算器の演算結果の符号信号に規則的に応じて前
記アップダウンカウンタの内容をオーバーフローの画数
値になるように制御信号を前記アップダウンカウンタに
出力する制御回路と、前記アキュムレータと組となり、
前記制御回路から出力される制御信号によって自らの内
容を前記オーバーフローの回数値にさせ、その内容を補
正回路または前記データバスに出力する複数の前記アッ
プダウンカウンタと、前記アップダウンカウンタの値を
補正時の前記アキュムレータの値の符号信号にしたがっ
てその内容を前記アキュムレータの内容と組み合わせて
正しい値になるように補正し、補正した内容を前記デー
タバスに出力する補正回路と、からなることを特徴とす
る。 （９） 上記（１）、（３）、（５）および（７）のい
ずれか１項記載の演算方法において、前記制御信号を、
前記演算器のキヤリー信号と前記演算器への前記データ
バスからの入力データの符号信号に規則的に応じて前記
アップダウンカウンタの内容を＋１、無変化および−１
のいずれか１つにする前記制御信号としたことを特徴と
する。 （１０） 上記（２）、（４）、（６）および（８）の
いずれか１項記載の演算回路において、前記制御信号
を、前記演算器のキャリー信号と前記演算器への前記デ
ータバスからの入力データの符号信号に規則的に応じて
前記アップダウンカウンタの内容を＋１、無変化および
−１のいずれか１つにする制御信号としたことを特徴と
する。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図を
参照して詳細に説明する。
【００２７】まず、本発明のダイナミックレンジを拡大
する手法について説明する。
【００２８】累算がアキュムレータの使用ビット数によ
り決まる許容範囲を超えてオーバーフローが発生したと
き、アップダウンカウンタには、アキュムレータの許容
範囲を越えた累算値の上位部分に相当する正しい値が入
っている。また、アキュムレータにはこのアキュムレー
タの使用ビット数により決まる値、即ち、許容範囲内の
累算値の下位部分に相当する値が入っている。したがっ
て累算結果がアキュムレータの許容範囲を越えた場合で
も、これら２つのレジスタの値から、最終的な累算値の
正しい値を得ることができるようになっている。
【００２９】また、累算の結果、一旦オーバーフローに
なっても、そのオーバーフローの間中正しい値を持って
いる。そのため、オーバーフローの状態で演算が終了し
ても、正しい値を出力することができるので、先の特開
２０００−３５８７５号公報に示された方法のような誤
った値を出す不都合が生じない。
【００３０】（第１実施例）図１は本発明の第１実施例
を示す図である。
【００３１】この説明ではアキュムレータ、データバ
ス、メモリ、演算器のビット幅を１６ビットとして説明
する。また、アップダウンカウンタのビット幅を８ビッ
トとする。即ち、この例では本来１６ビット幅のアキュ
ムレータに対して８ビット分ダイナミックレンジを拡大
している。
【００３２】接続及び各構成部品を説明する。
【００３３】以下の説明では、図中の同じ機能を持つ部
品に対しては全て同じ番号を用いている。例えば、第１
実施例の説明での演算器４と第２実施例の説明での演算
器４は同一の機能を持つ。
【００３４】データバス２はアキュムレータ１、メモリ
３、演算器４、アップダウンカウンタ５、制御回路６に
接続されている。アキュムレータの「内容」、データバ
スからのデータの「内容」、アップダウンカウンタの
「内容」と用いられている「内容」は、各ビットが値を
有する一連のビットからなるデータをいう。
【００３５】演算器４はメモリ３からデータバス２を介
して転送されたデータとアキュムレータ１の値を入力し
て、１６ビットの演算を行い、演算結果をアキュムレー
タ１に出力する。また演算器４は、演算のキャリー信号
９を制御回路６に出力する。演算器４は一般的なＡＬＵ
である。この演算器４の機能は必ずしも以下に限定され
ないが、加算、減算などの演算が可能である。この実施
例では加算演算を例として説明する。
【００３６】アキュムレータ１はデータバス２以外に演
算器４に直接接続され、演算器４からの１６ビットの演
算結果を格納し、アキュムレータ１の値を演算器４に入
力する。またアキュムレータ１の値は、データバス２を
介してメモリ３に転送することも可能である。
【００３７】制御回路６はアップダウンカウンタ５を制
御する。制御回路６の入力は２つある。１つは、演算器
４のデータバス２から接続されている側のデータ入力７
の最上位ビット即ち符号ビット８で、もう１つは演算器
４のキャリー信号９である。制御回路６はこれら２つの
入力からアップダウンカウンタ５の値の変動を制御す
る。具体的には、アップダウンカウンタ５の値を無変化
もしくは＋１（１加算する。以下、同じ）、−１（１減
算する。以下、同じ）させる。
【００３８】アップダウンカウンタ５は制御回路６から
の制御信号により値を無変化、＋１、−１にする。
【００３９】次に、第１実施例の動作を説明する。
【００４０】図５は第１実施例の動作フロー図である。
【００４１】メモリ３に累算すべき複数のデータが入っ
ている状態から、第１実施例の動作は以下のように行わ
れる。
【００４２】（１）初期化：ステップＳ５００におい
て、アップダウンカウンタ５の内容、アキュムレータ１
の内容を初期値に初期化する。この説明ではこの初期値
を０とする。
【００４３】（２）演算：ステップＳ５０１において、
累算の演算を行う。このステップＳ５０１は累算すべき
データがなくなるまで行われる。なお、ステップＳ５０
１では以下のステップＳ５０３〜Ｓ５０６の４つのステ
ップを実行する。
【００４４】（２．１）ステップＳ５０３において、メ
モリ３から累算すべきデータをデータバス２に転送す
る。
【００４５】（２．２）ステップＳ５０４において、ア
キュムレータ１の値とステップＳ５０３において、メモ
リ３から転送したデータを演算器４で加算する。この加
算の結果、アキュムレータ１の値は以下のように更新さ
れる。
【００４６】アキュムレータ１の値＋メモリ３の値→ア
キュムレータ１の値（更新後） このとき演算器４では加算演算のキャリーが発生する場
合がある。その値は、キャリー信号９として制御回路６
に出力される。
【００４７】（２．３）ステップＳ５０５では、制御回
路６によってアップダウンカウンタ５を制御する。制御
回路６は、ステップＳ５０４で演算器４から出力された
キャリー信号９と、ステップＳ５０３においてメモリ３
から転送したデータの符号ビットの値すなわち演算器４
のデータ入力７の符号ビット８から表１の制御論理で動
作する。
【００４８】アップダウンカウンタ５はこの制御論理で
動作し、値を更新する。アップダウンカウンタ５の値は
累算値の上位部分に相当する値である。即ち、 累算値
がアキュムレータ１の前記許容範囲（例では１６進数の
７ＦＦＦ〜８０００）を正の方向に超えている場合は超
えた分の正の値を示し、逆に許容範囲を負の方向に超え
ている場合は、負の値を示している。アップダウンカウ
ンタ５の値が０と等しい場合は累算値はアキュムレータ
１の許容範囲にある。
【００４９】
【表１】
【００５０】オーバーフロー時のアップダウンカウンタ
の設定は、例えば、カウンタを２ビット、アキュムレー
タを４ビットで例示すると、以下のようになる。 アキュムレータの内容が最大値の状態 →オーバーフ
ロー発生時 負のオーバーフロー ００ １０００ → １１
１０００ 正のオーバーフロー ００ ０１１１ → ０１
０１１１ （２．４）ステップＳ５０６では、累算の演算を終了す
るかどうかを判断する。累算すべきデータがまだある場
合（ＮＯ）は、ステップＳ５０３に再び戻って累算の演
算を続行する。累算すべきデータがもうない場合（ＹＥ
Ｓ）は、累算の演算を終了する。
【００５１】（３）結果出力：ステップＳ５０２におい
て、累積演算の結果をデータバス２に出力する。累積演
算の結果、アキュムレータ１にはアキュムレータの使用
ビットの値、即ち、許容範囲内の累算値の下位部分（累
算値の全ビットの内の下位ビット部分）に相当する値が
入っている。一方、アップダウンカウンタ５には、アキ
ュムレータ１の前記許容範囲を超えた、累算値の上位部
分（前記下位ビット部分とで前記累算値の全ビットを構
成する部分）に相当する値が入っている。この累算値は
前記上位部分と前記下位部分で全ビットが構成される。
アキュムレータ１とアップダウンカウンタ５の値をデー
タバス２に出力する。
【００５２】以上のように第１実施例によれば、ステッ
プＳ５０５での操作によって、アップダウンカウンタ５
には、アキュムレータ１の前記許容範囲を越えた累算値
の前記上位部分に相当する正しい値が入っている。ま
た、アキュムレータ１にはこのアキュムレータ１の前記
許容範囲内の累算値の前記下位部分に相当する値が入っ
ている。したがって累算結果がアキュムレータ１の許容
範囲を越えた場合でも、これら２つのレジスタの値か
ら、最終的な累算値の範囲全体での正しい値を得ること
ができる。
【００５３】また、このアキュムレータ１とアップダウ
ンカウンタ５はデータバス２に接続されているので、デ
ータバス２に接続されているレジスタやメモリなどの他
の部分に転送したり、他の部分から参照することができ
る。例えば、アキュムレータ１とアップダウンカウンタ
５の値をデータバス２を介してメモリ３に転送すること
も可能である。
【００５４】第１実施例では、アキュムレータ１が１６
ビットでアップダウンカウンタ５は８ビットであるの
で、最高で２４ビットの累積演算結果を正しい値で得る
ことができる。つまり、８ビットのアップダウンカウン
タ５が本来１６ビット幅のアキュムレータ１に対して２
４ビットのダイナミックレンジを提供していることと等
価である。
【００５５】このように、累加算演算などで演算器４の
演算結果がアキュムレータ１の許容範囲を超える場合
は、アップダウンカウンタ５は自分のビット範囲におい
てアキュムレータ１に対して必要なだけのダイナミック
レンジの拡大を可能とする。一方、累加算演算以外の一
般的な演算で、演算器４の演算結果がアキュムレータ１
の許容観囲を超えない場合においては、アキュムレータ
１は本来の１６ビットのレジスタとして問題なく動作す
る。
【００５６】すなわち、アップダウンカウンタ５または
制御回路６は、アキュムレータ１に何の影響も与えない
からである。この場合、プロセッサはアップダウンカウ
ンタ５または制御回路６などの第１実施例による拡張部
分を一切使用することなく、１６ビットのアキュムレー
タ１を必要とする一般的な命令を実行することが可能で
ある。
【００５７】（第２実施例）
【００５８】図２は本発明の第２実施例を示す図であ
る。
【００５９】この実施例では、第１実施例と同じよう
に、アキュムレータ、データバス、メモリ、演算器のビ
ット幅を１６ビットとして説明する。また、アップダウ
ンカウンタのビット幅を８ビットとする。即ち、この例
では本来１６ビット幅のアキュムレータに対して８ビッ
トダイナミックレンジを拡大している。
【００６０】次に、接続及び各構成部品の動作を説明す
る。
【００６１】データバス２は、演算器４，メモリ３、ア
キュムレータ１、アップダウンカウンタ５、補正回路１
０に接続されている。
【００６２】演算器４はメモリ３からデータバス２を介
して転送されたデータとアキュムレータ１の値を入力し
て、１６ビットの演算を行い、演算結果をアキュムレー
タ１に出力する。また演算器４は、演算結果のオーバー
フロー信号１１と演算結果の符号信号１２を制御回路１
６に出力する。演算器４は一般的なＡＬＵである。この
演算器４の機能は必ずしも以下に限定されないが、加
算、減算などの演算が可能である。この実施例では加算
演算を行う。
【００６３】アキュムレータ１はデータバス２以外に演
算器４に直接接続されている。このアキュムレータ１は
演算器４からの１６ビットの演算結果を格納する。ま
た、前述の通り、このアキュムレータ１の値は演算器４
の入力として用いられる。更に、アキュムレータ１の値
は、データバス２を介してメモリ３に転送することも可
能である。
【００６４】制御回路１６はアップダウンカウンタ５を
制御する。制御回路１６の入力は２つある。１つは演算
器４のオーバーフロー信号１１で、もう１つは演算結果
の符号信号１２である。制御回路１６はこれら２つの入
力からアップダウンカウンタ５の値の変更を制御する。
具体的には、アップダウンカウンタ５の値を無変化もし
くは＋１、−１させる。
【００６５】アップダウンカウンタ５は制御回路１６か
らの信号により値を＋１、−１、無変化に変更する。
【００６６】補正回路１０はアキュムレータ１の出力信
号の符号ビット１３によってアップダウンカウンタ値を
補正する。
【００６７】即ち、アップダウンカウンタ５には、累算
結果がアキュムレータ１の許容範囲を越えた場台発生し
たオーバーフローの回数が入っている。このカウンタ値
は累算値の上記上位部分とは異なるため、累算値の上位
部分の本当の値を得るためには補正が必要となる。カウ
ンタ値を補正し、累算値の上位部分の本当の値を得るた
めの操作を補正回路１０で実現する。
【００６８】次に、第２実施例の動作を説明する。
【００６９】図６は第２実施例の動作フロー図である。
【００７０】メモリ３に累算すべき複数のデータが入っ
ている。
【００７１】第２実施例の動作は以下のように行われ
る。
【００７２】（１）初期化：ステップＳ６００におい
て、アップダウンカウンタ５、アキュムレータ１を初期
値に初期化する。第２実施例ではこの初期値を０とす
る。
【００７３】（２）演算：ステップＳ６０１において、
累算の演算を行う。このステップＳ６０１は累算すべき
データがなくなるまで行われる。なお、ステップＳ６０
１では以下のステップＳ６０３〜Ｓ６０６の４つのステ
ップを実行する。
【００７４】（２．１）ステップＳ６０３において、メ
モリ３から累算すべきデータをデータバス２に転送す
る。
【００７５】（２．２）ステップＳ６０４において、ア
キュムレータ１の値とステップＳ６０３においてメモリ
３から転送したデータを演算器４で加算演算する。演算
の結果、アキュムレータ１の値は以下のように更新され
る。
【００７６】アキュムレータ１の値＋メモリ３の値→ア
キュムレータ１の値（更新後）この時、演算器４では加
算演算のオーバーフローが発生する場合がある。その値
は、オーバーフロー信号１１として制御回路１６に出力
される。また、演算器４の演算結果の符号信号１２も制
御回路１６に出力される。
【００７７】（２．３）ステップＳ６０５では、制御回
路１６によってアップダウンカウンタ５を制御する。制
御回路１６は、ステップＳ６０２で演算器４から出力さ
れたオーバーフロー信号１１と演算結果の符号信号１２
から表２の制御論理で動作する。
【００７８】
【表２】
【００７９】アップダウンカウンタ５はこの制御論理で
動作し、値を更新する。アップダウンカウンタ５に入っ
ている値は正のオーバーフローが発生したとき＋１し、
負のオーバーフローが発生したとき一１した値である。
この値は累算値がアキュムレータ１の許容範囲（例では
１６進数の７ＦＦＦ〜８０００）を正の方向に越えてい
る場合は正の値を示し、逆に許容範囲を負の方向に超え
ている場合は、負の値を示している。アップダウンカウ
ンタ５の値が０と等しい場合は累算値はアキュムレータ
１の許容範囲にある。 （２．４）ステップＳ６０６では、累算の演算を終了す
るかどうかを判断する。累算すべきデータがまだある場
合（ＮＯ）は、ステップＳ６０３に再び戻って累算の演
算を続行する。累算すべきデータがもうない場合（ＹＥ
Ｓ）は、累算の演算を終了する。 （３）結果出力：ステップＳ６０２において、補正回路
１０によってアップダウンカウンタ５の値の補正を行
い、累積演算の結果をデータバス２に出力する。
【００８０】ステップＳ６０２はステップＳ６０７とス
テップＳ６０８を含む。ステップＳ６０７とステップＳ
６０８は並列に行う。
【００８１】（３．１）ステップＳ６０７において、補
正回路１０によってアップダウンカウンタ５の値を補正
しデータバス２に出力する。累算結果がアキュムレータ
１の許容範囲を越えた場合、アップダウンカウンタ５に
は、発生したオーバーフローの回数が入っている。この
カウンタ値はアキュムレータ１の許容範囲を超えた累算
値の上位部分とは異なるため、累算値の上位部分の正し
い値を得るためには補正が必要となる。カウンタ値を補
正し、累算値の上位部分の正しい値を得るための操作を
補正回路１０で実現する。補正回路１０は表３の論理で
動作する。
【００８２】
【表３】
【００８３】補正したアップダウンカウンタ５の値はデ
ータバス２に出力する。
【００８４】（３．２）ステップＳ６０８では、アキュ
ムレータ１の値をデータバス２に出力する。
【００８５】以上のように第２実施例によれば、ステッ
プＳ６０７において補正回路１０で補正されたアップダ
ウンカウンタ５の値は、アキュムレータ１の許容範囲を
越えた累算値の上位部分に相当する正しい値になってい
る。また、アキュムレータ１にはこのアキュムレータ１
の使用ビットの許容範囲内の値、即ち、累算値の下位部
分に相当する値が入っている。累算値の全ビットは、前
記上位部分と前記下位部分のビットからなる。したがっ
て累算結果がアキュムレータ１の許容範囲を越えた場合
でも、これら２つのレジスタの値から、最終的な累算値
の正しい値を得ることができる。
【００８６】また、このアキュムレータ１とアップダウ
ンカウンタ５はデータバス２に接続されているので、デ
ータバス２に接続されているレジスタやメモリなどの他
の部分に転送したり、他の部分から参照することができ
る。例えば、アキュムレータ１とアップダウンカウンタ
５の値をデータバス２を介してメモリ３に転送すること
も可能である。
【００８７】アップダウンカウンタ５には発生したオー
バーフローの回数が入っているので、本当の値が必要の
とき、アップダウンカウンタ５の値を補正回路１０で変
換してデータバス２へ送り出す。割り込み処理に対処し
て退避するときなど、本当の値に戻さなくてよいときは
アップダウンカウンタ５の内容をデータバス２を介して
そのままメモリ３へ転送し、またそこからアップダウン
カウンタ５へ戻す。
【００８８】第２実施例では、アキュムレータ１が１６
ビットでアップダウンカウンタ５は８ビットであるの
で、最高で２４ビットの累積結果を正しい値で得ること
ができる。つまり、８ビットのアップダウンカウンタ５
が本来１６ビット幅のアキュムレータ１に対して２４ビ
ットのダイナミックレンジを提供していることと等価で
ある。
【００８９】このように、累加算演算などで演算器４の
演算結果がアキュムレータ１の許容範囲を超える場合
は、アップダウンカウンタ５は自分のビット範囲におい
てアキュムレータ１に対して必要なだけのダイナミック
レンジを拡大する。
【００９０】一方、累加算演算以外の一般的な演算で、
演算器４の演算結果がアキュムレータ１の許容範囲を超
えない場合においては、アキュムレータ１は本来の１６
ビットのレジスタとして問題なく動作する。なぜなら
ば、アップダウンカウンタ５または制御回路１６または
補正回路１０は、アキュムレータ１に何の影響も与えな
いからである。この場合、プロセッサはアップダウンカ
ウンタ５、制御回路１６、補正回路１０などの第２実施
例による拡張部分を一切使用せず、１６ビットのアキュ
ムレータ１を必要とする一般的な演算を実行可能であ
る。
【００９１】（第３実施例）図３は、本発明の第３実施
例を示す図である。これは第１実施例で示されるダイナ
ミックレンジを拡大する装置を複数の変数に対応できる
ようにしたものである。
【００９２】第３実施例では、複素数の累算を念頭にお
いて、２変数の累算を例として説明する。なお、アキュ
ムレータ数、アップダウンカウンタ数を増やすことで、
これより多数の複数の変数に対応させることも当然可能
である。
【００９３】この説明では、第１実施例と同じように、
アキュムレータ、データバス、メモリ、演算器のビット
幅を１６ビットとして説明する。また、アップダウンカ
ウンタのビット幅を８ビットとする。即ち、この例では
本来１６ビット幅のアキュムレータに対して８ビットの
ダイナミックレンジを拡大している。
【００９４】接続及び各構成部品の動作を説明する。
【００９５】データバス２は、メモリ３、セレクタを介
したアキュムレータ１Ａおよびアキュムレータ１Ｂ、直
接およびセレクタを介したアップダウンカウンタ５Ａお
よびアップダウンカウンタ５Ｂ、演算器４、制御回路６
に接続されている。
【００９６】演算器４はメモリ３からデータバス２を介
して転送されたデータとアキュムレータ１Ａ又はアキュ
ムレータ１Ｂの値を入力として、１６ビットの演算を行
い、演算結果を演算器４の入力の値として用いたアキュ
ムレータに出力する。また演算器４は、演算のキャリー
信号９を制御回路６に出力する。演算器４は一般的なＡ
ＬＵである。この演算器４の機能は必ずしも以下に限定
されないが、加算、減算などの演算が可能である。この
実施例では加算演算を行う。
【００９７】アキュムレータ１Ａ、アキュムレータ１Ｂ
及びアップダウンカウンタ５Ａ、アップダウンカウンタ
５Ｂは、アキュムレータ及びアップダウンカウンタの組
で１組として選択制御される（この例ではアキュムレー
タ１Ａ及びアップダウンカウンタ５Ａで１つの組、アキ
ュムレータ１Ｂ及びアップダウンカウンタ５Ｂで別の組
を構成する。）。アキュムレータ及びアップダウンカウ
ンタの組は、ソフトに基づくプロセッサの設定によりど
ちらかが選択されようになっている。
【００９８】アキュムレータ１Ａ、アキュムレータ１Ｂ
はデータバス２以外に演算器４にも直接接続されてい
る。これらのアキュムレータのうち、演算を行う変数の
組のアキュムレータは演算器４からの１６ビットの演算
結果を格納する。アキュムレータの値は演算器４の入力
として用いられる。また、この値をデータバス２を介し
てメモリ３に転送することも可能である。
【００９９】制御回路６はアップダウンカウンタ５Ａ、
アップダウンカウンタ５Ｂを制御する。制御回路６の入
力は２つある。１つは、演算器４のデータバス２から接
続されている側の入力７の最上位ビット即ち符号ビット
８で、もう１つは演算器４のキャリー信号９である。制
御回路６はこれら２つの入力からアップダウンカウンタ
５Ａ、アップダウンカウンタ５Ｂの値の変更を制御す
る。具体的には、これらのアップダウンカウンタの値を
無変化もしくは＋１、−１させる。
【０１００】アップダウンカウンタ５Ａ、アップダウン
カウンタ５Ｂは制御回路６からの信号により値を＋１、
一１、無変化に変更する。
【０１０１】次に、第３実施例の動作を説明する。２変
数の累算の典型的な例として複素数の累算を考える。図
７に第３実施例の動作フローを図示する。
【０１０２】メモリ３には累算すべき複数の複素数デー
タが入っている。その複素数データを実数、虚数に分け
て累算する。
【０１０３】第３の実施例の動作は以下のように行われ
る。
【０１０４】（１）初期化：ステップＳ７００におい
て、２つのアップダウンカウンタ５Ａおよび５Ｂ、２つ
のアキュムレータ１Ａおよび１Ｂを初期値に初期化す
る。この説明ではこの初期値を０とする。
【０１０５】（２）演算：ステップＳ７０１において累
算の演算を行う。このステップＳ７０１は累算すべきデ
ータがなくなるまで行われる。なお、ステップＳ７０１
では以下のステップＳ７０３〜Ｓ７０７の５つのステッ
プを実行する。
【０１０６】（２．１）ステップＳ７０３において、演
算を行う変数のアキュムレータとアップダウンカウンタ
の組を選択する。
【０１０７】（２．２）ステップＳ７０４において、メ
モリ３から選択された変数の累算すべきデータをデータ
バス２に転送する。
【０１０８】（２．３）ステップＳ７０５において、選
択されたアキュムレータの値とステップＳ７０４におい
てメモリ３から転送したデータを演算器４で加算する。
【０１０９】（２．３．１）実数側が選択されていると
き、アップダウンカウンタ５Ａ及びアキュムレータ１Ａ
の組み合わせが選択される。アキュムレータ１Ａの値は
以下のように更新される。
【０１１０】アキュムレータ１Ａの値＋メモリ３の値→
アキュムレータ１Ａの値（更新後） このとき演算器４では加算演算のキャリーが発生する場
合がある。その値は、キャリー信号９として制御回路６
に出力される。
【０１１１】（２．３．２）虚数側が選択されていると
き、アップダウンカウンタ５Ｂ及びアキュムレータ１Ｂ
の組み合わせが選択される。アキュムレータ１Ｂの値は
以下のように更新される。
【０１１２】アキュムレータ１Ｂの値＋メモリ３の値→
アキュムレータ１Ｂの値（更新後） このとき演算器４では加算演算のキャリーが発生する場
合がある。その値は、キャリー信号９として制御回路６
に出力される。
【０１１３】（２．４）ステップＳ７０６では、制御回
路６によってアップダウンカウンタを制御する。制御す
るアップダウンカウンタは、実数側が選択されていれば
アップダウンカウンタ５Ａ、虚数側が選択されていれば
アップダウンカウンタ５Ｂである。制御回路６は、ステ
ップＳ７０２で演算器４から出力されたキャリー信号９
と、ステップＳ７０４においてメモリ３から転送された
データの符号ビットの値すなわち演算器４のデータ入力
７の符号ビット８から表４の制御論理で動作する。
【０１１４】
【表４】
【０１１５】アップダウンカウンタはこの制御論理で動
作し、値を更新する。アップダウンカウンタ５Ａ、アッ
プダウンカウンタ５Ｂの値はそれぞれ対応する変数の累
算値の上位部分に相当する値である。
【０１１６】累算値がアキュムレータの許容範囲（例で
は１６進数の７ＦＦＦ〜８０００）を正の方向に超えて
いる場合は正の値を示し、逆に許容範囲を負の方向に超
えている場合は、負の値を示している。アップダウンカ
ウンタの値が０と等しい場合は累算値はアキュムレータ
の許容範囲にある。
【０１１７】（２．５）ステップＳ７０７では、累算の
演算を終了するかどうかを判断する。累算すべきデータ
がまだある場合（ＮＯ）は、ステップＳ７０３に再び戻
って累算の演算を続行する。累算すべきデータがもうな
い場合（ＹＥＳ）、累算の演算を終了する。
【０１１８】（３）結果出力：ステップＳ７０２におい
て累積演算の結果をデータバス２に出力する。
【０１１９】累積演算の結果、それぞれのアキュムレー
タには許容範囲内の累算値の下位部分に相当する値が入
っている。一方、それぞれのアップダウンカウンタには
アキュムレータの許容範囲を超えた累算値の上位部分の
正しい値が入っている。データは、アップダウンカウン
タ５Ａ及びアキュムレータ１Ａに実数データが、アップ
ダウンカウンタ５Ｂ及びアキュムレータ１Ｂに虚数デー
タが入っている。２つのアキュムレータの値と２つのア
ップダウンカウンタの値をデータバス２に出力する。
【０１２０】以上のように第３実施例によれば、ステッ
プＳ７０６の操作により、アップダウンカウンタ（アッ
プダウンカウンタ５Ａ、アップダウンカウンタ５Ｂ）に
はアキュムレータ（アキュムレータ１Ａ、アキュムレー
タ１Ｂ）の許容範囲を越えた累算値の上位部分に相当す
る値が入っている。したがって実数、虚数の累算結果が
これらのアキュムレータの許容範囲を越えた場合でも、
これらのレジスタの値から、最終的な累算値の範囲全体
での正しい値を得ることができる。
【０１２１】また、これらのアキュムレータとアップダ
ウンカウンタはデータバス２に接続されているので、デ
ータバス２に接続されているレジスタやメモリ、などの
他の部分に転送したり、他の部分から参照することがで
きる。例えば、アキュムレータ１Ａとアップダウンカウ
ンタ５Ａの値をデータバス２を介してメモリ３に転送す
ることも可能である。
【０１２２】第３実施例では、第１実施例と同じよう
に、２つのアキュムレータが１６ビットで、対応するそ
れぞれのアップダウンカウンタは８ビットであるので、
最高で２４ビットの累積結果を正しい値で得ることがで
き、これは２４ビットのダイナミックレンジを提供して
いることと等価である。
【０１２３】このように、累加算演算などで演算器４の
演算結果がアキュムレータ１Ａ、アキュムレータ１Ｂの
許容観囲を超える場合は、対応するアップダウンカウン
タが自分のビット範囲においてアキュムレータに対して
必要なだけのダイナミックレンジを拡大する。一方、累
加算演算以外の一般的な演算で、演算器４の演算結果が
これらのアキュムレータの許容範囲を超えない場合にお
いては、これらのアキュムレータは本来の１６ビットの
レジスタとして問題なく動作する。
【０１２４】すなわち、これらのアップダウンカウンタ
５Ａ、アップダウンカウンタ５Ｂおよび又制御回路６
は、これらのアキュムレータ１Ａ、アキュムレータ１Ｂ
に何の影響も与えないからである。この場合、プロセッ
サはアップダウンカウンタ５Ａ、アップダウンカウンタ
５Ｂまたは制御回路６などの第３の実施例による拡張部
分を一切使用せず、１６ビットのアキュムレータを必要
とする一般的な演算を実行可能である。
【０１２５】アップダウンカウンタ５Ａ、アップダウン
カウンタ５Ｂの内容は、第１実施例の場合と同様に正し
い値が入っている。
【０１２６】以上のように、第３実施例では第１実施例
と同じ効果を得ることができる。
【０１２７】また第３実施例では、２つのアキュムレー
タとそれに対応するアップダウンカウンタの組を選択す
ることによって、演算対象の変数（実数、虚数）を切り
替えることができる。このアキュムレータとそれに対応
したアップダウンカウンタの組は、演算の対象となる変
数の数（複素数の累算の場合は２）だけあるので、演算
を行う対象の変数を変更する際に、レジスタ値を退避す
る必要がない。このため、レジスタ値の退避を行う方法
に比べて、退避の際に生じるオーバーヘッドが全くな
い。複素数の累算のように、複数の変数を交互に演算す
る必要のある場合、演算を行う対象の変数を切り替える
機会が多い。例えば、複素数の累算の場合は、少なくと
も累算する複素数の数だけある。したがって、このレジ
スタ値の退避のためのオーバーヘッドをなくすことによ
り演算が高速化される。また、この変数の切り替えのた
めの操作は短時間で行うことができる。
【０１２８】セレクタはアップダウンカウンタ５Ａ、ア
ップダウンカウンタ５Ｂのいづれか一方の出力だけを取
り出せるように切り換える機能を有する。
【０１２９】（第４実施例）
【０１３０】図４は本発明の第４実施例を示す図であ
る。
【０１３１】これは第２実施例で示されるダイナミック
レンジを拡大する装置を複数の変数に対応できるように
したものである。
【０１３２】第４実施例では、複素数の累算を念頭にお
いた例として２変数の累算を説明する。なお、アキュム
レータ数、アップダウンカウンタ数を増やすことで、こ
れより多数の複数の変数に対応させることも簡単に可能
である。
【０１３３】この説明では、第１実施例と同じように、
アキュムレータ、データバス、メモリ、演算器のビット
幅を１６ビットとして説明する。また、アップダウンカ
ウンタのビット幅を８ビットとする。即ち、この例では
本来１６ビット幅のアキュムレータに対して８ビットの
ダイナミックレンジを拡大している。
【０１３４】接続及び各構成部品の動作を説明する。
【０１３５】データバス２は、メモリ３、セレクタを介
したアキュムレータ１Ａ又はアキュムレータ１Ｂ、直接
又はセレクタを介したアップダウンカウンタ５Ａ、アッ
プダウンカウンタ５Ｂ、演算器４、補正回路１０、に接
続されている。
【０１３６】演算器４は１６ビットの演算を行い演算結
果とオーバーフロー信号１１、演算結果の符号信号１２
を出力する。演算器４は一般的なＡＬＵである。この実
施例では加算演算を行う。
【０１３７】アキュムレータ１Ａ、アキュムレータ１Ｂ
及びアップダウンカウンタ５Ａ、アップダウンカウンタ
５Ｂは、アキュムレータ及びアップダウンカウンタの組
で１組として選択制御される（この例ではアキュムレー
タ１Ａ及びアップダウンカウンタ５Ａで１つの組、アキ
ュムレータ１Ｂ及びアップダウンカウンタ５Ｂで別の組
を構成する。）。アキュムレータ及びアップダウンカウ
ンタの組はどちらかが選択されようになっている。
【０１３８】アキュムレータ１Ａ、アキュムレータ１Ｂ
はデータバス２以外に演算器４にもセレクタを介して接
続されている。これらのアキュムレータのうち、演算を
行う変数の組のアキュムレータは演算器４からの１６ビ
ットの演算結果を格納する。アキュムレータの値は演算
器４の入力として用いられる。また、この値をデータバ
ス２を介してメモリ３に転送することも可能である。
【０１３９】制御回路１６はアップダウンカウンタ５
Ａ、アップダウンカウンタ５Ｂを制御する。制御回路１
６の入力は２つある。１つは演算器４のオーバーフロー
信号１１で、もう１つは演算結果の符号信号１２であ
る。制御回路１６はこれら２つの入力によりこれらのア
ップダウンカウンタの値の変動を制御する。具体的に
は、これらのアップダウンカウンタの値を無変化もしく
は＋１、−１させる。
【０１４０】アップダウンカウンタ５Ａ、アップダウン
カウンタ５Ｂは制御回路１６からの信号により値を＋
１、−１、無変化にする。補正回路１０はアキュムレー
タ１Ａ、アキュムレータ１Ｂのうち選択されたアキュム
レータの符号ビット１３によってアップダウンカウンタ
値を修正する。
【０１４１】第４実施例の動作を説明する。２変数の累
算の典型的な例として複素数の累算を考える。
【０１４２】図８は第４実施例の動作フロー図である。
【０１４３】メモリ３に累算すべき複数の複素数データ
が入っている。その複素数データを実数、虚数に分けて
累算する。
【０１４４】第４実施例の動作は以下のように行われ
る。
【０１４５】（１）初期化：ステップＳ８００におい
て、２つのアップダウンカウンタ、２つのアキュムレー
タを初期値に初期化する。この説明ではこの初期値を０
とする。
【０１４６】（２）演算：ステップＳ８０１において、
累算の演算を行う。このステップＳ８０１は累算すべき
データがなくなるまで行われる。なお、ステップＳ８０
１では以下のステップＳ８０３〜Ｓ８０７の５つのステ
ップを実行する。
【０１４７】（２．１）ステップＳ８０３において演算
を行う変数の組のアキュムレータとアップダウンカウン
タを選択する。
【０１４８】（２．２）ステップＳ８０４において、メ
モリ３から選択された変数の累算すべきデータをデータ
バス２に転送する。
【０１４９】（２．３）ステップＳ８０５において、選
択されたアキュムレータの値とステップＳ７０４におい
てメモリ３から転送したデータを演算器４で加算する。
【０１５０】（２．３．１）実数側を選択されていると
き、アップダウンカウンタ５Ａ及びアキュムレータ１Ａ
の組み合わせが選択される。アキュムレータ１Ａの値は
以下のように更新される。
【０１５１】アキュムレータ１Ａの値＋メモリ３の値→
アキュムレータ１Ａの値（更新後） この時、演算器４では加算演算のオーバーフローが発生
する場合がある。その値は、オーバーフロー信号１１と
して制御回路１６に出力される。また、演算器４の演算
結果の符号信号１２も制御回路１６に出力される。
【０１５２】（２．３．２）虚数側を選択されていると
き、アップダウンカウンタ５Ｂ及びアキュムレータ１Ｂ
の組み合わせが選択される。アキュムレータ１Ｂの値は
以下のように更新される。
【０１５３】アキュムレータ１Ｂの値＋メモリ３の値→
アキュムレータ１Ｂの値（更新後） この時、演算器４では加算演算のオーバーフローが発生
する場合がある。その値は、オーバーフロー信号１１と
して制御回路１６に出力される。また、演算器４の演算
結果の符号信号１２も制御回路１６に出力される。
【０１５４】（２．４）ステップＳ８０６では、制御回
路１６によってアップダウンカウンタを制御する。制御
するアップダウンカウンタは、実数側が選択されていれ
ばアップダウンカウンタ５Ａ、虚数側が選択されていれ
ばアップダウンカウンタ５Ｂである。制御回路１６は、
ステップＳ８０２で演算器４から出力されたオーバーフ
ロー信号１１と演算結果の符号信号１２から表５の制御
論理で動作する。
【０１５５】
【表５】
【０１５６】２つのアップダウンカウンタはこの制御論
理で動作し、値を更新する。
【０１５７】これらのアップダウンカウンタに入ってい
る値は対応するアキュムレータが正のオーバーフローが
発生したとき＋１し、負のオーバーフローが発生したと
き−１した値である。これらの値は、累算値がアキュム
レータの許容範囲（例では１６進数の７ＦＦＦ〜８００
０）を正の方向に超えている場合は正の値を示し、逆に
許容観囲を負の方向に超えている場合は、負の値を示し
ている。アップダウンカウンタの値が０と等しい場合は
累算値はアキュムレータの許容範囲にある。
【０１５８】（２．６）ステップＳ８０７では、累算の
演算を終了するかどうかを判断する。累算すべきデータ
がまだある場合（ＮＯ）は、ステップＳ８０３に再び戻
って累算の演算を続行する。累算すべきデータがもうな
い場合（ＹＥＳ）、累算の演算を終了する。
【０１５９】（３）結果出力：ステップＳ８０２におい
て累積演算の結果をデータバス２に出力する。
【０１６０】ステップＳ８０２はステップＳ８０８とス
テップＳ８０９を含む。ステップＳ８０８とステップＳ
８０９は並列に行う。
【０１６１】（３．１）ステップＳ８０８においてアッ
プダウンカウンタの値を補正回路１０により補正しデー
タバス２に出力する。
【０１６２】（３．１．１）実数側が選択されていると
き、アップダウンカウンタ５Ａ及びアキュムレータ１Ａ
の組み合わせが選択される。アップダウンカウンタ５Ａ
には、累算結果がアキュムレータ１Ａの許容範囲を越え
た場合発生したオーバーフローの回数が入っている。こ
のカウンタ値は累算値の上位部分とは異なるため累算値
の上位部分の本当の値を得るためには補正が必要とな
る。カウンタ値を補正し、累算値の上位部分の本当の値
を得るための操作を補正回路１０で実現する。このとき
に使用されるアキュムレータ符号はアキュムレータ１Ａ
の符号を使用する。
【０１６３】（３．１．２）虚数側が選択されていると
き、する。アップダウンカウンタ５Ｂ及びアキュムレー
タ１Ｂの組み合わせが選択される。アップダウンカウン
タ５Ｂには、累算結果がアキュムレータ１Ｂの許容範囲
を越えた場合発生したオーバーフローの回数が入ってい
る。このカウンタ値は累算値の上位部分とは異なるため
累算値の上位部分の正しい値を得るためには補正が必要
となる。カウンタ値を補正し、累算値の上位部分の正し
い値を得るための操作を補正回路１０で実現する。この
ときに使用されるアキュムレータ符号はアキュムレータ
１Ｂの符号を使用する。
【０１６４】補正回路１０は表６の論理で動作する。
【０１６５】
【表６】
【０１６６】補正した２つのアップダウンカウンタの値
をデータバス２に出力する。
【０１６７】（３．２）ステップＳ８０９において２つ
のアキュムレータの値をデータバス２に出力する。
【０１６８】データは、アキュムレータ１に実数データ
が、アキュムレータ１Ｂに虚数データが入っている。２
つのアキュムレータの値をデータバス２に出力する。
【０１６９】以上のように第４実施例によれば、ステッ
プＳ８０６の操作により、アップダウンカウンタ（アッ
プダウンカウンタ５Ａ、アップダウンカウンタ５Ｂ）に
はアキュムレータ（アキュムレータ１Ａ、アキュムレー
タ１Ｂ）の許容範囲を越えたオーバーフローの回数、即
ち、累算値の上位部分に対応する回数の値が入ってい
る。したがって実数、虚数の累算結果がこれらのアキュ
ムレータ１の許容範囲を越えた場合でも、これらのレジ
スタの値から、最終的な累算値の範囲全体での正しい値
を得ることができる。
【０１７０】また、これらのアキュムレータとアップダ
ウンカウンタはデータバス２に接続されているので、デ
ータバス２に接続されているレジスタやメモリなどの他
の部分に転送したり、他の部分から参照することができ
る。例えば、アキュムレータ１Ａとアップダウンカウン
タ５Ａの値をデータバス２を介してメモリ３に転送する
ことも可能である。
【０１７１】第４実施例では、第１実施例と同じよう
に、２つのアキュムレータが１６ビットで、対応するそ
れぞれのアップダウンカウンタは８ビットであるので、
最高で２４ビットの累積結果を正しい値で得ることがで
き、これは２４ビットのダイナミックレンジを提供して
いることと等価である。
【０１７２】このように、累加算演算などで演算器４の
演算結果がアキュムレータ１Ａ、アキュムレータ１Ｂの
許容範囲を超える場合は、対応するアップダウンカウン
タはアキュムレータに対して必要なだけのダイナミック
レンジを拡大する。一方、累加算演算以外の一般的な演
算で、演算器４の演算結果がこれらのアキュムレータの
許容範囲を超えない場合においては、これらのアキュム
レータは本来の１６ビットのレジスタとして問題なく動
作する。
【０１７３】すなわち、これらのアップダウンカウンタ
５Ａ、アップダウンカウンタ５Ｂ、制御回路１６、補正
回路１０は、これらのアキュムレータに何の影響も与え
ないからである。この場合、プロセッサはアップダウン
カウンタ５Ａ、アップダウンカウンタ５Ｂ又は制御回路
１６、補正回路１０などの第４の実施例による拡張部分
を一切使用せず、１６ビットのアキュムレータのみを用
いる一般的な演算を行う。
【０１７４】以上のように、第４実施例では第２実施例
と同じ効果を得ることができる。
【０１７５】また第４実施例では、２つのアキュムレー
タとそれに対応するアップダウンカウンタの組を選択す
ることによって、演算対象の変数（実数、虚数）を切り
替えることができる。このアキュムレータとそれに対応
したアップダウンカウンタの組は、演算の対象となる変
数の数（複素数の累算の場合は２）だけあるので、演算
を行う対象の変数を変更する際に、レジスタ値を退避す
る必要がない。このため、レジスタ値の退避を行う方法
に比べて、退避の際に生じるオーバーヘッドが全くな
い。
【０１７６】すなわち、複素数の累算のように、複数の
変数を交互に演算する必要のある場合、演算を行う対象
の変数を切り替える機会が多い。例えば、複素数の累算
の場合は、少なくとも累算する複素数の数だけある。し
たがって、このレジスタ値の退避のためのオーバーヘッ
ドをなくすことにより演算が高速化される。また、この
変数の切り替えのための操作は短時間で行うことができ
る。
【０１７７】これは第３実施例と同じ効果である。
【０１７８】（利用形態）第１実施例、第２実施例、第
３実施例、第４実施例では、アップダウンカウンタの値
とアキュムレータの符号ビットの値を調べることで特開
２０００−３５８７５号公報による方法に示されるアキ
ュムレータの飽和動作と同じ動作を実現することも可能
である。
【０１７９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば次のような効果を奏する。
【０１８０】累加算演算などで演算器の演算結果がアキ
ュムレータの許容範囲を超える場合は、アップダウンカ
ウンタはアキュムレータに対して必要なだけのダイナミ
ックレンジを拡大する。一方、累加算演算以外の一般的
な演算で、演算器の演算結果がアキュムレータの許容観
囲を超えない場合においては、アキュムレータは本来の
１６ビットのレジスタとして問題なく動作する。
【０１８１】２つのアキュムレータとそれに対応するア
ップダウンカウンタの組を選択することによって、演算
対象の変数（実数、虚数）を切り替えることができる。
このアキュムレータとそれに対応したアップダウンカウ
ンタの組は、演算の対象となる変数の数（複素数の累算
の場合は２）だけあるので、演算を行う対象の変数を変
更する際に、レジスタ値を退避する必要がない。このた
め、レジスタ値の退避を行う方法に比べて、退避の際に
生じるオーバーヘッドが全くない。
【０１８２】すなわち、複素数の累算のように、複数の
変数を交互に演算する必要のある場合、演算を行う対象
の変数を切り替える機会が多い。例えば、複素数の累算
の場合は、少なくとも累算する複素数の数だけある。し
たがって、このレジスタ値の退避のためのオーバーヘッ
ドをなくすことにより演算が高速化される。また、この
変数の切り替えのための操作は短時間で行うことができ
る。
【０１８３】アップダウンカウンタの値を補正回路を介
すれば正しい値に変換でき、補正回路を介さなければ処
理速度が速くできる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す図である。
【図２】本発明の第２実施例を示す図である。
【図３】本発明の第３実施例を示す図である。
【図４】本発明の第４実施例を示す図である。
【図５】本発明の第１実施例の動作フローを示す図であ
る。
【図６】本発明の第２実施例の動作フローを示す図であ
る。
【図７】本発明の第３実施例の動作フローを示す図であ
る。
【図８】本発明の第４実施例の動作フローを示す図であ
る。
【図９】本発明の解決原理を示す図である。
【符号の説明】
１、１Ａ、１Ｂ アキュムレータ ２ データバス ３ メモリ ４ 演算器 ５、５Ａ、５Ｂ アップダウンカウンタ ６、１６ 制御回路 ７ データ入力 ８、１３ 符号ビット ９ キャリー信号 １０ 補正回路 １１ オーバーフロー信号 １２ 符号信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/00 G06F 7/38

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 演算方法において、演算器とアキュムレ
    ータとによりプロセッサの演算を実行する手順と、制御
    回路により前記演算器のキヤリー信号と前記演算器への
    データバスからの入力データの符号信号とに規則的に応
    じてアップダウンカウンタの内容を前記アキュムレータ
    の内容と組み合わせて正しい値になるように制御する制
    御信号を前記アップダウンカウンタに出力する手順と、
    前記アキュムレータにより前記アキュムレータの値を前
    記データバスと前記演算器に出力する手順と、前記アッ
    プダウンカウンタにより前記アキュムレータの内容と組
    み合わせて正しい値となるように制御信号に基づいて制
    御する前記アップダウンカウンタの値を前記データバス
    に出力する手順と、からなることを特徴とする演算方
    法。
  2. 【請求項２】 演算器の演算結果を記憶し、記憶した内
    容をデータバスと前記演算器に出力するアキュムレータ
    と、前記アキュムレータの内容と前記データバスからの
    データの内容を演算する前記演算器と、前記演算器のキ
    ャリー信号と前記演算器への前記データバスからの前記
    データの符号信号とに規則的に応じてアップダウンカウ
    ンタの内容を前記アキュムレータの内容と組み合わせて
    正しい値になるように制御する制御信号を前記アップダ
    ウンカウンタに出力する制御回路と、前記制御回路から
    出力される制御信号によって自らの内容を正しい値の上
    位部分の値にさせ、その内容を前記アキュムレータの許
    容範囲の値と組み合わせて正しい値となる値として前記
    データバスに出力するアップダウンカウンタと、からな
    ることを特徴とする演算回路。
  3. 【請求項３】 演算器とアキュムレータとによりプロセ
    ッサの演算を実行する手順と、制御回路により前記演算
    器のオーバーフロー信号と前記演算器の演算結果の符号
    信号に規則的に応じて、アップダウンカウンタの内容を
    オーバーフロー回数値とする手順と、前記アキュムレー
    タにより前記アキュムレータの値をデータバスと前記演
    算器に出力する手順と、補正回路により前記アップダウ
    ンカウンタの値を補正時の前記アキュムレータの値の前
    記符号信号に規則的に応じてその内容を前記アキュムレ
    ータの内容と組み合わせて正しい値になるように補正
    し、補正した内容を前記データバスに出力する手順と、
    前記アップダウンカウンタにより制御回路から出力され
    る制御信号によって自らの内容をオーバーフローの回数
    にさせ、その内容を前記アキュムレータの許容範囲を超
    えたオーバーフローの回数値として前記データバスまた
    は前記補正回路に出力する手順と、からなることを特徴
    とする演算方法。
  4. 【請求項４】 演算器の演算結果を記憶し、記憶した内
    容をデータバスと前記演算器に出力するアキュムレータ
    と、前記アキュムレータの内容と前記データバスからの
    データの内容を演算する前記演算器と、前記演算器のオ
    ーバーフロー信号と前記演算器の演算結果の符号信号に
    規則的に応じてアップダウンカウンタの内容をオーバー
    フローの回数になるように制御信号を前記アップダウン
    カウンタに出力する制御回路と、前記制御回路から出力
    される制御信号によって自らの内容を前記オーバーフロ
    ーの回数値にさせ、その内容を前記データバスまたは補
    正回路に出力する前記アップダウンカウンタと、前記ア
    ップダウンカウンタの値を補正時の前記アキュムレータ
    の値の符号信号に従って、内容を前記アキュムレータの
    内容と組み合わせて正しい値になるように補正し、補正
    した内容を前記データバスに出力する前記補正回路と、
    からなることを特徴とする演算回路。
  5. 【請求項５】 プロセッサにより複数のアップダウンカ
    ウンタ及び複数のアキュムレータを重複しないで組とし
    て選択する手順と、演算器と前記アキュムレータとによ
    り前記プロセッサの演算を実行する手順と、制御回路に
    より前記演算器のキヤリー信号と前記演算器へのデータ
    バスからの入力データの符号信号に規則的に応じて前記
    アップダウンカウンタの内容を前記アキュムレータの内
    容と組み合わせて正しい値になるように制御する制御信
    号を前記アップダウンカウンタに出力する手順と、前記
    アキュムレータにより前記アキュムレータの値を前記デ
    ータバスと前記演算器に出力する手順と、前記アップダ
    ウンカウンタにより前記アキュムレータの内容と組み合
    わせて正しい値となるように制御信号に基づいて制御す
    る前記アップダウンカウンタの値を前記データバスに出
    力する手順と、からなることを特徴とする演算方法。
  6. 【請求項６】 重複しないで複数の内の１つのアップダ
    ウンカウンタと組となり、演算器の演算結果を記憶し、
    記憶した内容をデータバスと前記演算器に選択的に出力
    する複数のアキュムレータと、前記アキュムレータの内
    容と前記データバスからのデータの内容を演算する前記
    演算器と、前記演算器のキヤリー信号と前記演算器の前
    記データバスからの前記データの符号信号に規則的に応
    じて前記アップダウンカウンタの内容を前記アキュムレ
    ータの内容と組み合わせて正しい値になるように制御す
    る制御信号を前記アップダウンカウンタに出力する制御
    回路と、前記アキュムレータと組となり、前記制御回路
    から出力される制御信号によって自らの内容を前記正し
    い値の上位部分の値にさせ、その内容を前記アキュムレ
    ータの許容範囲の値と組み合わせて正しい値となる値と
    して前記データバスに選択的に出力する複数の前記アッ
    プダウンカウンタと、からなることを特激とする演算回
    路。
  7. 【請求項７】 プロセッサにより複数のアップダウンカ
    ウンタ及び複数のアキュムレータを重複しないで組とし
    て選択する手順と、演算器と前記アキュムレータとによ
    り 前記プロセッサの演算を実行する手順と、制御回路
    により前記演算器のオーバーフロー信号と前記演算器の
    演算結果の符号信号とに規則的に応じて、前記アップダ
    ウンカウンタの内容をオーバーフロー回数値とする手順
    と、前記アキュムレータにより 複数のアキュムレータ
    の値をデータバスおよび前記演算器に出力する手順と、
    前記アップダウンカウンタにより制御回路から出力され
    る制御信号で自らの内容をオーバーフローの回数にさ
    せ、その内容を前記アキュムレータの許容範囲を超えた
    オーバーフローの回数値として前記データバスまたは補
    正回路に出力する手順と、前記補正回路により前記アッ
    プダウンカウンタの値を補正時の前記アキュムレータの
    値の符号信号に規則的に応じてその内容を前記アキュム
    レータの内容と組み合わせて正しい値になるように補正
    し、その補正した内容を前記データバスに出力する手順
    と、からなることを特徴とする演算方法。
  8. 【請求項８】 重複しないで複数の内の１つのアップダ
    ウンカウンタと組となり、演算器の演算結果を記憶し、
    記憶した内容をデータバスと前記演算器に出力するアキ
    ュムレータと、前記アキュムレータの内容と前記データ
    バスからのデータの内容を演算する前記演算器と、前記
    演算器のオーバーフロー信号と前記演算器の演算結果の
    符号信号に規則的に応じて前記アップダウンカウンタの
    内容をオーバーフローの画数値になるように制御信号を
    前記アップダウンカウンタに出力する制御回路と、前記
    アキュムレータと組となり、前記制御回路から出力され
    る制御信号によって自らの内容を前記オーバーフローの
    回数値にさせ、その内容を補正回路または前記データバ
    スに出力する複数の前記アップダウンカウンタと、前記
    アップダウンカウンタの値を補正時の前記アキュムレー
    タの値の符号信号にしたがってその内容を前記アキュム
    レータの内容と組み合わせて正しい値になるように補正
    し、補正した内容を前記データバスに出力する補正回路
    と、からなることを特徴とする演算回路。
  9. 【請求項９】 請求項１、３、５および７のいずれか１
    項記載の演算方法において、前記制御信号を、前記演算
    器のキヤリー信号と前記演算器への前記データバスから
    の入力データの符号信号に規則的に応じて前記アップダ
    ウンカウンタの内容を＋１、無変化および−１のいずれ
    か１つにする前記制御信号としたことを特徴とする演算
    方法。
  10. 【請求項１０】 請求項２、４、６および８のいずれか
    １項記載の演算回路において、前記制御信号を、前記演
    算器のキャリー信号と前記演算器への前記データバスか
    らの入力データの符号信号に規則的に応じて前記アップ
    ダウンカウンタの内容を＋１、無変化および−１のいず
    れか１つにする制御信号としたことを特徴とする演算回
    路。
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