JPH07234778A

JPH07234778A - 演算回路

Info

Publication number: JPH07234778A
Application number: JP6024192A
Authority: JP
Inventors: Shigeyuki Abiko; 茂志安孫子; Shintaro Mizushima; 慎太郎水島; Kubura Maaku; クブラマーク
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1994-02-22
Filing date: 1994-02-22
Publication date: 1995-09-05
Also published as: US5751618A

Abstract

(57)【要約】【目的】回路規模が小さく回路遅延を短くできる演算回
路を提供する。【構成】演算回路１００に入力される４０ビットのデー
タＡ，Ｂは、上位２４ビットが第１の演算回路１１０
で、下位１６ビットが第２の演算回路１２０で演算され
る。演算回路分割信号ｐが演算回路を分割しない旨の信
号の時は、キャリー伝播制御回路１３０は演算回路１２
０と演算回路１１０の間のキャリーを伝播し、命令制御
回路１４０は各演算回路に同一の命令を出力する。故
に、この回路は４０ビットの演算回路となる。信号ｐが
演算回路を分割する旨の信号の時は、キャリー伝播制御
回路１３０は演算回路１２０と演算回路１１０の間のキ
ャリーの伝播を停止し、命令制御回路１４０は各演算回
路に各々独立の命令を出力する。故に、この回路は２４
ビットと１６ビットの並列演算回路となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル・シグナル
・プロセッサ（以下、ＤＳＰと言う）に用いる演算回路
に関する。

【０００２】

【従来の技術】ディジタル信号を高速・高精度に処理す
るＤＳＰは、各種情報機器、通信機器のディジタル化と
相まって、その需要がますます拡大している。そして、
駆動周波数の向上、処理データのビット長の拡大や、ア
ドレッシング方式の工夫、並列処理化、パイプライン処
理化といったアーキテクチャの改善により、汎用ＤＳＰ
の高性能化・高機能化は急速に進んでいる。一方で、リ
アルタイムの動画処理など、汎用ＤＳＰの性能を上回る
高速な処理が必要な場合には、専用演算器を搭載したＤ
ＳＰが開発され使用されている。また、アルゴリズムが
標準化された分野や、必要処理性能が決まっている分野
においては、過剰な機能を削除し低消費電力化したパフ
ォーマンスのよい専用ＤＳＰを開発する動きも多い。こ
のように、汎用性と特殊機能を適切に兼ね備え、効率よ
く各種機能を搭載しているＤＳＰが広く求められてい
る。

【０００３】そのような、従来のＤＳＰに広く用いられ
ている中央演算回路、積差／積和演算回路、および絶対
値距離演算回路について図８〜図１２を参照して説明す
る。まず、中央演算回路について説明する。図８は、従
来のＤＳＰの一般的な中央演算回路の主要構成部を説明
するブロック図である。中央演算回路５００は、乗算器
６１０、算術論理演算器５２０、アキュムレータ５３０
を主要構成部として有する。乗算器６１０は、図示しな
いデータバスやレジスタなどから入力される乗数Ｘと被
乗数Ｙを乗じ、結果をレジスタ６４０に格納する。マル
チプレクサ５５０は、前記乗算結果のデータ、アキュム
レータ５３０内のレジスタのデータ、あるいは、図示し
ない他のレジスタのデータＺなどより一のデータを選択
する。その選択されたデータとアキュムレータ５３０に
格納されている一のデータとの演算処理を算術論理演算
器５２０において行う。そして、その演算結果は再びア
キュムレータ５３０に格納される。前述した乗算器６１
０と算術論理演算器５２０の処理は、図示しない制御信
号に基づいて各々並列に行われる。

【０００４】次に、積和／積差演算回路について説明す
る。図９は、従来の積和／積差演算を高速に行う演算回
路の構成を示す図である。積和／積差演算回路６００
は、乗算器６１０、レジスタ６４０、加減算器６２０、
および、レジスタ６３０が図示のごとく接続され構成さ
れる。なお、乗算器６１０およびレジスタ６４０は、通
常は、前述した中央演算回路５００の乗算器およびレジ
スタが用いられる。加減算器６２０およびレジスタ６３
０は、中央演算回路５００の算術論理演算器５２０、お
よび、アキュムレータ５３０内の所定のレジスタが用い
られる場合もあり、また、積和／積差演算専用の別個の
回路により構成される場合もある。

【０００５】以下、図９に示す積和／積差演算回路６０
０の動作について説明する。まず、図示しないデータバ
スやレジスタなどから入力される乗数Ｘと被乗数Ｙは乗
算器６１０に入力され、乗算処理が行われる。その乗算
器６１０の構成について詳細に説明する。乗算器６１０
は、エンコーダ６１１〜６１４、部分積作成部６１５〜
６１８、および、加算器６１９より構成される。なお、
図９に示す乗算器６１０は、例示として８ビットの乗数
Ｘおよび被乗数Ｙを乗ずる乗算器とする。乗算器６１０
は、いわゆるブース（Ｂｏｏｔｈ）のアルゴリズムによ
り乗算を行う乗算器である。これによれば、乗数を２倍
し、その２倍された乗数を下位ビットより１ビットづつ
重複させて３ビットづつの部分に分割し、その分割され
た各部ごとに部分積を得、その部分積を加算して乗算結
果を得る。前記部分積は表１に示すように、前記３ビッ
トづつの値に基づいて被乗数Ｙを操作して容易に得られ
る。

【０００６】

【表１】なお、表１において、３ビット中の最上位ビットが
ｄ₂、最下位ビットｄ₀である。

【０００７】したがって、乗算器６１０においては、ま
ず乗数Ｘを（０，Ｘ（０），Ｘ（１））、（Ｘ（１），
Ｘ（２），Ｘ（３））、（Ｘ（３），Ｘ（４），Ｘ
（５））、（Ｘ（５），Ｘ（６），Ｘ（７））と１ビッ
トを重複させながら３ビットづつの４つの部分に分割す
る。分割された３ビットづつの信号は順次エンコーダ６
１１〜６１４に入力される。エンコーダ６１１〜６１４
においては乗数Ｘの各部分信号より部分積Ｖ_3-0の選択
信号Ｓ_2-0を作成する。このエンコーダ６１１の論理回
路図を図１０に示す。図１０に示すような回路であれ
ば、入力された乗数Ｘの各部分信号ｄ_2-0より表２に示
すような選択信号Ｓ_2-0が作成される。作成された選択
信号Ｓ_2-0は部分積作成部６１５〜６１８に入力され
る。部分積作成部６１５〜６１８においては、入力され
た選択信号Ｓ_2-0に従って、表３に示すように被乗数Ｙ
を操作し部分積Ｖ_3-0を求める。求められた部分積Ｖ
_3-0は加算器６１９に入力される。

【０００８】

【表２】

【０００９】

【表３】

【００１０】加算器６１９においては、各部分積作成部
６１５〜６１８より入力された部分積Ｖ_3-0をビットの
ズレを考慮して２ビットづつずらしながら加算し、乗算
結果Ｖを求める。以上のように乗算器６１０により算出
された乗算結果Ｖはレジスタ６４０に格納される。次
に、加減算器６２０により、レジスタ６３０に格納され
ているこれまでの累積結果Ｗと、レジスタ６４０に格納
されている前記乗算結果Ｖを演算命令Ｉに基づいて加算
または減算し、その演算結果Ｗ’を再びレジスタ６３０
に格納する。この加減算器６２０の構成を図１１に示
す。図１１の加減算器６２０においては、演算命令Ｉ＝
０の場合加算処理が行われ、Ｉ＝１の場合減算処理が行
われる。

【００１１】次に、絶対値距離演算回路について説明す
る。２数の差分を累積する絶対値距離の算出は、前述し
たような汎用的な中央演算回路５００において実行する
ことも可能である。対象となる２数の減算を行い、計算
結果の符合に基づき絶対値を求め、その絶対値を順次加
算する、という処理を前記中央演算回路において行えば
よい。しかし、前記処理は、全て算術論理演算器で行う
ため、並列化が行えず、各処理対象組ごとに３サイクル
が必要となるため、処理が効率的でない。そのため、絶
対値および絶対値距離の算出のために、専用の絶対値距
離演算回路を有するＤＳＰも見られる。

【００１２】図１２はそのような絶対値距離演算回路の
構成を示す図である。絶対値距離演算回路７００は、減
算器７１０、正負調整回路７２０、加算器７３０を演算
回路として有する。減算器７１０は、図示しないデータ
バスやレジスタなどから入力される２数ＸおよびＹにつ
いて、数Ｘより数Ｙを減じ、結果をレジスタ７４０に格
納する。正負調整回路７２０は、前記減算結果であるレ
ジスタ７４０に格納されているデータの符合を調べ、そ
のデータが正数の場合にはそのままレジスタ７５０に格
納する。また、前記データが負数であった場合は、その
データの補数を求めて正負を反転し、そのデータをレジ
スタ７５０に格納する。加算器７３０においては、レジ
スタ７５０に格納されているデータと、レジスタ７６０
に格納されているそれまでの累積データを加算し、再び
レジスタ７６０に格納する。最終的に、全要素数につい
て前記処理を行うと、レジスタ７６０に絶対値距離が格
納される。

【００１３】

【発明が解決しようとする課題】しかし、前記従来のＤ
ＳＰに広く用いられている中央演算回路、積和／積差演
算回路、および、絶対値距離演算回路においては以下に
示すような種々の問題があり、効率のよい汎用、また
は、専用のＤＳＰが提供できないという問題があった。
まず、中央演算回路においては、算術論理演算回路を有
効に使えないという問題があった。近年、処理性能を向
上させるために演算回路の処理データのビット長を長く
することが行われている。しかし、通常の処理におい
て、このビット長を長くすることが、性能の向上に結び
ついていない場合が多かった。つまり、ＤＳＰを用いて
演算を行うような処理でも、たとえば８ビットや１６ビ
ット、また、せいぜい３２ビットといったビット長で充
分である処理は多い。また、累積処理の初期の段階など
において、最大値が前記小ビット長で充分である場合な
どもしばしばある。これらの場合、ＤＳＰの処理ワード
のビット長を、たとえば、４０ビット、６４ビットと長
くしても、性能向上には何ら寄与せず、回路規模の面で
ムダになるだけであった。

【００１４】また、積和／積差演算回路においても、処
理時間が長く、回路規模が大きいという問題があった。
積和／積差演算はＤＳＰにおいて頻繁に行われる処理で
ある。したがって、特に積和／積差演算回路の一部また
は全部を専用回路として具備する場合もある。しかし、
図９に示した積和／積差演算回路６００を、積和／積差
専用回路としてＤＳＰに搭載すると、その処理時間、回
路規模などは前記通常のＤＳＰの中央演算回路で積和／
積差演算を行うのと同じであり、積和／積差演算を高速
に小規模の回路で行いたいという要望を満足するもので
はなかった。

【００１５】さらに、絶対値距離演算回路においては、
効率よくＤＳＰの演算回路を用いて処理を行えないとい
う問題があった。通常の中央演算回路でこの絶対値距離
演算を行えば、減算、正負調整、累積の各処理を全て算
術論理演算器で行うことになるため、３サイクルが必要
となり処理時間が遅くなるという問題があった。また、
専用回路を設け、前記いずれかの処理を専用回路に行わ
せたのでは、回路規模が増えるという問題が生じた。ま
た、その絶対値距離演算を実行している間、通常のＤＳ
Ｐに備わるたとえば乗算器などの回路は停止しているた
め、演算回路を有効に使えないという問題もあった。

【００１６】つまり、ＤＳＰに広く用いられている前記
従来の中央演算回路、積和／積差演算回路、および、絶
対値距離演算回路などの回路は、処理速度、回路規模の
面において充分満足のできる回路とは言えなかった。し
たがって、本発明の目的は、回路遅延が少なく、故に処
理速度が速く、また回路規模の小さい演算回路を提供す
ることにある。具体的には、本発明の目的は、長いビッ
ト長の演算回路を有効に使え、もって性能が向上するよ
うな中央演算回路に用いて好ましい算術論理演算回路を
提供することにある。また、本発明の目的は、回路遅延
が少なく、回路規模の小さい、積和／積差演算回路を提
供することにある。さらに、本発明の目的は、専用回路
を少なくし、通常のＤＳＰの構成回路を有効に使いなが
ら絶対値距離の演算が高速にできる絶対値距離演算回路
を提供することにある。

【００１７】

【課題を解決するための手段】前記目的を達成するため
に、本発明の演算回路である算術論理演算回路は、算術
論理演算回路を上位ｎビットについて算術論理演算を行
う第１の演算回路と、下位ｍビットについて算術論理演
算を行う第２の演算回路と、演算回路分割信号および演
算命令に基づいて、前記第１および第２の演算回路各々
の演算命令を制御する命令制御回路と、前記演算回路分
割信号に基づいて、前記第１および第２の演算回路間の
キャリーの伝播を制御するキャリー伝播制御回路とを有
する。

【００１８】また、本発明の積和／積差演算回路は、順
次入力される２数および加減算命令に基づいて、前記加
減算命令が加算命令であった場合は前記２数の乗算結果
の値を出力し、前記加減算命令が減算命令であった場合
は前記乗算結果に（─１）を乗じた値を出力する乗算器
と、前記出力値を順次加算し累積する加算器とを有す
る。好適には前記乗算器は、Ｂｏｏｔｈのアルゴリズム
に基づいて部分積を加算して乗算結果を得る乗算器であ
って、前記加減算命令が減算命令であった場合は、前記
部分積を加算する段階で部分積の負数を加算することに
より、乗算結果に（─１）を乗じた出力値を得る乗算器
である。

【００１９】また、本発明の絶対値距離演算回路は、順
次入力される２数の減算を行う減算回路と、前記減算結
果の値と、前記減算結果の符合とに基づいて、前記減算
結果の絶対値を順次累積加算した絶対値距離を求める積
和／積差演算回路とを有する。特定的には、前記減算回
路と前記積和／積差演算回路は、前記減算結果の値と、
前記減算結果の符合を有し絶対値が１である値とが、乗
数および被乗数として前記積和／積差演算回路の乗算器
に入力されるように接続される。

【００２０】また特定的には、前記減算回路と前記積和
／積差演算回路は、前記減算結果の値と、１とを、乗数
および被乗数として前記積和／積差演算回路の乗算器に
入力し、前記減算結果の符合を加減算命令信号として前
記積和／積差演算回路の加減算器に入力するように接続
される。好適には、前記積和／積差演算回路は、本発明
の積和／積差演算回路であることが望ましい。

【００２１】

【作用】本発明の演算回路である算術論理演算回路にお
いては、演算回路分割信号が、演算回路を分割しない旨
の信号の場合は、前記第１および第２の演算回路の間で
はキャリーが伝播され、同一の演算命令により精度の高
い（ｎ＋ｍ）ビットの算術論理演算を行うことができ
る。また、前記演算回路分割信号が、演算回路を分割す
る旨の信号の場合は、前記第１および第２の算術論理演
算回路は、キャリーの伝播を停止し、各々ｎビットおよ
びｍビットの別個の算術論理演算を並列に故に高速に行
うことができる。

【００２２】また、本発明の演算回路である積和／積差
演算回路においては、乗算を行う段階で、それ以降の累
積演算が加算であるか減算であるかを参照して乗算結果
を出力する。つまり、累積演算が加算である場合には乗
算の結果は通常の乗算結果を出力し、累積演算が減算で
ある場合には乗算結果に─１を乗じて正負を反転した値
を出力する。したがって、累積演算は必ず加算となるた
め演算器は、回路の簡単な加算器で構成可能となる。ま
た、乗算、加減算の各段階で補数の生成を複数回行うよ
うなムダな処理もなくなるため高速に積和／積差演算が
可能となる。

【００２３】また、本発明の演算回路である絶対値距離
演算回路においては、２数の減算結果の値と、その正負
を示すＭＳＢのビットデータを用いて、同符合のデータ
を乗ずること、または、負数を減じることにより絶対値
距離を求めている。したがって、ＤＳＰに通常備わる乗
算器や算術論理演算回路を用いて絶対値距離演算が行え
る。

【００２４】

【実施例】第１実施例本発明の演算回路の第１実施例を図１を参照して説明す
る。図１は、第１実施例の算術論理演算回路の構成を示
す図である。算術論理演算回路１００は、第１の算術論
理演算器１１０、第２の算術論理演算器１２０、キャリ
ー伝播制御部１３０、および、命令制御部１４０により
構成されている。算術論理演算回路１００には、２つの
入力データＡ，Ｂ、演算命令Ｉ、演算器分割信号ｐが入
力され、演算結果のデータＣが出力される。前記入力デ
ータＡ，Ｂ、および、出力データＣは各々４０ビットの
ビット長を有するデータである。前記演算器分割信号ｐ
は、演算器を分割して動作させる場合は１、分割せず動
作させる場合は０の値をとる信号である。

【００２５】まず、前記各部の動作について説明する。
第１の算術論理演算回路１１０および第２の算術論理演
算回路１２０は、各々所定のビット長の演算器である。
演算回路１１０，１２０は、各々２つの入力端子より入
力される入力データに対して、命令入力端子より入力さ
れる演算命令に従って所定の演算処理を行い、結果を出
力端子より出力する。なお、本実施例においては、第１
の算術論理演算回路１１０における入出力データおよび
演算処理のデータのビット長は２４ビット、第２の算術
論理演算回路１２０における入出力データおよび演算処
理のデータのビット長は１６ビットである。また、この
第１および第２の演算回路で行われる演算処理は表４に
示すような加減算演算および論理演算である。

【００２６】

【表４】なお、表４においてａおよびｂは入力データ、ｃは出力
データを表す。

【００２７】また、第１の算術論理演算回路１１０はキ
ャリー入力端子を有し、また、第２の算術論理演算回路
１２０はキャリー出力端子を有する。各々、各演算回路
で行われる加減算演算の場合に参照または出力される。

【００２８】キャリー伝播制御部１３０は、第２の算術
論理演算回路１２０から第１の算術論理演算回路１１０
へのキャリーの伝播を制御する。キャリー伝播制御部１
３０は、演算器分割信号ｐに基づいて、前記信号ｐが演
算器を分割しない旨の信号であった場合、すなわち０で
あった場合は、第２の算術論理演算回路１２０のキャリ
ー出力を第１の算術論理演算回路１１０のキャリー入力
として接続させる。また、前記信号ｐが演算器を分割す
る旨の信号であった場合、すなわち１であった場合は、
前記接続は行わず、第１の算術論理演算回路のキャリー
入力には、キャリーの無いことを示す０を入力する。な
お、前記機能を有するキャリー伝播制御部１３０は、演
算器分割信号ｐを選択信号とするマルチプレクサにより
容易に構成可能である。

【００２９】命令制御部１４０は、演算器分割信号ｐに
基づいて、演算命令Ｉを変換し第１の算術論理演算回路
１１０および第２の算術論理演算回路１２０に各々演算
命令ｉ₁およびｉ₂を入力する。本実施例における前記
変換ルールを表５に示す。表５に示すように、命令制御
部１４０においては、演算器分割信号ｐが、演算器を分
割しない旨の信号０であった場合は、入力された演算命
令Ｉをそのまま、第１および第２の算術論理演算回路１
１０，１２０に入力する。また、演算器分割信号ｐが演
算器を分割する旨の信号１であった場合は、入力された
演算命令Ｉより、第１および第２の算術論理演算回路１
１０，１２０各々に別個の演算命令ｉ₁およびｉ₂を作
成し入力する。

【００３０】

【表５】

【００３１】以上のような各構成部を有する算術論理演
算回路１００においては、まず、４０ビットのビット長
を有する入力データＡ，Ｂは各々、上位２４ビットと、
下位１６ビットに分割され、各々第１および第２の算術
論理演算回路１１０，１２０に入力される。したがっ
て、第１の算術論理演算回路１１０においては入力デー
タＡ，Ｂの各々上位２４ビットを対象として演算処理が
行われ、第２の算術論理演算回路１２０においては入力
データＡ，Ｂの各々下位１６ビットを対象として演算処
理が行われる。

【００３２】したがって、演算器分割信号ｐが０の場合
は、第１および第２の算術論理演算回路１１０，１２０
には、同一の演算命令が入力され、同一の演算が行われ
る。また、第２の算術論理演算回路１２０から第１の算
術論理演算回路１１０にキャリーが伝播される。したが
って、この場合、前記第１および第２の算術論理演算回
路１１０，１２０は１つの４０ビットの算術論理演算回
路として機能する。また、演算器分割信号ｐが１の場合
は、第１および第２の算術論理演算回路１１０，１２０
には、別個の演算命令が入力され、前記各演算回路の間
でキャリーの伝播も行われず、前記各演算回路は全く別
個の動作を行う。したがって、２４ビットと１６ビット
の２つの演算回路を並列処理させている状態となる。

【００３３】以上述べたように、本実施例の算術論理演
算回路１００によれば、４０ビットのビット長が必要な
場合には、４０ビットの演算回路として動作し、小さな
値を対象とする場合には２４ビットと１６ビットの演算
回路を並列して動作させることが可能である。したがっ
て、汎用性がよく高性能な算術論理演算回路が実現でき
る。なお、本実施例においては前記第１と第２の算術論
理演算回路１１０，１２０へのデータの分割は２４ビッ
トと１６ビットに分割したが、これに限られるものでは
なく適宜任意のビット長で分割してよい。また、本実施
例においては前記第１と第２の算術論理演算回路１１
０，１２０を分割して使用するときにそれぞれ別の演算
処理を行わせているが、同じ演算処理を行わせることも
可能である。

【００３４】第２実施例本発明の演算回路の第２実施例を図２〜図４を参照して
説明する。図２は、第２実施例の積和／積差演算回路の
構成を示す図である。積和／積差演算回路２００は、乗
算器２１０、加算器２２０、レジスタ６３０、および、
レジスタ６４０よりなる。この積和／積差演算回路２０
０は、順次入力される乗数Ｘおよび被乗数Ｙの乗算結果
を、加減算命令Ｉにしたがって順次加減算し、その累積
結果Ｗを得る積和／積差演算回路である。なお、本実施
例においては例示として、前記乗数Ｘおよび被乗数Ｙは
８ビットのデータ、累積結果Ｗは１６ビットのデータと
する。図３は、積和／積差演算回路２００の乗算器２１
０に用いられるエンコーダ２１１の論理回路図である。
図４は、積和／積差演算回路２００の加算器２２０の構
成を示す図である。

【００３５】まず、乗算器２１０の構成について説明す
る。本実施例の乗算器２１０は、Ｂｏｏｔｈのアルゴリ
ズムに基づく乗算器であって、さらに累積のための加減
算命令Ｉが減算であった場合には、乗数Ｘと被乗数Ｙを
乗じ乗算結果に（─１）を乗じた数を乗算結果として出
力するようにしたものである。すなわち、乗数を２倍
し、下位ビットより３ビットづつの部分に区切り、その
３ビットづつの各部分について被乗数Ｙより部分積を求
め、その部分積を加算して乗算結果を求める。この部分
積の求め方は以下に示すルールに従う。

【００３６】加減算命令Ｉが加算命令であって、前記３
ビットの乗数部分値が０の場合は０、前記３ビットの乗
数部分値が１の場合は被乗数Ｙ、前記３ビットの乗数部
分値が２の場合は被乗数Ｙ、前記３ビットの乗数部分値
が３の場合は被乗数Ｙに２を乗じた数、前記３ビットの
乗数部分値が４の場合は被乗数Ｙの補数に２を乗じた
数、前記３ビットの乗数部分値が５の場合は被乗数Ｙの
補数、前記３ビットの乗数部分値が６の場合は被乗数Ｙ
の補数、前記３ビットの乗数部分値が７の場合は０とす
る。

【００３７】また、加減算命令Ｉが減算命令であって、
前記３ビットの乗数部分値が０の場合は０、前記３ビッ
トの乗数部分値が１の場合は被乗数Ｙの補数、前記３ビ
ットの乗数部分値が２の場合は被乗数Ｙの補数、前記３
ビットの乗数部分値が３の場合は被乗数Ｙの補数に２を
乗じた数、前記３ビットの乗数部分値が４の場合は被乗
数Ｙに２を乗じた数、前記３ビットの乗数部分値が５の
場合は被乗数Ｙ、前記３ビットの乗数部分値が６の場合
は被乗数Ｙ、前記３ビットの乗数部分値が７の場合は０
とする。

【００３８】このようなアルゴリズムを、乗算器２１０
においては以下に説明するような回路構成で実現する。
乗算器２１０は、エンコーダ２１１〜２１４、部分積作
成部６１５〜６１８、および、加算器６１９より構成さ
れる。乗算器２１０においては、まず乗数Ｘを（０，Ｘ
（０），Ｘ（１））、（Ｘ（１），Ｘ（２），Ｘ
（３））、（Ｘ（３），Ｘ（４），Ｘ（５））、（Ｘ
（５），Ｘ（６），Ｘ（７））と１ビットを重複させな
がら３ビットづつの４つの部分に分割する。前記各３ビ
ットづつの乗数部分は各々エンコーダ２１１〜２１４に
入力される。エンコーダ２１１〜２１４は、前記乗数Ｘ
を分割して入力された３ビットのデータ、および、加減
算命令Ｉに基づいて、部分積選択信号Ｓ_2-0を作成す
る。その作成ルールを表６に、エンコーダ２１１の論理
回路図を図３に示す。なお、他のエンコーダ２１２〜２
１４も、エンコーダ２１１と同一の回路である。作成さ
れた選択信号Ｓ_2-0は部分積作成部６１５〜６１８に入
力される。

【００３９】

【表６】

【００４０】部分積作成部６１５〜６１８は、前記従来
の積和／積差演算回路６００の乗算器６１０に用いられ
た部分積作成部と同一の機能である。すなわち、入力さ
れた選択信号Ｓ_2-0に基づいて、表３に従って部分積Ｖ
_3-0を出力する。加算器６１９も、前記従来の積和／積
差演算回路６００の乗算器６１０に用いられた加算器と
同一の機能である。すなわち、各部分積作成部６１５〜
６１８より入力された部分積Ｖ_3-0をビットのズレを考
慮して加算し、乗算結果Ｖを求める。

【００４１】以上のように、乗算器２１０により算出さ
れた乗算結果Ｖはレジスタ６４０に格納される。加算器
２２０においては、レジスタ６３０に格納されているそ
れまでの累積結果Ｗと、レジスタ６４０に格納されてい
る乗算結果Ｖを加算し、加算結果Ｗ’を再びレジスタ６
３０に格納する。この加算器２２０の構成を図４に示
す。なお、前記累積結果のレジスタ６３０は、図示しな
いリセット信号により、一連の積和／積差演算処理の開
始時に、その内容がリセットされる。

【００４２】以上、説明したように、本発明の積和／積
差演算回路においては、乗算器より、累積時の加減算命
令を考慮した値、すなわち積和演算をする場合は乗算結
果Ｖが、また、積差演算を行う場合は乗算結果に（─
１）を乗じた数（─Ｖ）が出力される。この乗算結果の
符合の制御は、図３に示すように乗算器のエンコーダ２
１１の回路遅延を増大させないパスにＥｘｃｌｕｓｉｖ
ｅ−ＯＲ素子２５１を加えた回路変更のみで行える。ま
た、これにより、図１１に示すような加減算器が図４に
示すような加算回路のみでよくなるため、減算のための
反転素子６２１〜６２３が不要となり回路が簡単にな
り、回路遅延も少なくなる。したがって、回路規模が小
さくなり、処理時間も短縮できる。

【００４３】第３実施例本発明の演算回路の第３実施例を図５を参照して説明す
る。図５は、第３実施例の絶対値距離演算回路の構成を
示す図である。絶対値距離演算回路３１０は減算器７１
０、乗算器６１０、加算器７３０、および、レジスタ７
４０〜７６０より構成されている。減算器７１０、加算
器７３０、および、レジスタ７４０〜７６０は、前述し
た従来の絶対値距離演算回路７００の同一符合を付した
各部と同一の構成および動作である。第３実施例の絶対
値距離演算回路３１０は、従来の絶対値距離演算回路７
００の正負調整回路７２０を乗算器６１０に置換した構
成である。なお、この乗算器６１０は、図８に示したＤ
ＳＰに通常備わる乗算器でよい。そして、乗算器６１０
に、レジスタ７４０に格納されている減算結果の値、お
よび、数値１を示すデータのＭＳＢを前記減算結果のＭ
ＳＢと置換した値が、各々乗数および被乗数として入力
されるように接続されている。

【００４４】このような構成の絶対値距離演算回路３１
０によれば、レジスタ７４０に格納されている減算結果
の値が、正数であれば、乗算器６１０において１と乗ぜ
られ、負数であれば、乗算器６１０において（─１）と
乗ぜらる。したがって、いずれにしても乗算器６１０の
出力として減算結果の絶対値が得られる。このように、
第３実施例の絶対値距離演算回路３１０によれば、通常
ＤＳＰが備える乗算器を用いて絶対値を求めることがで
きる。したがって、絶対値距離演算回路を別個に追加す
る必要が無いため、回路規模を小さくすることができ
る。また、減算、正負調整、累積を全て算術論理演算回
路で行う場合に比べると、絶対値正負調整を乗算器で行
うことができるため、並列処理をすることができ、高速
に絶対値距離演算を行うことができる。

【００４５】第４実施例本発明の演算回路の第４実施例を図６を参照して説明す
る。図６は、第４実施例の絶対値距離演算回路の構成を
示す図である。絶対値距離演算回路３２０は減算器７１
０、乗算器６１０、加減算器６２０、および、レジスタ
７４０〜７６０より構成されている。前記各構成部は、
前述した従来の絶対値距離演算回路７００、積和／積差
演算回路６００、および、通常のＤＳＰの中央演算回路
５００の同一符合を付した各部と同一の構成および動作
である。第４実施例の絶対値距離演算回路３２０は、第
３実施例の絶対値距離演算回路３１０の加算器７３０を
加減算器６２０に置換し、減算器７１０による減算結果
の値のＭＳＢにより加減算器６２０の加算または減算を
制御するようにした。また、乗算器６１０には、レジス
タ７４０に格納されている減算結果の値、および、数値
１を示すデータを各々乗数および被乗数として入力され
るように接続されている。

【００４６】このような構成の絶対値距離演算回路３２
０によれば、乗算器６１０においては、レジスタ７４０
に格納されている減算結果の値に１を乗じているだけな
ので前記減算結果の値がそのまま出力される。そして、
加減算器６２０においては、前記減算結果の値により加
算または減算を切り換えているので、その減算結果が正
数の場合は加算が行われ、負数の場合は減算が行われ
る。負数の減算処理は結果的に絶対値の加算処理となる
ため、前記減算結果の値が正数であっても負数であって
もその絶対値が累積される。このように、第４実施例の
絶対値距離演算回路３２０によれば、通常ＤＳＰが備え
る乗算器と加減算器からなる演算回路を用いて絶対値距
離を求めることができる。したがって、前記第３実施例
同様に回路規模を小さくすることができ、高速に絶対値
距離を求めることができる。また、前記第３実施例の絶
対値距離演算回路に比べると、乗算器６１０の被乗数と
しては、数値１を入力すればよく、ＭＳＢに前記減算結
果の値のＭＳＢをセットする必要がないため、乗算器６
１０への入力データの作成が容易に行える点が有効であ
る。

【００４７】第５実施例本発明の演算回路の第５実施例
を図７を参照して説明する。図７は、第５実施例の絶対値距離演算回路の構成を示す
図である。絶対値距離演算回路３３０は減算器７１０、
積和／積差演算回路２００、およびレジスタ７４０より
構成されている。減算器７１０およびレジスタ７４０
は、前述した従来の絶対値距離演算回路７００の同一符
合を付した各部と、また、積和／積差演算回路２００は
第２実施例に示した積和／積差演算回路２００と、各々
その構成および動作は同一であるそして、第５実施例の絶対値距離演算回路３３０におい
ては、積和／積差演算回路２００には、乗数としてレジ
スタ７４０に格納されている減算結果の値が、被乗数と
して数値１が、加減算命令として前記減算結果の値のＭ
ＳＢが、各々入力されるように接続されている。なお、
前記減算結果の値は正数の場合ＭＳＢは０となり、負数
の場合、ＭＳＢは１となる。また、積和／積差演算回路
２００は、加減算命令が０の場合は加算を、１の場合は
減算を行う。

【００４８】このような構成の絶対値距離演算回路３３
０によれば、積和／積差演算回路２００において、第４
実施例同様に、減算結果の値に１が乗じられ、その減算
結果が正数の場合は加算が行われ、負数の場合は減算が
行われる。負数の減算処理は結果的に絶対値の加算処理
となるため、前記減算結果の値が正数であっても負数で
あってもその絶対値が累積される。このように、第５実
施例の絶対値距離演算回路３３０によれば、第２実施例
に示した本発明の積和／積差演算回路を用いて絶対値距
離を求めることができる。したがって、より小さい回路
規模で、高速に、絶対値距離演算を行うことができる。
なお、上述した実施例では、各演算器の間にレジスタを
挿入した構成としているが、必要に応じて各演算器にレ
ジスタの機能を付加してレジスタを除いた構成としても
よいし、可能ならばレジスタそのものを除いた構成とし
てもよい。

【００４９】

【発明の効果】本発明の演算回路である算術論理演算回
路によれば、短ビット長のデータの演算処理が高速にな
る。故に、長いビットデータに対応した演算回路を有効
に使用でき、高性能な算術論理演算回路およびそれを用
いた中央演算処理回路を提供できる。また、本発明の演
算回路である積和／積差演算回路によれば、正負の無駄
な変換がなく高速に積和／積差演算が行える。また、累
積演算器は加算器のみでよいため、累積処理も高速にな
り、累積回路の回路規模も小さくなる。故に、高速で回
路規模の小さい積和／積差演算回路を提供できた。さら
に、本発明の演算回路である絶対値距離演算回路によれ
ば、通常のＤＳＰに備わる乗算器、または算術論理演算
回路を用いて高速に絶対値距離演算が行える回路を実現
できた。故に、専用回路を少なくし既存回路を有効に使
うことができた。したがって、回路規模を小さくし、絶
対値距離の算出が高速に可能な絶対値距離演算回路を提
供できた。

【図面の簡単な説明】

【図１】本発明の第１実施例である算術論理演算回路の
構成を示す図である。

【図２】本発明の第２実施例である積和／積差演算回路
の構成を示す図である。

【図３】図２に示した積和／積差演算回路の乗算器に用
いられるエンコーダの論理回路図である。

【図４】図２に示した積和／積差演算回路の加算器の構
成を示す図である。

【図５】本発明の第３実施例である絶対値距離演算回路
の構成を示す図である。

【図６】本発明の第４実施例である絶対値距離演算回路
の構成を示す図である。

【図７】本発明の第５実施例である絶対値距離演算回路
の構成を示す図である。

【図８】ＤＳＰの中央演算回路の主要部の構成を示す図
である。

【図９】従来の積和／積差演算回路の構成を示す図であ
る。

【図１０】図９に示した積和／積差演算回路の乗算器に
用いられるエンコーダの論理回路図である。

【図１１】図９に示した積和／積差演算回路の加減算器
の構成を示す図である。

【図１２】従来の絶対値距離演算回路の構成を示す図で
ある。

【符号の説明】

１００算術論理演算回路１１０上位ビット算術論理演算器１２０下位ビット算術論理演算器１３０キャリー伝播制御部１４０命令制御部２００積和／積差演算回路２１０乗算器２１１〜２１４エンコーダ２５１ＥＯＲゲート２２０加算器２２１半加算器２２２〜２２３全加算器３１０〜３３０絶対値距離演算回路５００中央演算回路５２０算術論理演算器５３０アキュムレータ５５０マルチプレクサ６００積和／積差演算回路６１０乗算器６１１〜６１４エンコーダ６１５〜６１８部分積作成部６１９加算器６２０加減算器６２１〜６２３ＥＯＲゲート６２４〜６２６全加算器６３０，６４０レジスタ７００絶対値距離演算回路７１０減算器７２０正負調整回路７３０加算器７４０〜７６０レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者マーククブラフランス国、セデックス、ビレヌーブ・ルーベ06271 テキサス・インスツルメンツフランス内

Claims

【特許請求の範囲】

【請求項１】ｎビットのデータについて算術論理演算を
行う第１の演算回路と、ｍビットのデータについて算術論理演算を行う第２の演
算回路と、入力された演算回路分割信号が演算回路を分割しない旨
の信号の場合は、入力された演算命令に基づき同一の演
算命令を前記第１および第２の演算回路に出力し、前記
演算回路分割信号が演算回路を分割する旨の信号の場合
は、前記演算命令に基づき各々独立した演算命令を前記
第１及び第２の演算回路に出力する命令制御回路と、前記演算回路分割信号が演算回路を分割しない旨の信号
の場合は、前記第１および第２の演算回路の間にキャリ
ーを伝播させ、前記演算回路分割信号が演算回路を分割
する旨の信号の場合は、前記第１および第２の演算回路
の間のキャリーの伝播を停止するキャリー伝播制御回路
とを有する算術論理演算回路。
【請求項２】加算命令が入力された場合は入力される２
数の乗算結果の値を生成し出力し、減算命令が入力され
た場合は入力される２数の乗算結果に（─１）を乗じた
値を生成し出力する乗算器と、前記乗算器より出力される値を順次加算し累積する加算
器とを有する積和／積差演算回路。
【請求項３】前記乗算器は、ブースのアルゴリズムに基
づいて、乗数を所定の部分に区切り、該各部分の部分積
を加算して乗算結果の値を生成する乗算器であって、減
算命令が入力された場合は、前記部分積の加算において
該部分積の負数を加算する請求項２記載の積和／積差演
算回路。
【請求項４】順次入力される２数の減算を行う減算回路
と、前記減算回路における減算結果の値と、絶対値が１であ
り前記減算結果と同符合の値とを、乗数および被乗数と
して入力し乗算処理を行い、順次累積する積和／積差演
算回路とを有する絶対値距離演算回路。
【請求項５】順次入力される２数の減算を行う減算回路
と、前記減算回路における減算結果の値と、１とを、乗数お
よび被乗数として入力し乗算処理を行い、前記乗算結果
の値を前記減算結果の符合に基づいて累積加減算する積
和／積差演算回路とを有する絶対値距離演算回路。
【請求項６】前記積和／積差演算回路は請求項２または
３記載の積和／積差演算回路である請求項５記載の絶対
値距離演算回路。