JP2001005643A - 累乗演算装置 - Google Patents
累乗演算装置Info
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Abstract
(57)【要約】
【課題】 従来の累乗演算装置は、あらゆる累乗演算に
対して一律の演算処理しか実施することができず、この
処理に用いる乗算器２５などの処理速度を超えて高速化
を図ることはできないなどの課題があった。 【解決手段】 入力指数ビット列Ｙが２を基数とする整
数累乗の数である場合には乗算器１に換えてビット演算
器５を用いるものである。
対して一律の演算処理しか実施することができず、この
処理に用いる乗算器２５などの処理速度を超えて高速化
を図ることはできないなどの課題があった。 【解決手段】 入力指数ビット列Ｙが２を基数とする整
数累乗の数である場合には乗算器１に換えてビット演算
器５を用いるものである。
Description
【０００１】
【発明の属する技術分野】この発明は入力基数ビット列
と入力指数ビット列とからなる入力数値の累乗演算を実
施する累乗演算装置に係り、特に、その累乗演算速度を
実質的に高速化ならしめるための改良に関するものであ
る。
と入力指数ビット列とからなる入力数値の累乗演算を実
施する累乗演算装置に係り、特に、その累乗演算速度を
実質的に高速化ならしめるための改良に関するものであ
る。
【０００２】
【従来の技術】図３は特開平１０−２０７６９４号公報
に開示された従来の累乗演算装置の構成を示すブロック
図である。図において、２４は対数算出部、２５は乗算
器、２６は指数算出部、２７は対数シフト部、２８は対
数テーブル、２９は対数加算部、３０は指数減算部、３
１は指数テーブル、３２は指数シフト部である。
に開示された従来の累乗演算装置の構成を示すブロック
図である。図において、２４は対数算出部、２５は乗算
器、２６は指数算出部、２７は対数シフト部、２８は対
数テーブル、２９は対数加算部、３０は指数減算部、３
１は指数テーブル、３２は指数シフト部である。
【０００３】次に動作を説明する。対数シフト部２７が
累乗に係る基数ビット列をその小数部と整数部とに分割
すると、その小数部は対数テーブル２８を用いて対数値
に変換され、この対数値と整数部とで乗算器２５への基
数対数ビット列が生成される。乗算器２５はこの基数対
数ビット列と指数ビット列とを乗算し、指数算出部２６
へ出力する。この指数算出部２６では、指数減算部３０
がこれを整数項と小数項とに分割し、その小数部は指数
テーブル３１を用いて逆変換され、指数シフト部３２は
この逆変換された小数項と上記整数項とを用いて累乗演
算結果を出力する。
累乗に係る基数ビット列をその小数部と整数部とに分割
すると、その小数部は対数テーブル２８を用いて対数値
に変換され、この対数値と整数部とで乗算器２５への基
数対数ビット列が生成される。乗算器２５はこの基数対
数ビット列と指数ビット列とを乗算し、指数算出部２６
へ出力する。この指数算出部２６では、指数減算部３０
がこれを整数項と小数項とに分割し、その小数部は指数
テーブル３１を用いて逆変換され、指数シフト部３２は
この逆変換された小数項と上記整数項とを用いて累乗演
算結果を出力する。
【０００４】そして、このような演算処理であれば、基
数ビット列を対数に変換し、この基数ビット列の指数ビ
ット列による累乗演算を基数ビット列の対数と指数ビッ
ト列との乗算演算に置き換えることができ、級数に基づ
く演算を繰り返すことで基数ビット列の累乗演算を行う
ような場合よりもはるかに短時間のうちに累乗演算結果
を得ることができる。
数ビット列を対数に変換し、この基数ビット列の指数ビ
ット列による累乗演算を基数ビット列の対数と指数ビッ
ト列との乗算演算に置き換えることができ、級数に基づ
く演算を繰り返すことで基数ビット列の累乗演算を行う
ような場合よりもはるかに短時間のうちに累乗演算結果
を得ることができる。
【０００５】
【発明が解決しようとする課題】従来の累乗演算装置は
以上のように構成されているので、あらゆる累乗演算を
同列に扱い、あらゆる累乗演算処理において同様の処理
にて累乗演算を実施することとなり、この処理に用いる
乗算器などの処理速度を超えて高速化を図ることはでき
ないなどの課題があった。
以上のように構成されているので、あらゆる累乗演算を
同列に扱い、あらゆる累乗演算処理において同様の処理
にて累乗演算を実施することとなり、この処理に用いる
乗算器などの処理速度を超えて高速化を図ることはでき
ないなどの課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、乗算演算処理において多用される
特定の乗算演算処理についての高速化を図り、これによ
り実質的に累乗演算速度を高速化させた累乗演算装置を
得ることを目的とする。
めになされたもので、乗算演算処理において多用される
特定の乗算演算処理についての高速化を図り、これによ
り実質的に累乗演算速度を高速化させた累乗演算装置を
得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る累乗演算
装置は、入力基数ビット列と入力指数ビット列とからな
る入力数値の累乗演算を実施する累乗演算装置におい
て、上記入力基数ビット列に対して２を底とする対数演
算を実施してこの入力基数ビット列の対数ビット列を出
力する対数演算部と、当該対数ビット列と上記入力指数
ビット列とを乗算して第一乗算値を出力する乗算器と、
上記対数ビット列に対して上記入力指数ビット列に基づ
くビットシフト処理を行って第二乗算値を出力するビッ
ト演算部と、上記入力指数ビット列が２を基数とする整
数累乗の数であるか否かを判定し、その判定が正しい場
合には第二乗算値選択信号を出力する指数判定部と、上
記第一乗算値および第二乗算値が入力され、上記第二乗
算値選択信号が入力された場合には第二乗算値を選択乗
算値として出力し、それ以外の場合には第一乗算値を選
択乗算値として出力する乗算値選択部と、上記選択乗算
値に対して２を基数項とする指数演算を実施してそれを
上記入力数値の累乗演算結果として出力する指数演算部
とを備えるものである。
装置は、入力基数ビット列と入力指数ビット列とからな
る入力数値の累乗演算を実施する累乗演算装置におい
て、上記入力基数ビット列に対して２を底とする対数演
算を実施してこの入力基数ビット列の対数ビット列を出
力する対数演算部と、当該対数ビット列と上記入力指数
ビット列とを乗算して第一乗算値を出力する乗算器と、
上記対数ビット列に対して上記入力指数ビット列に基づ
くビットシフト処理を行って第二乗算値を出力するビッ
ト演算部と、上記入力指数ビット列が２を基数とする整
数累乗の数であるか否かを判定し、その判定が正しい場
合には第二乗算値選択信号を出力する指数判定部と、上
記第一乗算値および第二乗算値が入力され、上記第二乗
算値選択信号が入力された場合には第二乗算値を選択乗
算値として出力し、それ以外の場合には第一乗算値を選
択乗算値として出力する乗算値選択部と、上記選択乗算
値に対して２を基数項とする指数演算を実施してそれを
上記入力数値の累乗演算結果として出力する指数演算部
とを備えるものである。
【０００８】この発明に係る累乗演算装置は、指数判定
部が、入力指数ビット列が「１／２」であるか否かを判
定するとともにその判定が正しい場合には第二乗算値選
択信号を出力し、ビット演算部は対数ビット列に対して
１回だけ右シフト処理を行って第二乗算値を出力するも
のである。
部が、入力指数ビット列が「１／２」であるか否かを判
定するとともにその判定が正しい場合には第二乗算値選
択信号を出力し、ビット演算部は対数ビット列に対して
１回だけ右シフト処理を行って第二乗算値を出力するも
のである。
【０００９】この発明に係る累乗演算装置は、指数判定
部が、入力指数ビット列が「−１」であるか否かを判定
するとともにその判定が正しい場合には第二乗算値選択
信号を出力し、ビット演算部は対数ビット列のビット反
転処理を行って第二乗算値を出力するものである。
部が、入力指数ビット列が「−１」であるか否かを判定
するとともにその判定が正しい場合には第二乗算値選択
信号を出力し、ビット演算部は対数ビット列のビット反
転処理を行って第二乗算値を出力するものである。
【００１０】この発明に係る累乗演算装置は、指数判定
部が、入力指数ビット列が「−１／２」であるか否かを
判定するとともにその判定が正しい場合には第二乗算値
選択信号を出力し、ビット演算部は対数ビット列に対し
て１回だけ右シフト処理を行った後ビット反転処理を行
い、これを第二乗算値として出力するものである。
部が、入力指数ビット列が「−１／２」であるか否かを
判定するとともにその判定が正しい場合には第二乗算値
選択信号を出力し、ビット演算部は対数ビット列に対し
て１回だけ右シフト処理を行った後ビット反転処理を行
い、これを第二乗算値として出力するものである。
【００１１】この発明に係る累乗演算装置は、対数演算
部が、入力基数ビット列が基数仮数値と基数指数値とか
らなる浮動小数点データ形式で入力されるとともに、そ
の基数仮数値と２を底とする対数演算テーブルとを用い
てこの基数仮数値の対数値を出力する仮数処理手段と、
上記基数指数値から上記指数オフセット値を減算して指
数減算値を出力する指数処理手段と、上記基数仮数値の
対数値とこの指数減算値とに基づいて上記入力基数ビッ
ト列の固定小数点形式の対数値を生成する固定基数ビッ
ト列生成手段とを備え、この対数値を上記入力基数ビッ
ト列の対数ビット列として出力するものである。
部が、入力基数ビット列が基数仮数値と基数指数値とか
らなる浮動小数点データ形式で入力されるとともに、そ
の基数仮数値と２を底とする対数演算テーブルとを用い
てこの基数仮数値の対数値を出力する仮数処理手段と、
上記基数指数値から上記指数オフセット値を減算して指
数減算値を出力する指数処理手段と、上記基数仮数値の
対数値とこの指数減算値とに基づいて上記入力基数ビッ
ト列の固定小数点形式の対数値を生成する固定基数ビッ
ト列生成手段とを備え、この対数値を上記入力基数ビッ
ト列の対数ビット列として出力するものである。
【００１２】この発明に係る累乗演算装置は、対数演算
部が、ネイピア数の対数値を保持する固定基数ビット列
保持手段と、入力基数ビット列がネイピア数であるか否
かを判断し、その判定が正しい場合には固定データ選択
信号を出力する基数判定手段と、固定基数ビット列生成
手段の出力値および固定基数ビット列保持手段の保持値
とが入力され、固定データ選択信号が入力された場合に
は当該保持値を入力基数ビット列の対数ビット列として
出力し、それ以外の場合には固定基数ビット列生成手段
の出力値を入力基数ビット列の対数ビット列として出力
する基数出力選択部とを備えるものである。
部が、ネイピア数の対数値を保持する固定基数ビット列
保持手段と、入力基数ビット列がネイピア数であるか否
かを判断し、その判定が正しい場合には固定データ選択
信号を出力する基数判定手段と、固定基数ビット列生成
手段の出力値および固定基数ビット列保持手段の保持値
とが入力され、固定データ選択信号が入力された場合に
は当該保持値を入力基数ビット列の対数ビット列として
出力し、それ以外の場合には固定基数ビット列生成手段
の出力値を入力基数ビット列の対数ビット列として出力
する基数出力選択部とを備えるものである。
【００１３】この発明に係る累乗演算装置は、入力指数
ビット列をその小数点位置が乗算器の小数点位置と一致
するようにシフトさせる仮数処理手段を備えるものであ
る。
ビット列をその小数点位置が乗算器の小数点位置と一致
するようにシフトさせる仮数処理手段を備えるものであ
る。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による累
乗演算装置の構成を示すブロック図である。この累乗演
算装置は、入力基数ビット列と入力指数ビット列とが入
力され、これらの指数演算結果を出力するものである。
図において、１は入力される２つのビット列を所定の固
定小数点位置の下でのビット列として取り扱ってこれら
２つのビット列同士の乗算演算を実施し、その乗算結果
を第一乗算ビット列Ｚｍとして出力する乗算器、２は入
力基数ビット列Ｘが入力され、これを上記乗算器１の固
定小数点位置の下でのビット列（固定基数ビット列）に
変換し、更に、その固定基数ビット列に対して２を底と
する対数演算を実施して固定基数対数ビット列Ｗを乗算
器１へ出力する基数ビット列変換部、３は入力指数ビッ
ト列Ｙが入力され、これを上記乗算器１の固定小数点位
置の下でのビット列（固定指数ビット列Ｙｔｒａｎ）に
変換して乗算器１へ出力する指数ビット列変換手段、４
は入力指数ビット列Ｙが入力され、これに基づいて各種
の演算制御信号Ｙｘ，Ｚｓｅｌ，Ｙｓ，Ｙｉを出力する
指数判定手段、５はこの演算制御信号Ｙｉ，Ｙｓに応じ
て固定基数対数ビット列Ｗのシフト処理や反転処理など
のビット演算処理を実施し、この演算結果を第二乗算ビ
ット列Ｚｂとして出力するビット演算器、６は上記第一
乗算ビット列Ｚｍおよびこの第二乗算ビット列Ｚｂが入
力され、上記演算制御信号Ｚｓｅｌに応じてこのうちの
一方を選択して選択乗算ビット列Ｚとして出力する指数
値選択部、７はこの選択乗算ビット列Ｚが入力され、こ
れに対して２を基数とする指数演算を実施して上記入力
基数ビット列Ｘと同様の小数点位置の下でのビット列に
逆変換し、これを入力基数ビット列Ｘと入力指数ビット
列Ｙとに基づく累乗演算結果として出力する逆変換部で
ある。
説明する。 実施の形態１．図１はこの発明の実施の形態１による累
乗演算装置の構成を示すブロック図である。この累乗演
算装置は、入力基数ビット列と入力指数ビット列とが入
力され、これらの指数演算結果を出力するものである。
図において、１は入力される２つのビット列を所定の固
定小数点位置の下でのビット列として取り扱ってこれら
２つのビット列同士の乗算演算を実施し、その乗算結果
を第一乗算ビット列Ｚｍとして出力する乗算器、２は入
力基数ビット列Ｘが入力され、これを上記乗算器１の固
定小数点位置の下でのビット列（固定基数ビット列）に
変換し、更に、その固定基数ビット列に対して２を底と
する対数演算を実施して固定基数対数ビット列Ｗを乗算
器１へ出力する基数ビット列変換部、３は入力指数ビッ
ト列Ｙが入力され、これを上記乗算器１の固定小数点位
置の下でのビット列（固定指数ビット列Ｙｔｒａｎ）に
変換して乗算器１へ出力する指数ビット列変換手段、４
は入力指数ビット列Ｙが入力され、これに基づいて各種
の演算制御信号Ｙｘ，Ｚｓｅｌ，Ｙｓ，Ｙｉを出力する
指数判定手段、５はこの演算制御信号Ｙｉ，Ｙｓに応じ
て固定基数対数ビット列Ｗのシフト処理や反転処理など
のビット演算処理を実施し、この演算結果を第二乗算ビ
ット列Ｚｂとして出力するビット演算器、６は上記第一
乗算ビット列Ｚｍおよびこの第二乗算ビット列Ｚｂが入
力され、上記演算制御信号Ｚｓｅｌに応じてこのうちの
一方を選択して選択乗算ビット列Ｚとして出力する指数
値選択部、７はこの選択乗算ビット列Ｚが入力され、こ
れに対して２を基数とする指数演算を実施して上記入力
基数ビット列Ｘと同様の小数点位置の下でのビット列に
逆変換し、これを入力基数ビット列Ｘと入力指数ビット
列Ｙとに基づく累乗演算結果として出力する逆変換部で
ある。
【００１５】基数ビット列変換部２において、８は入力
基数ビット列Ｘの仮数項Ｘｆと２を底とする対数演算テ
ーブルとを用いてこの仮数項の対数変換値を出力する基
数仮数項変換手段、９は入力基数ビット列Ｘの指数項Ｘ
ｅから上記指数オフセット値Ｋを減算してこの指数項の
変換値を出力する基数指数項変換手段、１０はこの仮数
項の対数変換値および指数項の変換値に基づいて上記乗
算器１の固定小数点位置の下でのビット列を生成し、こ
れを演算導出型固定基数ビット列として出力する固定基
数ビット列生成手段、１１は「ｌｏｇ2 （ｅ）」の値を
上記乗算器１の固定小数点位置の下でのビット列として
保持するとともにこれを固定保持型固定基数ビット列と
して出力する固定基数ビット列保持手段、１２は入力基
数ビット列Ｘが入力され、この入力基数ビット列Ｘがネ
イピア数（＝ｅ）である場合には固定データ選択信号を
出力する基数判定手段、１３は上記演算導出型固定基数
ビット列および固定保持型固定基数ビット列が入力さ
れ、この固定データ選択信号が入力された場合には固定
保持型固定基数ビット列を選択して固定基数対数ビット
列Ｗとして出力し、それ以外の場合には演算導出型固定
基数ビット列を選択して固定基数対数ビット列Ｗとして
出力する基数出力選択部である。
基数ビット列Ｘの仮数項Ｘｆと２を底とする対数演算テ
ーブルとを用いてこの仮数項の対数変換値を出力する基
数仮数項変換手段、９は入力基数ビット列Ｘの指数項Ｘ
ｅから上記指数オフセット値Ｋを減算してこの指数項の
変換値を出力する基数指数項変換手段、１０はこの仮数
項の対数変換値および指数項の変換値に基づいて上記乗
算器１の固定小数点位置の下でのビット列を生成し、こ
れを演算導出型固定基数ビット列として出力する固定基
数ビット列生成手段、１１は「ｌｏｇ2 （ｅ）」の値を
上記乗算器１の固定小数点位置の下でのビット列として
保持するとともにこれを固定保持型固定基数ビット列と
して出力する固定基数ビット列保持手段、１２は入力基
数ビット列Ｘが入力され、この入力基数ビット列Ｘがネ
イピア数（＝ｅ）である場合には固定データ選択信号を
出力する基数判定手段、１３は上記演算導出型固定基数
ビット列および固定保持型固定基数ビット列が入力さ
れ、この固定データ選択信号が入力された場合には固定
保持型固定基数ビット列を選択して固定基数対数ビット
列Ｗとして出力し、それ以外の場合には演算導出型固定
基数ビット列を選択して固定基数対数ビット列Ｗとして
出力する基数出力選択部である。
【００１６】ビット演算器５において、１４は固定基数
対数ビット列Ｗを入力指数ビット列Ｙに応じたビット数
だけシフトするシフタ、１５はこのシフタ１４の出力を
ビット反転するビット反転器、１６は入力指数ビット列
Ｙに応じてシフタ１４の出力とビット反転器１５の出力
のうちの一方を選択して第二乗算ビット列Ｚｂとして出
力するビット演算選択部である。
対数ビット列Ｗを入力指数ビット列Ｙに応じたビット数
だけシフトするシフタ、１５はこのシフタ１４の出力を
ビット反転するビット反転器、１６は入力指数ビット列
Ｙに応じてシフタ１４の出力とビット反転器１５の出力
のうちの一方を選択して第二乗算ビット列Ｚｂとして出
力するビット演算選択部である。
【００１７】なお、この実施の形態１では、このシフタ
１４やビット演算選択部１６は指数判定手段４からの演
算制御信号Ｙｉ，Ｙｓに基づいてシフト演算処理や選択
処理を実施している。具体的には、この指数判定手段４
において入力指数ビット列Ｙが２を基数とする整数累乗
の数であるか否かが判定され、この判定が正しいときに
はその累乗数を示す演算制御信号Ｙｉがシフタ１４に出
力され、このシフタ１４はこの累乗数と同数分だけ固定
基数対数ビット列Ｗに対して右シフト（累乗数が負の場
合）あるいは左シフト（累乗数が正の場合）を実施す
る。また、指数判定手段４は入力指数ビット列Ｙの符号
を判断し、負である場合には反転ビット列の選択を指示
する演算制御信号をビット演算選択部１６に出力し、こ
のビット演算選択部１６はこの演算制御信号に基づいて
ビット反転器１５の出力を選択して出力する。
１４やビット演算選択部１６は指数判定手段４からの演
算制御信号Ｙｉ，Ｙｓに基づいてシフト演算処理や選択
処理を実施している。具体的には、この指数判定手段４
において入力指数ビット列Ｙが２を基数とする整数累乗
の数であるか否かが判定され、この判定が正しいときに
はその累乗数を示す演算制御信号Ｙｉがシフタ１４に出
力され、このシフタ１４はこの累乗数と同数分だけ固定
基数対数ビット列Ｗに対して右シフト（累乗数が負の場
合）あるいは左シフト（累乗数が正の場合）を実施す
る。また、指数判定手段４は入力指数ビット列Ｙの符号
を判断し、負である場合には反転ビット列の選択を指示
する演算制御信号をビット演算選択部１６に出力し、こ
のビット演算選択部１６はこの演算制御信号に基づいて
ビット反転器１５の出力を選択して出力する。
【００１８】また、指数値選択部６は、指数判定手段４
からの演算制御信号Ｚｓｅｌに基づいて、入力指数ビッ
ト列Ｙが２を基数とする整数累乗の数である場合にはビ
ット演算器５の出力を選択して選択乗算ビット列Ｚとし
て出力し、それ以外の場合には乗算器１の出力を選択し
て選択乗算ビット列Ｚとして出力する。
からの演算制御信号Ｚｓｅｌに基づいて、入力指数ビッ
ト列Ｙが２を基数とする整数累乗の数である場合にはビ
ット演算器５の出力を選択して選択乗算ビット列Ｚとし
て出力し、それ以外の場合には乗算器１の出力を選択し
て選択乗算ビット列Ｚとして出力する。
【００１９】逆変換部７において、１７は選択乗算ビッ
ト列Ｚの小数項Ｚｆｒｃを２を基数とする指数演算テー
ブルを用いて小数項逆変換値を出力する小数項逆変換手
段、１８は選択乗算ビット列Ｚの整数項Ｚｉｎｔに上記
指数オフセット値Ｋを加算して整数項逆変換値を出力す
る整数項逆変換手段、１９はこの小数項逆変換値および
整数項逆変換値に基づいて上記入力基数ビット列Ｘと同
じ小数点位置のビット列を生成し、これを累乗演算ビッ
ト列として出力する出力ビット列生成手段である。
ト列Ｚの小数項Ｚｆｒｃを２を基数とする指数演算テー
ブルを用いて小数項逆変換値を出力する小数項逆変換手
段、１８は選択乗算ビット列Ｚの整数項Ｚｉｎｔに上記
指数オフセット値Ｋを加算して整数項逆変換値を出力す
る整数項逆変換手段、１９はこの小数項逆変換値および
整数項逆変換値に基づいて上記入力基数ビット列Ｘと同
じ小数点位置のビット列を生成し、これを累乗演算ビッ
ト列として出力する出力ビット列生成手段である。
【００２０】なお、以上の構成とともに、基数判定手段
１２は入力基数ビット列Ｘが負数の場合には基数負数通
知信号Ｘｘを出力し、指数判定手段４は入力指数ビット
列Ｙが整数でない場合には指数非整数通知信号Ｙｘを出
力し、出力ビット列生成手段１９はこれらに基づき入力
基数ビット列Ｘが負数の場合であって且つ入力指数ビッ
ト列Ｙが整数でない場合には、この累乗演算を数学的に
定義することができないので、累乗演算ビット列として
「０」を出力する。
１２は入力基数ビット列Ｘが負数の場合には基数負数通
知信号Ｘｘを出力し、指数判定手段４は入力指数ビット
列Ｙが整数でない場合には指数非整数通知信号Ｙｘを出
力し、出力ビット列生成手段１９はこれらに基づき入力
基数ビット列Ｘが負数の場合であって且つ入力指数ビッ
ト列Ｙが整数でない場合には、この累乗演算を数学的に
定義することができないので、累乗演算ビット列として
「０」を出力する。
【００２１】次に動作について説明する。入力基数ビッ
ト列Ｘが入力されると、基数仮数項変換手段８は、その
仮数項Ｘｆと２を底とする対数演算テーブルとを用いて
この仮数項の対数変換値を出力し、基数指数項変換手段
９はその指数項Ｘｅから上記指数オフセット値Ｋを減算
してこの指数項の変換値を出力し、固定基数ビット列生
成手段１０はこの仮数項の対数変換値および指数項の変
換値に基づいて上記乗算器１の固定小数点位置の下での
ビット列を生成して、これを演算導出型固定基数ビット
列として出力する。
ト列Ｘが入力されると、基数仮数項変換手段８は、その
仮数項Ｘｆと２を底とする対数演算テーブルとを用いて
この仮数項の対数変換値を出力し、基数指数項変換手段
９はその指数項Ｘｅから上記指数オフセット値Ｋを減算
してこの指数項の変換値を出力し、固定基数ビット列生
成手段１０はこの仮数項の対数変換値および指数項の変
換値に基づいて上記乗算器１の固定小数点位置の下での
ビット列を生成して、これを演算導出型固定基数ビット
列として出力する。
【００２２】そして、入力基数ビット列Ｘを、例えば指
数オフセットＫの浮動小数点表現で表わし、その仮数項
をＸｆ（０≦Ｘｆ≦１）、その指数項をＸｅとすると入
力基数ビット列Ｘは下記式１のように表わされ、更に入
力指数ビット列をＹとすると、入力値は下記式２のよう
に表記される。従って、この基数仮数項変換手段８から
は「ｌｏｇ2 （１＋Ｘｆ）」に対応するビット列が出力
され、基数指数項変換手段９からは「（Ｘｅ−Ｋ）」に
対応するビット列が出力されるので、固定基数ビット列
生成手段１０からは「ｌｏｇ2 （１＋Ｘｆ）＋（Ｘｅ−
Ｋ）」が出力されることになる。
数オフセットＫの浮動小数点表現で表わし、その仮数項
をＸｆ（０≦Ｘｆ≦１）、その指数項をＸｅとすると入
力基数ビット列Ｘは下記式１のように表わされ、更に入
力指数ビット列をＹとすると、入力値は下記式２のよう
に表記される。従って、この基数仮数項変換手段８から
は「ｌｏｇ2 （１＋Ｘｆ）」に対応するビット列が出力
され、基数指数項変換手段９からは「（Ｘｅ−Ｋ）」に
対応するビット列が出力されるので、固定基数ビット列
生成手段１０からは「ｌｏｇ2 （１＋Ｘｆ）＋（Ｘｅ−
Ｋ）」が出力されることになる。
【００２３】 Ｘ ＝ （１＋Ｘｆ）×２（Xe-K） ・・・式１ ＸY ＝ ｅｘｐ｛Ｙ×ｌｏｇe （Ｘ）｝ ＝ ｅｘｐ｛Ｙ×ｌｏｇe （（１＋Ｘｆ）×２（Xe-K））｝ ＝ ｅｘｐ［Ｙ×｛ｌｏｇ2 （１＋Ｘｆ）＋（Ｘｅ−Ｋ）｝ ×ｌｏｇe ２］ ・・・式２
【００２４】このような演算処理による動作とともに、
基数判定手段１２は、入力基数ビット列Ｘがネイピア数
（＝ｅ）であるか否かを判断し、それが正しい場合には
固定データ選択信号を出力する。そして、基数出力選択
部１３は、固定データ選択信号が入力された場合には固
定保持型固定基数ビット列を選択して固定基数対数ビッ
ト列として出力し、それ以外の場合には演算導出型固定
基数ビット列を選択して固定基数対数ビット列として出
力する。これにより、基数として使用頻度が高いネイピ
ア数を用いた累乗演算処理の時間を短縮することができ
る。
基数判定手段１２は、入力基数ビット列Ｘがネイピア数
（＝ｅ）であるか否かを判断し、それが正しい場合には
固定データ選択信号を出力する。そして、基数出力選択
部１３は、固定データ選択信号が入力された場合には固
定保持型固定基数ビット列を選択して固定基数対数ビッ
ト列として出力し、それ以外の場合には演算導出型固定
基数ビット列を選択して固定基数対数ビット列として出
力する。これにより、基数として使用頻度が高いネイピ
ア数を用いた累乗演算処理の時間を短縮することができ
る。
【００２５】また、入力指数ビット列Ｙが入力される
と、指数判定手段４において入力指数ビット列Ｙが２を
基数とする整数累乗の数であるか否かなどの判定がなさ
れ、これに応じて指数ビット列変換手段３から、乗算器
１の固定小数点位置の下でのビット列（固定指数ビット
列）Ｙｔｒａｎが出力される。そして、乗算器１はこの
固定指数ビット列Ｙｔｒａｎと固定基数対数ビット列Ｗ
との乗算演算を実施して第一乗算ビット列Ｚｍを出力す
る。なお、上記式２からすれば、この第一乗算ビット列
Ｚｍは「Ｙ×｛ｌｏｇ2 （１＋Ｘｆ）＋（Ｘｅ−
Ｋ）｝」と等価な値を備える。
と、指数判定手段４において入力指数ビット列Ｙが２を
基数とする整数累乗の数であるか否かなどの判定がなさ
れ、これに応じて指数ビット列変換手段３から、乗算器
１の固定小数点位置の下でのビット列（固定指数ビット
列）Ｙｔｒａｎが出力される。そして、乗算器１はこの
固定指数ビット列Ｙｔｒａｎと固定基数対数ビット列Ｗ
との乗算演算を実施して第一乗算ビット列Ｚｍを出力す
る。なお、上記式２からすれば、この第一乗算ビット列
Ｚｍは「Ｙ×｛ｌｏｇ2 （１＋Ｘｆ）＋（Ｘｅ−
Ｋ）｝」と等価な値を備える。
【００２６】この乗算器１の累乗演算動作と同時に、ビ
ット演算器５は指数判定手段４からの演算制御信号Ｙ
ｉ，Ｙｓに応じて固定基数対数ビット列Ｗのビット演算
処理を実施し、この演算結果を第二乗算ビット列Ｚｂと
して出力する。具体的には、シフタ１４が固定基数対数
ビット列Ｗを入力指数ビット列Ｙに応じたビット数だけ
シフトし、ビット反転器１５がこのシフタ１４の出力を
ビット反転し、入力指数ビット列Ｙの符号が負である場
合にはビット演算選択部１６がビット反転器１５の出力
を選択して第二乗算ビット列Ｚｂとして出力し、それ以
外の場合にはシフタ１４の出力を選択して第二乗算ビッ
ト列Ｚｂとして出力する。更に、指数値選択部６は、入
力指数ビット列Ｙが２を基数とする整数累乗の数である
場合にはビット演算器５の出力を選択し、それ以外の場
合には乗算器１の出力を選択し、これを選択乗算ビット
列Ｚとして出力する。
ット演算器５は指数判定手段４からの演算制御信号Ｙ
ｉ，Ｙｓに応じて固定基数対数ビット列Ｗのビット演算
処理を実施し、この演算結果を第二乗算ビット列Ｚｂと
して出力する。具体的には、シフタ１４が固定基数対数
ビット列Ｗを入力指数ビット列Ｙに応じたビット数だけ
シフトし、ビット反転器１５がこのシフタ１４の出力を
ビット反転し、入力指数ビット列Ｙの符号が負である場
合にはビット演算選択部１６がビット反転器１５の出力
を選択して第二乗算ビット列Ｚｂとして出力し、それ以
外の場合にはシフタ１４の出力を選択して第二乗算ビッ
ト列Ｚｂとして出力する。更に、指数値選択部６は、入
力指数ビット列Ｙが２を基数とする整数累乗の数である
場合にはビット演算器５の出力を選択し、それ以外の場
合には乗算器１の出力を選択し、これを選択乗算ビット
列Ｚとして出力する。
【００２７】ちなみに、上記ビット演算器５から出力さ
れる第二乗算ビット列Ｚｂは、入力指数ビット列Ｙが２
を基数とする整数累乗の数である場合には、その整数累
乗の数だけ固定基数対数ビット列Ｗをシフトすること
で、整数累乗の数と固定基数対数ビット列Ｗとを乗算し
た場合と等価な演算を実施することになる。また、乗算
演算においては下位ビットからの繰り上げなどを待った
上で上位のビットの最終的な演算結果が生成されること
になるので、その分最終的な演算結果を得るまでに時間
がかかってしまうが、シフタ１４におけるシフト処理で
はそのような待ち時間が発生することはなく、その分高
速に演算結果を得ることができる。
れる第二乗算ビット列Ｚｂは、入力指数ビット列Ｙが２
を基数とする整数累乗の数である場合には、その整数累
乗の数だけ固定基数対数ビット列Ｗをシフトすること
で、整数累乗の数と固定基数対数ビット列Ｗとを乗算し
た場合と等価な演算を実施することになる。また、乗算
演算においては下位ビットからの繰り上げなどを待った
上で上位のビットの最終的な演算結果が生成されること
になるので、その分最終的な演算結果を得るまでに時間
がかかってしまうが、シフタ１４におけるシフト処理で
はそのような待ち時間が発生することはなく、その分高
速に演算結果を得ることができる。
【００２８】そして、小数項逆変換手段１７は選択乗算
ビット列Ｚの小数項Ｚｆｒｃを２を基数とする指数演算
テーブルを用いて小数項逆変換値を出力し、整数項逆変
換手段１８は選択乗算ビット列Ｚの整数項Ｚｉｎｔに上
記指数オフセット値Ｋを加算して整数項逆変換値を出力
し、出力ビット列生成手段１９はこの小数項逆変換値お
よび整数項逆変換値に基づいて上記入力基数ビット列Ｘ
と同じ小数点位置のビット列を生成して累乗演算ビット
列として出力する。また、出力ビット列生成手段１９は
入力基数ビット列Ｘが負数の場合であって且つ入力指数
ビット列Ｕが整数でない場合には、累乗演算ビット列と
して「０」を出力する。
ビット列Ｚの小数項Ｚｆｒｃを２を基数とする指数演算
テーブルを用いて小数項逆変換値を出力し、整数項逆変
換手段１８は選択乗算ビット列Ｚの整数項Ｚｉｎｔに上
記指数オフセット値Ｋを加算して整数項逆変換値を出力
し、出力ビット列生成手段１９はこの小数項逆変換値お
よび整数項逆変換値に基づいて上記入力基数ビット列Ｘ
と同じ小数点位置のビット列を生成して累乗演算ビット
列として出力する。また、出力ビット列生成手段１９は
入力基数ビット列Ｘが負数の場合であって且つ入力指数
ビット列Ｕが整数でない場合には、累乗演算ビット列と
して「０」を出力する。
【００２９】ちなみに、上記式２は下記式３のように変
形することができ、指数値選択部６から出力される「Ｙ
×｛ｌｏｇ2 （１＋Ｘｆ）＋（Ｘｅ−Ｋ）｝」をＺ、そ
の小数項をＺｆｒｃ、整数項をＺｉｎｔとすると、更に
式４のように表記する事ができる。
形することができ、指数値選択部６から出力される「Ｙ
×｛ｌｏｇ2 （１＋Ｘｆ）＋（Ｘｅ−Ｋ）｝」をＺ、そ
の小数項をＺｆｒｃ、整数項をＺｉｎｔとすると、更に
式４のように表記する事ができる。
【００３０】 ＸY ＝ ｅｘｐ［Ｙ×｛ｌｏｇ2 （１＋Ｘｆ）＋（Ｘｅ−Ｋ）｝ ×ｌｏｇe ２］ ＝ ｅｘｐ×ｌｏｇe ２［Ｙ×｛ｌｏｇ2 （１＋Ｘｆ） ＋（Ｘｅ−Ｋ）｝］ ＝ ２[Y×{log2(1+Xf)+(Xe-K)}] ・・ ・式３ ＸY ＝ ２Z ＝ ２Zint×２Zfrc ・・・式４
【００３１】そして、この小数項「Ｚｆｒｃ」は０以
上、１未満であるので「２Zfrc」は１以上２未満であ
り、この式３と上記式１とを比較すれば明らかなよう
に、小数項逆変換手段１７から出力される小数項逆変換
値は浮動小数点表示形式の仮数項の表現形式と一致す
る。同様に、整数項逆変換手段１８から出力される整数
項逆変換値、つまり選択乗算ビット列Ｚの整数項に上記
指数オフセット値Ｋを加算した値は浮動小数点表示形式
の指数項の表現形式と一致する。従って、上記式４は例
えば下記式５のように書き換えることができる。但し、
ＺｆはＺｆｒｃによって参照された仮数項であり、Ｚｅ
は浮動小数点表現形式におけるオフセット付き指数項で
ある。
上、１未満であるので「２Zfrc」は１以上２未満であ
り、この式３と上記式１とを比較すれば明らかなよう
に、小数項逆変換手段１７から出力される小数項逆変換
値は浮動小数点表示形式の仮数項の表現形式と一致す
る。同様に、整数項逆変換手段１８から出力される整数
項逆変換値、つまり選択乗算ビット列Ｚの整数項に上記
指数オフセット値Ｋを加算した値は浮動小数点表示形式
の指数項の表現形式と一致する。従って、上記式４は例
えば下記式５のように書き換えることができる。但し、
ＺｆはＺｆｒｃによって参照された仮数項であり、Ｚｅ
は浮動小数点表現形式におけるオフセット付き指数項で
ある。
【００３２】 ＸY ＝ （１＋Ｚｆ）×２(Ze-K) ・・・式５
【００３３】次に、累乗演算として多用される演算処
理、例えば開平演算、逆数演算、正規化演算を例に詳し
く動作を説明する。
理、例えば開平演算、逆数演算、正規化演算を例に詳し
く動作を説明する。
【００３４】開平演算処理の場合、入力指数ビット列Ｙ
は「１／２（＝２-1）」なので、２を基数とする整数累
乗の数となる。また、その整数累乗の数は「−１」であ
る。従って、シフタ１４は入力基数ビット列Ｘの対数値
Ｗに対して１回だけ右シフト処理を行い、その出力がビ
ット演算選択部１６から第二乗算ビット列Ｚｂとして出
力され、更に指数値選択部６から出力される。従って、
乗算器１の演算結果を待つことなく指数値選択部６にお
ける選択を実施してこれに基づいて累乗演算結果を出力
することができる。
は「１／２（＝２-1）」なので、２を基数とする整数累
乗の数となる。また、その整数累乗の数は「−１」であ
る。従って、シフタ１４は入力基数ビット列Ｘの対数値
Ｗに対して１回だけ右シフト処理を行い、その出力がビ
ット演算選択部１６から第二乗算ビット列Ｚｂとして出
力され、更に指数値選択部６から出力される。従って、
乗算器１の演算結果を待つことなく指数値選択部６にお
ける選択を実施してこれに基づいて累乗演算結果を出力
することができる。
【００３５】逆数演算処理の場合、入力指数ビット列Ｙ
は「−１（＝−１×２0 ）」なので、２を基数とする整
数累乗の数となる。また、その整数累乗の数は「０」で
ある。従って、シフタ１４は入力基数ビット列Ｘの対数
値Ｗをそのまま出力し、ビット反転器１５においてそれ
を反転させた値がビット演算選択部１６から第二乗算ビ
ット列Ｚｂとして出力され、更に指数値選択部６から出
力される。従って、乗算器１の演算結果を待つことなく
指数値選択部６における選択を実施してこれに基づいて
累乗演算結果を出力することができる。
は「−１（＝−１×２0 ）」なので、２を基数とする整
数累乗の数となる。また、その整数累乗の数は「０」で
ある。従って、シフタ１４は入力基数ビット列Ｘの対数
値Ｗをそのまま出力し、ビット反転器１５においてそれ
を反転させた値がビット演算選択部１６から第二乗算ビ
ット列Ｚｂとして出力され、更に指数値選択部６から出
力される。従って、乗算器１の演算結果を待つことなく
指数値選択部６における選択を実施してこれに基づいて
累乗演算結果を出力することができる。
【００３６】正規化演算処理の場合、入力指数ビット列
Ｙは「−１／２（＝−１×２-1）」なので、２を基数と
する整数累乗の数となる。また、その整数累乗の数は
「−１」である。従って、シフタ１４は入力基数ビット
列Ｘの対数値に対して１回だけ右シフト処理を行い、ビ
ット反転器１５においてそれを反転させた値がビット演
算選択部１６から第二乗算ビット列として出力され、更
に指数値選択部６から出力される。従って、乗算器１の
演算結果を待つことなく指数値選択部６における選択を
実施してこれに基づいて累乗演算結果を出力することが
できる。
Ｙは「−１／２（＝−１×２-1）」なので、２を基数と
する整数累乗の数となる。また、その整数累乗の数は
「−１」である。従って、シフタ１４は入力基数ビット
列Ｘの対数値に対して１回だけ右シフト処理を行い、ビ
ット反転器１５においてそれを反転させた値がビット演
算選択部１６から第二乗算ビット列として出力され、更
に指数値選択部６から出力される。従って、乗算器１の
演算結果を待つことなく指数値選択部６における選択を
実施してこれに基づいて累乗演算結果を出力することが
できる。
【００３７】なお、この実施の形態１では、入力基数ビ
ット列Ｘや入力指数ビット列Ｙとして主に浮動小数点形
式のビット列の場合について説明したが、この累乗演算
装置で取り扱うことができるビット列はこれに限られる
ものではなく、固定小数点形式のビット列についても同
様に累乗演算を行うことができる。
ット列Ｘや入力指数ビット列Ｙとして主に浮動小数点形
式のビット列の場合について説明したが、この累乗演算
装置で取り扱うことができるビット列はこれに限られる
ものではなく、固定小数点形式のビット列についても同
様に累乗演算を行うことができる。
【００３８】以上のように、この実施の形態１によれ
ば、入力基数ビット列Ｘと入力指数ビット列Ｙとからな
る入力数値の累乗演算を実施する累乗演算装置におい
て、上記入力基数ビット列Ｘに対して２を底とする対数
演算を実施してこの入力基数ビット列Ｘの対数ビット列
Ｗを出力する対数演算部２と、当該対数ビット列Ｗと上
記入力指数ビット列Ｙとを乗算して第一乗算値Ｚｍを出
力する乗算器１と、上記対数ビット列Ｗに対して上記入
力指数ビット列Ｙに基づくビットシフト処理を行って第
二乗算値Ｚｂを出力するビット演算部５と、上記入力指
数ビット列Ｙが２を基数とする整数累乗の数であるか否
かを判定し、その判定が正しい場合には第二乗算値選択
信号を出力する指数判定部４と、上記第一乗算値Ｚｍお
よび第二乗算値Ｚｂが入力され、上記第二乗算値選択信
号が入力された場合には第二乗算値Ｚｂを選択乗算値と
して出力し、それ以外の場合には第一乗算値Ｚｍを選択
乗算値Ｚとして出力する乗算値選択部６と、上記選択乗
算値Ｚに対して２を基数項とする指数演算を実施してそ
れを上記入力数値の累乗演算結果として出力する指数演
算部７とを備えるので、入力指数ビット列Ｙが２を基数
とする整数累乗の数である場合には、ビット演算部５に
よる演算結果を用いて入力数値の累乗演算結果を出力す
ることができる。
ば、入力基数ビット列Ｘと入力指数ビット列Ｙとからな
る入力数値の累乗演算を実施する累乗演算装置におい
て、上記入力基数ビット列Ｘに対して２を底とする対数
演算を実施してこの入力基数ビット列Ｘの対数ビット列
Ｗを出力する対数演算部２と、当該対数ビット列Ｗと上
記入力指数ビット列Ｙとを乗算して第一乗算値Ｚｍを出
力する乗算器１と、上記対数ビット列Ｗに対して上記入
力指数ビット列Ｙに基づくビットシフト処理を行って第
二乗算値Ｚｂを出力するビット演算部５と、上記入力指
数ビット列Ｙが２を基数とする整数累乗の数であるか否
かを判定し、その判定が正しい場合には第二乗算値選択
信号を出力する指数判定部４と、上記第一乗算値Ｚｍお
よび第二乗算値Ｚｂが入力され、上記第二乗算値選択信
号が入力された場合には第二乗算値Ｚｂを選択乗算値と
して出力し、それ以外の場合には第一乗算値Ｚｍを選択
乗算値Ｚとして出力する乗算値選択部６と、上記選択乗
算値Ｚに対して２を基数項とする指数演算を実施してそ
れを上記入力数値の累乗演算結果として出力する指数演
算部７とを備えるので、入力指数ビット列Ｙが２を基数
とする整数累乗の数である場合には、ビット演算部５に
よる演算結果を用いて入力数値の累乗演算結果を出力す
ることができる。
【００３９】従って、例えば、入力指数ビット列Ｙが
「１／２」となる開平演算、入力指数ビット列Ｙが「−
１」となる逆数演算、入力指数ビット列Ｙが「−１／
２」となる正規化演算などの演算処理においては乗算器
１を用いずにビット演算部５を用いて累乗演算結果を出
力することができるので、このような一般的に多用され
る累乗演算処理を特別に高速化させることにより、累乗
演算速度を実質的に高速化することができる効果があ
る。
「１／２」となる開平演算、入力指数ビット列Ｙが「−
１」となる逆数演算、入力指数ビット列Ｙが「−１／
２」となる正規化演算などの演算処理においては乗算器
１を用いずにビット演算部５を用いて累乗演算結果を出
力することができるので、このような一般的に多用され
る累乗演算処理を特別に高速化させることにより、累乗
演算速度を実質的に高速化することができる効果があ
る。
【００４０】この実施の形態１によれば、対数演算部２
が、入力基数ビット列Ｘが基数仮数値Ｘｆと基数指数値
Ｘｅとからなる浮動小数点データ形式で入力されるとと
もに、その基数仮数値Ｘｆと２を底とする対数演算テー
ブルとを用いてこの基数仮数値Ｘｆの対数値を出力する
仮数処理手段８と、上記基数指数値Ｘｅから上記指数オ
フセット値Ｋを減算して指数減算値を出力する指数処理
手段９と、上記基数仮数値Ｘｆの対数値とこの指数減算
値とに基づいて上記入力基数ビット列Ｘの固定小数点形
式の対数値を生成する固定基数ビット列生成手段１０と
を備え、この対数値を上記入力基数ビット列の対数ビッ
ト列Ｗとして出力するので、基数仮数値Ｘｆと基数指数
値Ｘｅとからなる浮動小数点データ形式の数値を入力基
数ビット列Ｘとして入力し、この入力基数ビット列Ｘの
累乗を演算することができる効果がある。
が、入力基数ビット列Ｘが基数仮数値Ｘｆと基数指数値
Ｘｅとからなる浮動小数点データ形式で入力されるとと
もに、その基数仮数値Ｘｆと２を底とする対数演算テー
ブルとを用いてこの基数仮数値Ｘｆの対数値を出力する
仮数処理手段８と、上記基数指数値Ｘｅから上記指数オ
フセット値Ｋを減算して指数減算値を出力する指数処理
手段９と、上記基数仮数値Ｘｆの対数値とこの指数減算
値とに基づいて上記入力基数ビット列Ｘの固定小数点形
式の対数値を生成する固定基数ビット列生成手段１０と
を備え、この対数値を上記入力基数ビット列の対数ビッ
ト列Ｗとして出力するので、基数仮数値Ｘｆと基数指数
値Ｘｅとからなる浮動小数点データ形式の数値を入力基
数ビット列Ｘとして入力し、この入力基数ビット列Ｘの
累乗を演算することができる効果がある。
【００４１】この実施の形態１によれば、対数演算部２
が、ネイピア数の対数値（ｌｏｇ2（ｅ））を保持する
固定基数ビット列保持手段１１と、入力基数ビット列Ｘ
がネイピア数であるか否かを判断し、その判定が正しい
場合には固定データ選択信号を出力する基数判定手段１
２と、固定基数ビット列生成手段１０の出力値および固
定基数ビット列保持手段１１の保持値とが入力され、固
定データ選択信号が入力された場合には当該保持値を入
力基数ビット列Ｘの対数ビット列Ｗとして出力し、それ
以外の場合には固定基数ビット列生成手段１０の出力値
を入力基数ビット列Ｘの対数ビット列Ｗとして出力する
基数出力選択部１３とを備えるので、ネイピア数が入力
されれば基数判定手段１２から固定データ選択信号が出
力され、基数出力選択部１３から直ちにネイピア値の対
数値が出力されることとなり、指数演算における基数項
Ｘとして頻繁に用いられるネイピア数の乗算演算におい
て対数演算テーブルの検索時間を削減して更に累乗演算
速度を実質的に高速化することができる効果がある。
が、ネイピア数の対数値（ｌｏｇ2（ｅ））を保持する
固定基数ビット列保持手段１１と、入力基数ビット列Ｘ
がネイピア数であるか否かを判断し、その判定が正しい
場合には固定データ選択信号を出力する基数判定手段１
２と、固定基数ビット列生成手段１０の出力値および固
定基数ビット列保持手段１１の保持値とが入力され、固
定データ選択信号が入力された場合には当該保持値を入
力基数ビット列Ｘの対数ビット列Ｗとして出力し、それ
以外の場合には固定基数ビット列生成手段１０の出力値
を入力基数ビット列Ｘの対数ビット列Ｗとして出力する
基数出力選択部１３とを備えるので、ネイピア数が入力
されれば基数判定手段１２から固定データ選択信号が出
力され、基数出力選択部１３から直ちにネイピア値の対
数値が出力されることとなり、指数演算における基数項
Ｘとして頻繁に用いられるネイピア数の乗算演算におい
て対数演算テーブルの検索時間を削減して更に累乗演算
速度を実質的に高速化することができる効果がある。
【００４２】この実施の形態１によれば、入力指数ビッ
ト列Ｙをその小数点位置が乗算器１の小数点位置と一致
するようにシフトさせる仮数処理手段３を備えるので、
浮動小数点データ形式の数値を入力指数ビット列Ｙとし
て入力し、この入力指数ビット列Ｙを用いて累乗を演算
することができる効果がある。
ト列Ｙをその小数点位置が乗算器１の小数点位置と一致
するようにシフトさせる仮数処理手段３を備えるので、
浮動小数点データ形式の数値を入力指数ビット列Ｙとし
て入力し、この入力指数ビット列Ｙを用いて累乗を演算
することができる効果がある。
【００４３】実施の形態２．図２はこの発明の実施の形
態２による累乗演算装置の構成を示すブロック図であ
る。図において、２０は入力基数ビット列Ｘの小数点位
置を乗算器１の小数点位置と一致するようにシフト処理
を行う入力基数ビット列用のシフタ、２１は入力基数ビ
ット列Ｘがネイピア数（＝ｅ）である場合には固定デー
タ選択信号を出力するとともに、上記シフタ２０に対し
て上記シフト処理を行うためのシフト処理指示信号を出
力する基数判定手段、２２は選択乗算ビット列Ｚの整数
項Ｚｉｎｔに「１」を加算して出力するインクリメン
タ、２３はこのインクリメンタ２２の値に基づいて上記
シフタ２０とは逆方向へのシフト処理（正の値の場合に
は左シフト、負の値の場合には右シフト）を実施するイ
ンバートシフタである。これ以外の構成は図１と同様で
あり同一の符号を付して説明を省略する。
態２による累乗演算装置の構成を示すブロック図であ
る。図において、２０は入力基数ビット列Ｘの小数点位
置を乗算器１の小数点位置と一致するようにシフト処理
を行う入力基数ビット列用のシフタ、２１は入力基数ビ
ット列Ｘがネイピア数（＝ｅ）である場合には固定デー
タ選択信号を出力するとともに、上記シフタ２０に対し
て上記シフト処理を行うためのシフト処理指示信号を出
力する基数判定手段、２２は選択乗算ビット列Ｚの整数
項Ｚｉｎｔに「１」を加算して出力するインクリメン
タ、２３はこのインクリメンタ２２の値に基づいて上記
シフタ２０とは逆方向へのシフト処理（正の値の場合に
は左シフト、負の値の場合には右シフト）を実施するイ
ンバートシフタである。これ以外の構成は図１と同様で
あり同一の符号を付して説明を省略する。
【００４４】次に動作について説明する。基数判定手段
２１は入力基数ビット列Ｘが入力されると、それがネイ
ピア数（＝ｅ）であるか否かを判断するとともに、入力
基数ビット列用のシフタ２０に対するシフト処理指示信
号を出力する。具体的には、シフトした後の数値が１以
上、２未満の値となるようにシフト処理指示信号を出力
する。例えば、入力基数ビット列Ｘが「０１０．１０１
１」の場合には「＋１」を出力し、「０００．００１
１」の場合には「−３」をシフト値として出力する。こ
のためには、「１」が立っている最上位ビット位置が整
数項の最下位ビットを起点として整数項側にあれば正の
シフト値、小数項側にあれば負のシフト値として検出を
行えば良い。そして、このシフト値に基づいて入力基数
ビット列用のシフタ２０は入力基数ビット列Ｘのシフト
処理を行う。具体的には、シフト値が正の場合には右シ
フト処理、負の場合には左シフト処理を実施する。
２１は入力基数ビット列Ｘが入力されると、それがネイ
ピア数（＝ｅ）であるか否かを判断するとともに、入力
基数ビット列用のシフタ２０に対するシフト処理指示信
号を出力する。具体的には、シフトした後の数値が１以
上、２未満の値となるようにシフト処理指示信号を出力
する。例えば、入力基数ビット列Ｘが「０１０．１０１
１」の場合には「＋１」を出力し、「０００．００１
１」の場合には「−３」をシフト値として出力する。こ
のためには、「１」が立っている最上位ビット位置が整
数項の最下位ビットを起点として整数項側にあれば正の
シフト値、小数項側にあれば負のシフト値として検出を
行えば良い。そして、このシフト値に基づいて入力基数
ビット列用のシフタ２０は入力基数ビット列Ｘのシフト
処理を行う。具体的には、シフト値が正の場合には右シ
フト処理、負の場合には左シフト処理を実施する。
【００４５】また、インクリメンタ２２は、選択乗算ビ
ット列Ｚの整数項Ｚｉｎｔに「１」を加算して出力し、
インバートシフタ２３はこのインクリメンタ２２の値に
基づいて上記シフタ２０とは逆方向へのシフト処理を実
施するものである。これにより、出力ビット列の小数点
位置を元の入力ビット列Ｘと同様の小数点位置に移動さ
せることができ、同様の小数点位置のビット列を出力す
ることができる。なお、上記インクリメンタ２２におい
て「１」を加算するのは、小数項Ｚｆｒｃを用いて２の
累乗テーブルを参照する際に省略されてしまう整数項
「１」を補うためである。これ以外の動作は実施の形態
１と同様であり説明を省略する。
ット列Ｚの整数項Ｚｉｎｔに「１」を加算して出力し、
インバートシフタ２３はこのインクリメンタ２２の値に
基づいて上記シフタ２０とは逆方向へのシフト処理を実
施するものである。これにより、出力ビット列の小数点
位置を元の入力ビット列Ｘと同様の小数点位置に移動さ
せることができ、同様の小数点位置のビット列を出力す
ることができる。なお、上記インクリメンタ２２におい
て「１」を加算するのは、小数項Ｚｆｒｃを用いて２の
累乗テーブルを参照する際に省略されてしまう整数項
「１」を補うためである。これ以外の動作は実施の形態
１と同様であり説明を省略する。
【００４６】これにより、指数ビット列変換手段などが
不要となり、構成の簡略化、高速処理化を図ることがで
きる効果がある。
不要となり、構成の簡略化、高速処理化を図ることがで
きる効果がある。
【００４７】
【発明の効果】以上のように、この発明によれば、入力
基数ビット列と入力指数ビット列とからなる入力数値の
累乗演算を実施する累乗演算装置において、上記入力基
数ビット列に対して２を底とする対数演算を実施してこ
の入力基数ビット列の対数ビット列を出力する対数演算
部と、当該対数ビット列と上記入力指数ビット列とを乗
算して第一乗算値を出力する乗算器と、上記対数ビット
列に対して上記入力指数ビット列に基づくビットシフト
処理を行って第二乗算値を出力するビット演算部と、上
記入力指数ビット列が２を基数とする整数累乗の数であ
るか否かを判定し、その判定が正しい場合には第二乗算
値選択信号を出力する指数判定部と、上記第一乗算値お
よび第二乗算値が入力され、上記第二乗算値選択信号が
入力された場合には第二乗算値を選択乗算値として出力
し、それ以外の場合には第一乗算値を選択乗算値として
出力する乗算値選択部と、上記選択乗算値に対して２を
基数項とする指数演算を実施してそれを上記入力数値の
累乗演算結果として出力する指数演算部とを備えるの
で、入力指数ビット列が２を基数とする整数累乗の数で
ある場合には、ビット演算部による演算結果を用いて入
力数値の累乗演算結果を出力することができる。
基数ビット列と入力指数ビット列とからなる入力数値の
累乗演算を実施する累乗演算装置において、上記入力基
数ビット列に対して２を底とする対数演算を実施してこ
の入力基数ビット列の対数ビット列を出力する対数演算
部と、当該対数ビット列と上記入力指数ビット列とを乗
算して第一乗算値を出力する乗算器と、上記対数ビット
列に対して上記入力指数ビット列に基づくビットシフト
処理を行って第二乗算値を出力するビット演算部と、上
記入力指数ビット列が２を基数とする整数累乗の数であ
るか否かを判定し、その判定が正しい場合には第二乗算
値選択信号を出力する指数判定部と、上記第一乗算値お
よび第二乗算値が入力され、上記第二乗算値選択信号が
入力された場合には第二乗算値を選択乗算値として出力
し、それ以外の場合には第一乗算値を選択乗算値として
出力する乗算値選択部と、上記選択乗算値に対して２を
基数項とする指数演算を実施してそれを上記入力数値の
累乗演算結果として出力する指数演算部とを備えるの
で、入力指数ビット列が２を基数とする整数累乗の数で
ある場合には、ビット演算部による演算結果を用いて入
力数値の累乗演算結果を出力することができる。
【００４８】従って、例えば、入力指数ビット列が「１
／２」となる開平演算、入力指数ビット列が「−１」と
なる逆数演算、入力指数ビット列が「−１／２」となる
正規化演算などの演算処理においては乗算器を用いずに
ビット演算部を用いて累乗演算結果を出力することがで
きるので、このような一般的に多用されるこのような累
乗演算処理を特別に高速化させることにより、累乗演算
速度を実質的に高速化することができる効果がある。
／２」となる開平演算、入力指数ビット列が「−１」と
なる逆数演算、入力指数ビット列が「−１／２」となる
正規化演算などの演算処理においては乗算器を用いずに
ビット演算部を用いて累乗演算結果を出力することがで
きるので、このような一般的に多用されるこのような累
乗演算処理を特別に高速化させることにより、累乗演算
速度を実質的に高速化することができる効果がある。
【００４９】この発明によれば、対数演算部が、入力基
数ビット列が基数仮数値と基数指数値とからなる浮動小
数点データ形式で入力されるとともに、その基数仮数値
を乗算器の小数点位置と一致するように指数オフセット
値だけシフトさせるとともに、そのシフトさせた基数仮
数値と２を底とする対数演算テーブルとを用いてこの基
数仮数値の対数値を出力する仮数処理手段と、上記基数
指数値から上記指数オフセット値を減算して指数減算値
を出力する指数処理手段と、上記基数仮数値の対数値と
この指数減算値とに基づいて上記入力基数ビット列の固
定小数点形式の対数値を生成する固定基数ビット列生成
手段とを備え、この対数値を上記入力基数ビット列の対
数ビット列として出力するので、基数仮数値と基数指数
値とからなる浮動小数点データ形式の数値を入力基数ビ
ット列として入力し、この入力基数ビット列の累乗を演
算することができる効果がある。
数ビット列が基数仮数値と基数指数値とからなる浮動小
数点データ形式で入力されるとともに、その基数仮数値
を乗算器の小数点位置と一致するように指数オフセット
値だけシフトさせるとともに、そのシフトさせた基数仮
数値と２を底とする対数演算テーブルとを用いてこの基
数仮数値の対数値を出力する仮数処理手段と、上記基数
指数値から上記指数オフセット値を減算して指数減算値
を出力する指数処理手段と、上記基数仮数値の対数値と
この指数減算値とに基づいて上記入力基数ビット列の固
定小数点形式の対数値を生成する固定基数ビット列生成
手段とを備え、この対数値を上記入力基数ビット列の対
数ビット列として出力するので、基数仮数値と基数指数
値とからなる浮動小数点データ形式の数値を入力基数ビ
ット列として入力し、この入力基数ビット列の累乗を演
算することができる効果がある。
【００５０】この発明によれば、対数演算部が、ネイピ
ア数の対数値を保持する固定基数ビット列保持手段と、
入力基数ビット列がネイピア数であるか否かを判断し、
その判定が正しい場合には固定データ選択信号を出力す
る基数判定手段と、固定基数ビット列生成手段の出力値
および固定基数ビット列保持手段の保持値とが入力さ
れ、固定データ選択信号が入力された場合には当該保持
値を入力基数ビット列の対数ビット列として出力し、そ
れ以外の場合には固定基数ビット列生成手段の出力値を
入力基数ビット列の対数ビット列として出力する基数出
力選択部とを備えるので、ネイピア数が入力されれば基
数判定手段から固定データ選択信号が出力され、基数出
力選択部から直ちにネイピア値の対数値が出力されるこ
ととなり、指数演算における基数項として頻繁に用いら
れるネイピア数の乗算演算において対数演算テーブルの
検索時間を削減して更に累乗演算速度を実質的に高速化
することができる効果がある。
ア数の対数値を保持する固定基数ビット列保持手段と、
入力基数ビット列がネイピア数であるか否かを判断し、
その判定が正しい場合には固定データ選択信号を出力す
る基数判定手段と、固定基数ビット列生成手段の出力値
および固定基数ビット列保持手段の保持値とが入力さ
れ、固定データ選択信号が入力された場合には当該保持
値を入力基数ビット列の対数ビット列として出力し、そ
れ以外の場合には固定基数ビット列生成手段の出力値を
入力基数ビット列の対数ビット列として出力する基数出
力選択部とを備えるので、ネイピア数が入力されれば基
数判定手段から固定データ選択信号が出力され、基数出
力選択部から直ちにネイピア値の対数値が出力されるこ
ととなり、指数演算における基数項として頻繁に用いら
れるネイピア数の乗算演算において対数演算テーブルの
検索時間を削減して更に累乗演算速度を実質的に高速化
することができる効果がある。
【００５１】この発明によれば、入力指数ビット列をそ
の小数点位置が乗算器の小数点位置と一致するようにシ
フトさせる仮数処理手段を備えるので、浮動小数点デー
タ形式の数値を入力指数ビット列として入力し、この入
力指数ビット列を用いて累乗を演算することができる効
果がある。
の小数点位置が乗算器の小数点位置と一致するようにシ
フトさせる仮数処理手段を備えるので、浮動小数点デー
タ形式の数値を入力指数ビット列として入力し、この入
力指数ビット列を用いて累乗を演算することができる効
果がある。
【図１】 この発明の実施の形態１による累乗演算装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 この発明の実施の形態２による累乗演算装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】 従来の累乗演算装置の構成を示すブロック図
である。
である。
１ 乗算器、２ 基数ビット列変換部（対数演算部）、
３ 指数ビット列変換手段（仮数処理手段）、４ 指数
判定手段（指数判定部）、５ ビット演算器（ビット演
算部）、６ 指数値選択部（乗算値選択部）、７ 逆変
換部（指数演算部）、８ 基数仮数項変換手段（仮数処
理手段）、９ 基数指数項変換手段（指数処理手段）、
１０ 固定基数ビット列生成手段、１１ 固定基数ビッ
ト列保持手段、１２ 基数判定手段、１３ 基数出力選
択部、１４ シフタ、１５ ビット反転器、１６ ビッ
ト演算選択部、１７ 小数項逆変換手段、１８ 整数項
逆変換手段、１９ 出力ビット列生成手段、２０ 入力
基数ビット列用のシフタ（仮数処理手段）、２１ 基数
判定手段、２２ インクリメンタ、２３ インバートシ
フタ。
３ 指数ビット列変換手段（仮数処理手段）、４ 指数
判定手段（指数判定部）、５ ビット演算器（ビット演
算部）、６ 指数値選択部（乗算値選択部）、７ 逆変
換部（指数演算部）、８ 基数仮数項変換手段（仮数処
理手段）、９ 基数指数項変換手段（指数処理手段）、
１０ 固定基数ビット列生成手段、１１ 固定基数ビッ
ト列保持手段、１２ 基数判定手段、１３ 基数出力選
択部、１４ シフタ、１５ ビット反転器、１６ ビッ
ト演算選択部、１７ 小数項逆変換手段、１８ 整数項
逆変換手段、１９ 出力ビット列生成手段、２０ 入力
基数ビット列用のシフタ（仮数処理手段）、２１ 基数
判定手段、２２ インクリメンタ、２３ インバートシ
フタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小原 淳子 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 ロバート・ストライテンベルガー 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 吉松 敬仁郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 根岸 博康 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (7)
- 【請求項１】 入力基数ビット列と入力指数ビット列と
からなる入力数値の累乗演算を実施する累乗演算装置に
おいて、 上記入力基数ビット列に対して２を底とする対数演算を
実施してこの入力基数ビット列の対数ビット列を出力す
る対数演算部と、 当該対数ビット列と上記入力指数ビット列とを乗算して
第一乗算値を出力する乗算器と、 上記対数ビット列に対して上記入力指数ビット列に基づ
くビットシフト処理を行って第二乗算値を出力するビッ
ト演算部と、 上記入力指数ビット列が２を基数とする整数累乗の数で
あるか否かを判定し、その判定が正しい場合には第二乗
算値選択信号を出力する指数判定部と、 上記第一乗算値および第二乗算値が入力され、上記第二
乗算値選択信号が入力された場合には第二乗算値を選択
乗算値として出力し、それ以外の場合には第一乗算値を
選択乗算値として出力する乗算値選択部と、 上記選択乗算値に対して２を基数項とする指数演算を実
施してそれを上記入力数値の累乗演算結果として出力す
る指数演算部とを備える累乗演算装置。 - 【請求項２】 指数判定部は、入力指数ビット列が「１
／２」であるか否かを判定するとともにその判定が正し
い場合には第二乗算値選択信号を出力し、ビット演算部
は対数ビット列に対して１回だけ右シフト処理を行って
第二乗算値を出力することを特徴とする請求項１記載の
累乗演算装置。 - 【請求項３】 指数判定部は、入力指数ビット列が「−
１」であるか否かを判定するとともにその判定が正しい
場合には第二乗算値選択信号を出力し、ビット演算部は
対数ビット列のビット反転処理を行って第二乗算値を出
力することを特徴とする請求項１記載の累乗演算装置。 - 【請求項４】 指数判定部は、入力指数ビット列が「−
１／２」であるか否かを判定するとともにその判定が正
しい場合には第二乗算値選択信号を出力し、ビット演算
部は対数ビット列に対して１回だけ右シフト処理を行っ
た後ビット反転処理を行い、これを第二乗算値として出
力することを特徴とする請求項１記載の累乗演算装置。 - 【請求項５】 対数演算部は、 入力基数ビット列が基数仮数値と基数指数値とからなる
浮動小数点データ形式で入力されるとともに、 その基数仮数値と２を底とする対数演算テーブルとを用
いてこの基数仮数値の対数値を出力する仮数処理手段
と、 上記基数指数値から上記指数オフセット値を減算して指
数減算値を出力する指数処理手段と、 上記基数仮数値の対数値とこの指数減算値とに基づいて
上記入力基数ビット列の固定小数点形式の対数値を生成
する固定基数ビット列生成手段とを備え、 この対数値を上記入力基数ビット列の対数ビット列とし
て出力することを特徴とする請求項１から４のうちのい
ずれか１項記載の累乗演算装置。 - 【請求項６】 対数演算部は、 ネイピア数の対数値を保持する固定基数ビット列保持手
段と、 入力基数ビット列がネイピア数であるか否かを判断し、
その判定が正しい場合には固定データ選択信号を出力す
る基数判定手段と、 固定基数ビット列生成手段の出力値および固定基数ビッ
ト列保持手段の保持値とが入力され、固定データ選択信
号が入力された場合には当該保持値を入力基数ビット列
の対数ビット列として出力し、それ以外の場合には固定
基数ビット列生成手段の出力値を入力基数ビット列の対
数ビット列として出力する基数出力選択部とを備えるこ
とを特徴とする請求項５記載の累乗演算装置。 - 【請求項７】 入力指数ビット列をその小数点位置が乗
算器の小数点位置と一致するようにシフトさせる仮数処
理手段を備えることを特徴とする請求項１から４のうち
のいずれか１ビット列記載の累乗演算装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17736899A JP4274633B2 (ja) | 1999-06-23 | 1999-06-23 | 累乗演算装置 |
| US09/478,004 US6480873B1 (en) | 1999-06-23 | 2000-01-05 | Power operation device |
| DE10013068A DE10013068C2 (de) | 1999-06-23 | 2000-03-17 | Potenzierungsoperationsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17736899A JP4274633B2 (ja) | 1999-06-23 | 1999-06-23 | 累乗演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001005643A true JP2001005643A (ja) | 2001-01-12 |
| JP4274633B2 JP4274633B2 (ja) | 2009-06-10 |
Family
ID=16029743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17736899A Expired - Fee Related JP4274633B2 (ja) | 1999-06-23 | 1999-06-23 | 累乗演算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6480873B1 (ja) |
| JP (1) | JP4274633B2 (ja) |
| DE (1) | DE10013068C2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010517435A (ja) * | 2007-01-25 | 2010-05-20 | クォルコム・メムズ・テクノロジーズ・インコーポレーテッド | 対数ルックアップテーブルを用いた任意の冪乗関数 |
| CN101639768B (zh) * | 2008-07-29 | 2012-07-04 | 索尼株式会社 | 用于算术处理的装置、方法和程序 |
| CN104636595A (zh) * | 2014-12-23 | 2015-05-20 | 深圳市航天泰瑞捷电子有限公司 | 电力测量中的二次快速插值方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049343A (en) * | 1997-01-20 | 2000-04-11 | Hitachi, Ltd. | Graphics processing unit and graphics processing system |
| JP3983394B2 (ja) * | 1998-11-09 | 2007-09-26 | 株式会社ルネサステクノロジ | 幾何学処理プロセッサ |
| US7617268B2 (en) * | 2000-05-15 | 2009-11-10 | Qsigma, Inc. | Method and apparatus supporting non-additive calculations in graphics accelerators and digital signal processors |
| US6779015B1 (en) * | 2000-06-22 | 2004-08-17 | Sony Corporation | Method for implementation of power calculation on a fixed-point processor using table lookup and linear approximation |
| US6898615B2 (en) * | 2000-07-24 | 2005-05-24 | Matsushita Electric Industrial Co., Ltd. | Signal processing unit and signal processing method including using an exponent part and a mantissa part for power generation |
| US6681237B1 (en) * | 2000-09-07 | 2004-01-20 | International Business Machines Corporation | Exponentiation circuit for graphics adapter |
| JP2002215196A (ja) * | 2001-01-24 | 2002-07-31 | Nec Corp | ０．７５乗計算装置及び０．７５乗計算方法並びにそれに用いるプログラム |
| US6910059B2 (en) * | 2002-07-09 | 2005-06-21 | Silicon Integrated Systems Corp. | Apparatus and method for calculating an exponential calculating result of a floating-point number |
| JP4647951B2 (ja) * | 2004-07-29 | 2011-03-09 | 株式会社ジェイテクト | 安全制御装置、安全制御システム及び通信エラー検出方法 |
| KR20090071823A (ko) * | 2007-12-28 | 2009-07-02 | 한국과학기술원 | 다기능 연산장치 및 방법 |
| US9779272B2 (en) * | 2015-04-14 | 2017-10-03 | Analog Devices, Inc. | Extended use of logarithm and exponent instructions |
| US20240094989A1 (en) * | 2022-09-20 | 2024-03-21 | Apple Inc. | Execution Circuitry for Floating-Point Power Operation |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4033507C2 (de) | 1990-10-21 | 1997-04-24 | Bernd Prof Dr Hoefflinger | Schaltungsanordnung zum digitalen Multiplizieren von Integer-Zahlen |
| JP3884809B2 (ja) | 1997-01-20 | 2007-02-21 | 株式会社日立製作所 | ディジタルべき乗演算装置及びそれを用いたグラフィックスシステム |
| US5926406A (en) * | 1997-04-30 | 1999-07-20 | Hewlett-Packard, Co. | System and method for calculating floating point exponential values in a geometry accelerator |
| US6182100B1 (en) * | 1998-06-30 | 2001-01-30 | International Business Machines Corporation | Method and system for performing a logarithmic estimation within a data processing system |
| US6128638A (en) * | 1998-07-23 | 2000-10-03 | Silicon Graphics, Inc. | Method and apparatus for calculating X to the Exponent of Y |
-
1999
- 1999-06-23 JP JP17736899A patent/JP4274633B2/ja not_active Expired - Fee Related
-
2000
- 2000-01-05 US US09/478,004 patent/US6480873B1/en not_active Expired - Lifetime
- 2000-03-17 DE DE10013068A patent/DE10013068C2/de not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010517435A (ja) * | 2007-01-25 | 2010-05-20 | クォルコム・メムズ・テクノロジーズ・インコーポレーテッド | 対数ルックアップテーブルを用いた任意の冪乗関数 |
| CN101639768B (zh) * | 2008-07-29 | 2012-07-04 | 索尼株式会社 | 用于算术处理的装置、方法和程序 |
| US8631061B2 (en) | 2008-07-29 | 2014-01-14 | Sony Corporation | Apparatus, method, and program for arithmetic processing |
| CN104636595A (zh) * | 2014-12-23 | 2015-05-20 | 深圳市航天泰瑞捷电子有限公司 | 电力测量中的二次快速插值方法 |
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|---|---|
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| DE10013068A1 (de) | 2000-12-28 |
| US6480873B1 (en) | 2002-11-12 |
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