JP2518532B2 - 減算シフト型除算器 - Google Patents
減算シフト型除算器Info
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- JP2518532B2 JP2518532B2 JP5236130A JP23613093A JP2518532B2 JP 2518532 B2 JP2518532 B2 JP 2518532B2 JP 5236130 A JP5236130 A JP 5236130A JP 23613093 A JP23613093 A JP 23613093A JP 2518532 B2 JP2518532 B2 JP 2518532B2
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Description
【０００１】
【産業上の利用分野】本発明は減算シフト型の除算器に
関するものである。
関するものである。
【０００２】
【従来の技術】従来、減算シフト型の除算器では（１）
式に示される漸化式を用いて順次に商及び部分剰余を求
める。
式に示される漸化式を用いて順次に商及び部分剰余を求
める。
【０００３】 Ｒ（ｊ＋１）＝ｒ×Ｒ（ｊ）−ｑ（ｊ＋１）×Ｄ （１） ここでｊは０以上の整数、Ｒ（ｊ）はｊ回目の部分剰
余、ｒは演算の基数、ｑ（ｊ）はｊ回目の商、Ｄは除
数、Ｒ（０）は被除数である。ただし、演算のビット長
はｎ（任意の正整数）とする。また、ここでは少なくと
もＤは正規化（１／２≦｜Ｄ｜＜１）されており、なお
かつ０＜Ｒ（０）＜Ｄであるとする。
余、ｒは演算の基数、ｑ（ｊ）はｊ回目の商、Ｄは除
数、Ｒ（０）は被除数である。ただし、演算のビット長
はｎ（任意の正整数）とする。また、ここでは少なくと
もＤは正規化（１／２≦｜Ｄ｜＜１）されており、なお
かつ０＜Ｒ（０）＜Ｄであるとする。
【０００４】この条件に合致しない場合でも、演算前に
適当な正規化処理（通常シフトにより実行する）及び除
数・被除数の符号の調整を行うことで上記条件を実現で
きる。
適当な正規化処理（通常シフトにより実行する）及び除
数・被除数の符号の調整を行うことで上記条件を実現で
きる。
【０００５】商ｑ（ｊ＋１）は以下の条件により選択さ
れる。
れる。
【０００６】 ０≦Ｒ（ｊ＋１）＜Ｄ （２） 基数ｒ＝２を例に取ると、（２）式の条件下で商ｑ（ｊ
＋１）の選択規則は以下のようになる。
＋１）の選択規則は以下のようになる。
【０００７】
【数１】
【０００８】（３）式の商の選択規則を用いて（１）式
を順次実行していき、Ｒ（ｎ）とｑ（ｎ）が算出された
段階で除算処理は終了し、０．ｑ（１）ｑ（２）・・・
・・ｑ（ｎ）が商、ｒ-n×Ｒ（ｎ）が剰余となる。
を順次実行していき、Ｒ（ｎ）とｑ（ｎ）が算出された
段階で除算処理は終了し、０．ｑ（１）ｑ（２）・・・
・・ｑ（ｎ）が商、ｒ-n×Ｒ（ｎ）が剰余となる。
【０００９】実際の除算器では、基数のデジット集合の
要素一つ一つに対応する除数の倍数［（１）式のｑ（ｊ
＋１）×Ｄ］を用意しておき、これと部分剰余の基数倍
［（１）式のｒ×Ｒ（ｊ）］をそれぞれ比較する。この
比較結果より、（２）式を満たすｑ（ｊ＋１）を求め
る。
要素一つ一つに対応する除数の倍数［（１）式のｑ（ｊ
＋１）×Ｄ］を用意しておき、これと部分剰余の基数倍
［（１）式のｒ×Ｒ（ｊ）］をそれぞれ比較する。この
比較結果より、（２）式を満たすｑ（ｊ＋１）を求め
る。
【００１０】また、減算シフト型の除算器の場合、演算
の内部数表現として符号付きデジット表現（以下ＳＤ表
現と記す）を用いて冗長性を導入することで、回路の簡
略化・高速化が可能である。ＳＤ表現を用いると負数が
許されるため、（２）式は以下のように表される。
の内部数表現として符号付きデジット表現（以下ＳＤ表
現と記す）を用いて冗長性を導入することで、回路の簡
略化・高速化が可能である。ＳＤ表現を用いると負数が
許されるため、（２）式は以下のように表される。
【００１１】 ｜Ｒ（ｊ＋１）｜≦ｋ×｜Ｄ｜ （４） ここでｋは１／２＜ｋ≦１となるような定数である。基
数ｒ＝２を例にとり説明する。基数２に対してＳＤ表現
を導入すると、デジット集合は（０，１）ではなく（−
１，０，１）となる。次に表の選択規則は以下のように
なる。
数ｒ＝２を例にとり説明する。基数２に対してＳＤ表現
を導入すると、デジット集合は（０，１）ではなく（−
１，０，１）となる。次に表の選択規則は以下のように
なる。
【００１２】
【数２】
【００１３】（３）式では部分剰余の基数倍２Ｒ（ｊ）
と除数Ｄを正確に比較する必要があったが、（５）式で
は比較対象として定数の±１／２とだけ比較するだけで
すみ、これは部分剰余Ｒ（ｊ）の上位３ビットのみを検
査すれば良いことが知られている。
と除数Ｄを正確に比較する必要があったが、（５）式で
は比較対象として定数の±１／２とだけ比較するだけで
すみ、これは部分剰余Ｒ（ｊ）の上位３ビットのみを検
査すれば良いことが知られている。
【００１４】このことから商の生成の高速化が実現でき
る。また、（１）式に相当する減算処理もＳＤ表現を導
入すると桁上げが１ビットしか伝搬しないＳＤ加算器を
用いることができ、これは全加算器２つ程度の遅延であ
るので一般的な桁上げ先見加算器に比べ高速である。
る。また、（１）式に相当する減算処理もＳＤ表現を導
入すると桁上げが１ビットしか伝搬しないＳＤ加算器を
用いることができ、これは全加算器２つ程度の遅延であ
るので一般的な桁上げ先見加算器に比べ高速である。
【００１５】このようにＳＤ表現を用いた除算では、そ
の冗長性により商の決定及び加減算処理が高速化できる
ため、広く用いられている。
の冗長性により商の決定及び加減算処理が高速化できる
ため、広く用いられている。
【００１６】図２は従来の除算器技術による基数ｒの除
算器のブロック図を示す。ブロック２１は除数Ｄの倍数
生成ブロックであり、基数ｒに対応して必要となる除数
Ｄの倍数を生成する。上述の基数２の場合、必要となる
倍数は±１であり、事実上倍数生成は必要ないが、基数
が大きくなるに従って必要となる倍数は増え、倍数生成
のための遅延時間は増大する。ブロック２０は基数ｒの
除算ブロックであり、除数Ｄと部分剰余Ｒとから商と除
数の倍数を決定し、ＳＤ加算器により加減算を行い次の
部分剰余Ｒ（ｊ）を算出する。ブロック１６は繰り返し
制御ブロックであり、第１回目の除算の場合は被除数Ｒ
（０）を出力し、第２回目以降は除算ブロック２０の出
力である部分剰余Ｒ（ｊ）を出力する。
算器のブロック図を示す。ブロック２１は除数Ｄの倍数
生成ブロックであり、基数ｒに対応して必要となる除数
Ｄの倍数を生成する。上述の基数２の場合、必要となる
倍数は±１であり、事実上倍数生成は必要ないが、基数
が大きくなるに従って必要となる倍数は増え、倍数生成
のための遅延時間は増大する。ブロック２０は基数ｒの
除算ブロックであり、除数Ｄと部分剰余Ｒとから商と除
数の倍数を決定し、ＳＤ加算器により加減算を行い次の
部分剰余Ｒ（ｊ）を算出する。ブロック１６は繰り返し
制御ブロックであり、第１回目の除算の場合は被除数Ｒ
（０）を出力し、第２回目以降は除算ブロック２０の出
力である部分剰余Ｒ（ｊ）を出力する。
【００１７】次のこの除算器の動作を説明する。まず、
基数ｒに対応するデジット集合に従い除数Ｄの倍数の生
成が行われる。例えば基数４でデジット集合を｛−３，
−２，−１，０，１，２，３｝と選択したならば、除数
の３倍数が計算される。２倍数は、除数を１ビットＭＳ
Ｂ側へシフトすることで得られる。同時に繰り返し制御
ブロック１６は被除数Ｒ（０）を部分剰余Ｒとして出力
する。次に除算ブロック２０に除数Ｄ、除数の倍数、部
分剰余Ｒが入力される。この後除数Ｄと部分剰余とから
商が決定され、この商の値に従い除数の倍数が選択さ
れ、部分剰余と共にＳＤ加算器に入力される。ＳＤ加算
器の出力が次の部分剰余Ｒ（ｊ）となる。このような従
来の減算シフト型除算器技術は、「コンピュータの高速
演算方式、’８０、近代科学社、ｐ２１４−２４９」、
「電子通信学会論文誌、ｖｏｌ．Ｊ６７−Ｄ、Ｎｏ．
４、ｐ４５０−４５７、’８４」等に詳細に記述されて
いる。
基数ｒに対応するデジット集合に従い除数Ｄの倍数の生
成が行われる。例えば基数４でデジット集合を｛−３，
−２，−１，０，１，２，３｝と選択したならば、除数
の３倍数が計算される。２倍数は、除数を１ビットＭＳ
Ｂ側へシフトすることで得られる。同時に繰り返し制御
ブロック１６は被除数Ｒ（０）を部分剰余Ｒとして出力
する。次に除算ブロック２０に除数Ｄ、除数の倍数、部
分剰余Ｒが入力される。この後除数Ｄと部分剰余とから
商が決定され、この商の値に従い除数の倍数が選択さ
れ、部分剰余と共にＳＤ加算器に入力される。ＳＤ加算
器の出力が次の部分剰余Ｒ（ｊ）となる。このような従
来の減算シフト型除算器技術は、「コンピュータの高速
演算方式、’８０、近代科学社、ｐ２１４−２４９」、
「電子通信学会論文誌、ｖｏｌ．Ｊ６７−Ｄ、Ｎｏ．
４、ｐ４５０−４５７、’８４」等に詳細に記述されて
いる。
【００１８】
【発明が解決しようとする課題】前述のように従来の減
算シフト型除算器技術の除算では、初めに予め定められ
た演算の基数に対応した除数の倍数を生成し、これらを
用いて順次減算もしくは加算を行い商を決定していた。
算シフト型除算器技術の除算では、初めに予め定められ
た演算の基数に対応した除数の倍数を生成し、これらを
用いて順次減算もしくは加算を行い商を決定していた。
【００１９】従って特に高基数の場合に、除数の倍数の
生成に時間を要するため、減算を開始するまでの遅延が
大きいという課題があった。
生成に時間を要するため、減算を開始するまでの遅延が
大きいという課題があった。
【００２０】本発明の目的は、 高基数減算シフト型除
算器技術において、減算開始までの除数の倍数生成の時
間内に、低基数での除算を並行に実行し、商生成の遅延
時間を削減することにある。
算器技術において、減算開始までの除数の倍数生成の時
間内に、低基数での除算を並行に実行し、商生成の遅延
時間を削減することにある。
【００２１】
【課題を解決するための手段】係る課題を解決するため
の本発明における手段の要旨は、以下の２項に存する。
の本発明における手段の要旨は、以下の２項に存する。
【００２２】［１］ 除算の基数を正整数ｒ乗とし、除
数と被除数の２つの数を入力とし、除算の基数に対応す
る前記除数を生成する第１の倍数発生手段と、商決定手
段及び減算手段を具備し、該商決定手段が前記除数と前
記被除数とから商を算出し、該減算手段が該決定された
商に従い、前記被除数又は部分剰余と除数の倍数との差
をとり次の部分剰余を算出する第１の除算実行手段と、
前記被除数又は前記部分剰余のうち所定の一方を前記除
算実行手段へ出力し、除算の繰り返しの制御を行う除算
制御手段とからなる減算シフト型除算器において、第１
乃至第ｎの除算ユニットからなり、前記ｎは１又はそれ
以上であり、該ｎ個の除算ユニットは、１番の除算ユニ
ット、２番の除算ユニット，…，ｎ番の除算ユニットの
順に直列に接続されて成り、第ｎの除算ユニットが、ｎ
をｒより小さな正整数とし、２のｎ乗を除算の基数とす
る第ｎの除算実行手段と、前記第ｎの除算実行手段と同
時に実行可能であり、２の（ｎ＋１）乗の除算に必要な
前記除数の倍数を発生する第ｎの除数の倍数発生手段
と、前記第ｎの除算実行手段が生成する部分剰余と前記
第ｎの除数の倍数生成手段が生成する除数の倍数とに基
づいて、２の（ｎ＋１）乗を除算の基数とした除算を実
行する第ｎ＋１の除算実行手段と、１以上（ｒ−１）以
下のｎに対応する前記第ｎの除算実行手段と前記第ｎの
除数の倍数発生手段が直列に接続され、２の（ｒ−１）
乗に対応する前記第ｎの除算実行手段が生成する部分剰
余が接続された前記除算制御手段と、１以上（ｒ−１）
以下の範囲に対応する前記第ｎの除数の倍数生成手段に
替えて具備された前記第１の除数の倍数発生手段とから
成ることを特徴とする減算シフト型除算器。
数と被除数の２つの数を入力とし、除算の基数に対応す
る前記除数を生成する第１の倍数発生手段と、商決定手
段及び減算手段を具備し、該商決定手段が前記除数と前
記被除数とから商を算出し、該減算手段が該決定された
商に従い、前記被除数又は部分剰余と除数の倍数との差
をとり次の部分剰余を算出する第１の除算実行手段と、
前記被除数又は前記部分剰余のうち所定の一方を前記除
算実行手段へ出力し、除算の繰り返しの制御を行う除算
制御手段とからなる減算シフト型除算器において、第１
乃至第ｎの除算ユニットからなり、前記ｎは１又はそれ
以上であり、該ｎ個の除算ユニットは、１番の除算ユニ
ット、２番の除算ユニット，…，ｎ番の除算ユニットの
順に直列に接続されて成り、第ｎの除算ユニットが、ｎ
をｒより小さな正整数とし、２のｎ乗を除算の基数とす
る第ｎの除算実行手段と、前記第ｎの除算実行手段と同
時に実行可能であり、２の（ｎ＋１）乗の除算に必要な
前記除数の倍数を発生する第ｎの除数の倍数発生手段
と、前記第ｎの除算実行手段が生成する部分剰余と前記
第ｎの除数の倍数生成手段が生成する除数の倍数とに基
づいて、２の（ｎ＋１）乗を除算の基数とした除算を実
行する第ｎ＋１の除算実行手段と、１以上（ｒ−１）以
下のｎに対応する前記第ｎの除算実行手段と前記第ｎの
除数の倍数発生手段が直列に接続され、２の（ｒ−１）
乗に対応する前記第ｎの除算実行手段が生成する部分剰
余が接続された前記除算制御手段と、１以上（ｒ−１）
以下の範囲に対応する前記第ｎの除数の倍数生成手段に
替えて具備された前記第１の除数の倍数発生手段とから
成ることを特徴とする減算シフト型除算器。
【００２３】［２］ 演算の基礎をｒ乗とし、除数と被
除数の２数を入力とし、演算の基礎に対応する前記除数
の第１の倍数発生手段と、前記除数と前記被除数とから
商を決定する商決定手段及び決定された商に従い除数の
倍数と前記被除数もしくは部分剰余の差をとり次の部分
剰余を算出する加算もしくは減算手段からなる第１の除
算実行手段と、前記被除数と前記部分剰余のどちらかを
前記除算実行手段へ出力し除算の繰り返しの制御を行う
除算の繰り返し制御手段とからなる減算シフト型除算器
において、ｉをｒより小さな正整数とし、２のｉ乗を演
算の基礎とする第２の除算実行手段と、２の（ｉ＋１）
乗の除算に必要な前記除数の倍数を発生する前記第２の
除算実行手段と同時に実行可能な第２の除数の倍数発生
手段と、前記第２の除算実行手段が出力する部分剰余と
前記第２の除数の倍数生成手段が出力する除数の倍数は
２の（ｉ＋１）乗を演算の基礎とする第３の除算実行手
段へ接続され、１から（ｒ−１）の範囲のｉに対応する
前記第２の除算実行手段と前記第２の除数の倍数発生手
段が直列に接続され、２の（ｒ−１）乗に対応する前記
第２の除算実行手段が出力する部分剰余は前記除算の繰
り返し制御ブロックに接続され、１から（ｒ−１）の範
囲に対応する前記第２の除数の倍数生成手段を前記第１
の除数の倍数発生手段と置き換えた構成を特徴とする演
算シフト型除算器。
除数の２数を入力とし、演算の基礎に対応する前記除数
の第１の倍数発生手段と、前記除数と前記被除数とから
商を決定する商決定手段及び決定された商に従い除数の
倍数と前記被除数もしくは部分剰余の差をとり次の部分
剰余を算出する加算もしくは減算手段からなる第１の除
算実行手段と、前記被除数と前記部分剰余のどちらかを
前記除算実行手段へ出力し除算の繰り返しの制御を行う
除算の繰り返し制御手段とからなる減算シフト型除算器
において、ｉをｒより小さな正整数とし、２のｉ乗を演
算の基礎とする第２の除算実行手段と、２の（ｉ＋１）
乗の除算に必要な前記除数の倍数を発生する前記第２の
除算実行手段と同時に実行可能な第２の除数の倍数発生
手段と、前記第２の除算実行手段が出力する部分剰余と
前記第２の除数の倍数生成手段が出力する除数の倍数は
２の（ｉ＋１）乗を演算の基礎とする第３の除算実行手
段へ接続され、１から（ｒ−１）の範囲のｉに対応する
前記第２の除算実行手段と前記第２の除数の倍数発生手
段が直列に接続され、２の（ｒ−１）乗に対応する前記
第２の除算実行手段が出力する部分剰余は前記除算の繰
り返し制御ブロックに接続され、１から（ｒ−１）の範
囲に対応する前記第２の除数の倍数生成手段を前記第１
の除数の倍数発生手段と置き換えた構成を特徴とする演
算シフト型除算器。
【００２４】
【作用】本発明の除算器では、通常の除算器に加え演算
器で用いられる基数よりも低い基数での商決定手段及び
部分剰余生成回路を含む除算ブロックを有し、除数の倍
数を低い基数で必要となる倍数から順次生成していき、
高い基数の除数の生成と低い基数での除算を並行して行
う。
器で用いられる基数よりも低い基数での商決定手段及び
部分剰余生成回路を含む除算ブロックを有し、除数の倍
数を低い基数で必要となる倍数から順次生成していき、
高い基数の除数の生成と低い基数での除算を並行して行
う。
【００２５】特に高基数の場合には除数の倍数生成には
時間を要するために除算の開始までの遅延が大きいが、
この倍数生成と並行して低基数での除算を行い、全ての
除数の倍数が生成され除算が開始されるまでに商の上位
何ｂｉｔかを算出することで商生成の遅延時間の削減が
実現できる。
時間を要するために除算の開始までの遅延が大きいが、
この倍数生成と並行して低基数での除算を行い、全ての
除数の倍数が生成され除算が開始されるまでに商の上位
何ｂｉｔかを算出することで商生成の遅延時間の削減が
実現できる。
【００２６】
【実施例】次に本発明の実施例を図面を参照して説明す
る。図１は本発明の実施例を示すブロック図である。
る。図１は本発明の実施例を示すブロック図である。
【００２７】この実施例では、演算の基数が８、除数、
被除数がｎビット最小数の除算の場合について説明す
る。
被除数がｎビット最小数の除算の場合について説明す
る。
【００２８】ブロック１１，１２，１３はそれぞれ基数
２，４，８に対応する除算ブロックであり、除数Ｄと部
分剰余もしくは被除数とから商を決定する商決定回路
と、商の値に従って除数の倍数を選択する選択回路と、
部分剰余もくしは被除数と選択された除数の倍数の加減
算を行い次の部分剰余を生成するＳＤ加算器を有する。
ブロック１４，１５はそれぞれ除数の３倍数生成ブロッ
クと５，７倍数生成ブロックであり、ブロックキャリー
ルックアヘッド加算器やリップルキャリー加算器などの
通常の２進表現の加算を実行する加算器で構成される。
２，４，８に対応する除算ブロックであり、除数Ｄと部
分剰余もしくは被除数とから商を決定する商決定回路
と、商の値に従って除数の倍数を選択する選択回路と、
部分剰余もくしは被除数と選択された除数の倍数の加減
算を行い次の部分剰余を生成するＳＤ加算器を有する。
ブロック１４，１５はそれぞれ除数の３倍数生成ブロッ
クと５，７倍数生成ブロックであり、ブロックキャリー
ルックアヘッド加算器やリップルキャリー加算器などの
通常の２進表現の加算を実行する加算器で構成される。
【００２９】ブロック１６は基数８の除算ブロックを用
いた繰り返し除算を制御する繰り返し制御ブロックであ
り、第１回目の除算では部分剰余Ｒ（２）を部分剰余Ｒ
として出力し、第２回目以降の除算では除算ブロック１
３が出力した部分剰余Ｒ（ｊ）を部分剰余Ｒとして出力
する。ブロック１７，１８，１９はバッファである。次
に本除算器の動作を説明する。まず基数２の除算ブロッ
ク１１が除算を実行して商ｑ（１）と部分剰余Ｒ（１）
を生成し、これと並行に３倍数生成ブロック１４が除数
Ｄの３倍数１０３を生成する。基数２の除算の場合、必
要な倍数は±１であるので特別な倍数生成回路は必要で
ない。
いた繰り返し除算を制御する繰り返し制御ブロックであ
り、第１回目の除算では部分剰余Ｒ（２）を部分剰余Ｒ
として出力し、第２回目以降の除算では除算ブロック１
３が出力した部分剰余Ｒ（ｊ）を部分剰余Ｒとして出力
する。ブロック１７，１８，１９はバッファである。次
に本除算器の動作を説明する。まず基数２の除算ブロッ
ク１１が除算を実行して商ｑ（１）と部分剰余Ｒ（１）
を生成し、これと並行に３倍数生成ブロック１４が除数
Ｄの３倍数１０３を生成する。基数２の除算の場合、必
要な倍数は±１であるので特別な倍数生成回路は必要で
ない。
【００３０】次に基数４の除算ブロック１２が、部分剰
余Ｒ（１）、除数Ｄ、除数の３倍数１０３を用いて除算
を行い、商ｑ（２），ｑ（３）及び部分剰余Ｒ（２）を
生成する。この場合、除数Ｄの２倍数は除数Ｄを１ビッ
トシフトすることで得られる。
余Ｒ（１）、除数Ｄ、除数の３倍数１０３を用いて除算
を行い、商ｑ（２），ｑ（３）及び部分剰余Ｒ（２）を
生成する。この場合、除数Ｄの２倍数は除数Ｄを１ビッ
トシフトすることで得られる。
【００３１】この除算と並行に５，７倍数生成ブロック
１５が除数Ｄの５倍数１０５、７倍数１０６を生成す
る。これ以降は、除数の３倍数１０４、５倍数１０５、
７倍数１０６を用いて基数８の除算が繰り返し実行され
る。除数Ｄの２倍数は除数Ｄの１ビットシフト、４倍数
は２ビットシフト、６倍数は除数Ｄの３倍数の１ビット
シフトにより生成される。基数８の除算ブロック１３
は、部分剰余Ｒ、除数Ｄとから３ビットの商ｑ（ｉ）、
ｑ（ｉ＋１）、ｑ（ｉ＋２）を生成する。この商の値に
従い、入力される除数Ｄの倍数の中から適当な倍数を選
択し、部分剰余Ｒと選択された除数の倍数とからＳＤ加
算器を用いて次の部分剰余Ｒ（ｊ）を生成する。なお、
Ｒ（０）以外の全ての部分剰余と全ての商は冗長表現で
あり、除数とその倍数は全て通常の２進表現となる。
１５が除数Ｄの５倍数１０５、７倍数１０６を生成す
る。これ以降は、除数の３倍数１０４、５倍数１０５、
７倍数１０６を用いて基数８の除算が繰り返し実行され
る。除数Ｄの２倍数は除数Ｄの１ビットシフト、４倍数
は２ビットシフト、６倍数は除数Ｄの３倍数の１ビット
シフトにより生成される。基数８の除算ブロック１３
は、部分剰余Ｒ、除数Ｄとから３ビットの商ｑ（ｉ）、
ｑ（ｉ＋１）、ｑ（ｉ＋２）を生成する。この商の値に
従い、入力される除数Ｄの倍数の中から適当な倍数を選
択し、部分剰余Ｒと選択された除数の倍数とからＳＤ加
算器を用いて次の部分剰余Ｒ（ｊ）を生成する。なお、
Ｒ（０）以外の全ての部分剰余と全ての商は冗長表現で
あり、除数とその倍数は全て通常の２進表現となる。
【００３２】また、バッファ１７，１８，１９は除数及
びその倍数を適当にバッファリングし、現在実行中の除
算及び倍数生成が高速に実行できるように配置されてい
る。従来の除算器を示した図２の場合では、倍数生成ブ
ロック２１において３，５，７倍数を同時に生成する必
要があり、除算が開始されるまでの遅延が非常に大き
い。本発明による除算器では、除数の倍数の生成の実行
と同時に、低基数での除算を並行に行う。最も小さい基
数（通常は２）から除算を開始し、順次高い基数の除算
を行う。除数の倍数生成回路は、これと並行に実行され
る除算の次の除算で用いられる除数の倍数を生成するよ
うに構成される。
びその倍数を適当にバッファリングし、現在実行中の除
算及び倍数生成が高速に実行できるように配置されてい
る。従来の除算器を示した図２の場合では、倍数生成ブ
ロック２１において３，５，７倍数を同時に生成する必
要があり、除算が開始されるまでの遅延が非常に大き
い。本発明による除算器では、除数の倍数の生成の実行
と同時に、低基数での除算を並行に行う。最も小さい基
数（通常は２）から除算を開始し、順次高い基数の除算
を行う。除数の倍数生成回路は、これと並行に実行され
る除算の次の除算で用いられる除数の倍数を生成するよ
うに構成される。
【００３３】図２の実施例の場合、基数２での除算と並
行に基数４の除算で用いられる倍数の生成を行い、次に
基数４の除算の実行と並行に基数８の除算で必要となる
倍数の生成を行う。
行に基数４の除算で用いられる倍数の生成を行い、次に
基数４の除算の実行と並行に基数８の除算で必要となる
倍数の生成を行う。
【００３４】これにより実際の基数８での除算が開始さ
れるまでに、商の上位３ビットが算出されるのと同時に
除数の倍数が生成される。除数の倍数生成と商生成を同
時に実行することで商生成の遅延時間を削減することが
できる。
れるまでに、商の上位３ビットが算出されるのと同時に
除数の倍数が生成される。除数の倍数生成と商生成を同
時に実行することで商生成の遅延時間を削減することが
できる。
【００３５】
【発明の効果】以上述べたように、本発明の除算器で
は、通常の除算器に加え演算器で用いられる基数よりも
小さい基数での商決定手段及び部分剰余生成手段を含む
除算ブロックを有し、高い基数の除数の生成と低い基数
での除算を並行して行う。
は、通常の除算器に加え演算器で用いられる基数よりも
小さい基数での商決定手段及び部分剰余生成手段を含む
除算ブロックを有し、高い基数の除数の生成と低い基数
での除算を並行して行う。
【００３６】特に高基数の場合には除数の倍数生成には
時間を要するために除算の開始までの遅延が大きいが、
この倍数生成と並行して低基数での除算を行い、全ての
除数の倍数が生成され除算が開始されるまでに商の上位
何ｂｉｔかを算出する。
時間を要するために除算の開始までの遅延が大きいが、
この倍数生成と並行して低基数での除算を行い、全ての
除数の倍数が生成され除算が開始されるまでに商の上位
何ｂｉｔかを算出する。
【００３７】これにより、全ての除数の倍数が生成され
除算が開始されるまでに商の上位何ｂｉｔかを算出する
ことができるため、商の生成に要する遅延時間の削減が
実現される。
除算が開始されるまでに商の上位何ｂｉｔかを算出する
ことができるため、商の生成に要する遅延時間の削減が
実現される。
【図１】本発明における減算シフト型除算器の実施例を
示した図である。
示した図である。
【図２】従来の基数ｒの減算シフト型除算器を示す図で
ある。
ある。
１１ 基数２の除算ブロック １２ 基数４の除算ブロック １３ 基数８の除算ブロック １４ 除数の３倍数生成ブロック １５ 除数の５，７倍数生成ブロック １６ 除算の繰り返し制御ブロック １７ バッファ １８ バッファ １９ バッファ ２０ 基数ｒの除算ブロック ２１ 除数の倍数生成ブロック １０１ バッファリングされた除数Ｄ １０２ バッファリングされた除数Ｄ １０３ 除数の３倍数 １０４ バッファリングされた除数の３倍数 １０５ 除数の５倍数 １０６ 除数の７倍数 ２００ 減算シフト型除算器
Claims (2)
- 【請求項１】 除算の基数を正整数のｒ乗とし、除数と
被除数の２つの数を入力とし、除算の基数に対応する前
記除数を生成する第１の倍数発生手段と、 商決定手段及び減算手段を具備し、該商決定手段が前記
除数と前記被除数とから商を算出し、該減算手段が該決
定された商に従い、前記被除数又は部分剰余と除数の倍
数との差をとり次の部分剰余を算出する第１の除算実行
手段と、 前記被除数又は前記部分剰余のうち所定の一方を前記除
算実行手段へ出力し、除算の繰り返しの制御を行う除算
制御手段とからなる減算シフト型除算器において、 第１乃至第ｎの除算ユニットからなり、 前記ｎは１又はそれ以上であり、 該ｎ個の除算ユニットは、１番の除算ユニット、２番の
除算ユニット，…，ｎ番の除算ユニットの順に直列に接
続されて成り、 第ｎの除算ユニットが、 ｎをｒより小さな正整数とし、２のｎ乗を除算の基数と
する第ｎの除算実行手段と、 前記第ｎの除算実行手段と同時に実行可能であり、２の
（ｎ＋１）乗の除算に必要な前記除数の倍数を発生する
第ｎの除数の倍数発生手段と、 前記第ｎの除算実行手段が生成する部分剰余と前記第ｎ
の除数の倍数生成手段が生成する除数の倍数とに基づい
て、２の（ｎ＋１）乗を除算の基数とした除算を実行す
る第ｎ＋１の除算実行手段と、 １以上（ｒ−１）以下のｎに対応する前記第ｎの除算実
行手段と前記第ｎの除数の倍数発生手段が直列に接続さ
れ、２の（ｒ−１）乗に対応する前記第ｎの除算実行手
段が生成する部分剰余が接続された前記除算制御手段
と、 １以上（ｒ−１）以下の範囲に対応する前記第ｎの除数
の倍数生成手段に替えて具備された前記第１の除数の倍
数発生手段とから成ることを特徴とする減算シフト型除
算器。 - 【請求項２】 演算の基数を２のｒ乗とし、除数と被除
数の２数を入力とし、演算の基数に対応する前記除数の
第１の倍数発生手段と、前記除数と前記被除数とから商
を決定する商決定手段及び決定された商に従い除数の倍
数と前記被除数もしくは部分剰余の差をとり次の部分剰
余を算出する加算もしくは減算手段からなる第１の除算
実行手段と、前記被除数と前記部分剰余のうちどちらか
を前記除算実行手段へ出力し除算の繰り返しの制御を行
う除算の繰り返し制御手段とからなる減算シフト型除算
器において、 ｉをｒより小さな正整数とし、２のｉ乗を演算の基数と
する第２の除算実行手段と、 ２の（ｉ＋１）乗の除算に必要な前記除数の倍数を発生
する前記第２の除算実行手段と同時に実行可能な第２の
除数の倍数発生手段とを備え、 前記第２の除算実行手段が出力する部分剰余と前記第２
の除数の倍数生成手段が出力する除数の倍数は２の（ｉ
＋１）乗を演算の基礎とする第３の除算実行手段へ接続
され、 １から（ｒ−１）の範囲のｉに対応する前記第２の除算
実行手段と前記第２の除数の倍数発生手段が直列に接続
され、 ２の（ｒ−１）乗に対応する前記第２の除算実行手段が
出力する部分剰余は前記除算の繰り返し制御ブロックに
接続され、 １から（ｒ−１）の範囲に対応する前記第２の除数の倍
数生成手段を前記第１の除数の倍数発生手段と置き換え
た構成を特徴とする演算シフト型除算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5236130A JP2518532B2 (ja) | 1993-09-22 | 1993-09-22 | 減算シフト型除算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5236130A JP2518532B2 (ja) | 1993-09-22 | 1993-09-22 | 減算シフト型除算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0793135A JPH0793135A (ja) | 1995-04-07 |
| JP2518532B2 true JP2518532B2 (ja) | 1996-07-24 |
Family
ID=16996209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5236130A Expired - Fee Related JP2518532B2 (ja) | 1993-09-22 | 1993-09-22 | 減算シフト型除算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518532B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10209959B2 (en) * | 2016-11-03 | 2019-02-19 | Samsung Electronics Co., Ltd. | High radix 16 square root estimate |
-
1993
- 1993-09-22 JP JP5236130A patent/JP2518532B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793135A (ja) | 1995-04-07 |
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