JP2622896B2

JP2622896B2 - 除算装置

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Publication number: JP2622896B2
Application number: JP2214344A
Authority: JP
Inventors: 拓中野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-08-16
Filing date: 1990-08-15
Publication date: 1997-06-25
Anticipated expiration: 2012-06-25
Also published as: JPH03156531A; US5065352A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はデジタルデータを処理するデータ処理装置に
おける除算装置に係り、特に商の精度を保証するととも
に高速な除算装置に関する。

（従来の技術）従来、この種除算装置は特開昭60−142738号に記載さ
れている除算装置がある。

第７図は上記従来の除算装置のブロックを示すもので
ある。第７図において、111は制御回路、112は被除数レ
ジスタ、113は除数レジスタ、114は正規化回路、115は
被乗数選択回路およびレジスタ、116は乗数選択回路、1
17はテーブル情報格納ユニット、118は内挿近似回路、1
19は乗算器、120はハーフキャリレジスタ、121はハーフ
サムレジスタ、、122は加算器、123は乗算結果レジス
タ、124は部分商補正回路、125は部分商マージ回路、12
6は除算結果レジスタである。

次に上記従来例において、 Q_i;第ｉ番目の部分商 D₀;正規化された除数 M;D₀の近似逆数 R_i;第ｉ番目の部分剰余 N_i;R_i-1とＭの積よりQ_iを引いた数とすると、部分商を求める反復計算でQ_i-1は、乗算結果
レジスタ123から乗数選択回路116に送出され、一方、N
_i-1は乗算結果レジスタ123から乗算器119に送出されて
いるものである。

（発明が解決しようとする課題）しかしながら、上記従来の除算装置は、除算の実行性
能の点で改善の余地がある。また、部分商補正回路124
では加算器に加えて減算器も必要としており回路構成が
複雑である。

本発明はこのような従来の問題点を解決するものであ
り、デジタルデータを対象とする除算装置において、除
算の実行性能の向上を図ることと、部分商補正において
減算器の必要の原因となっている部分商の符号を正・負
から、正のみとすることによって減算器を不要とするこ
とを目的とするものである。

（課題を解決するための手段）第１の発明は上記目的を達成するために、Ａ＝１−D₀×Ｍ Q₁＋N₁＝N₀×Ｍ Q_i＋N_i＝Ａ×Q_i-1＋N_i-1（ｉ≧２）の反復計算を使用する除算装置において（但し、D₀:デ
ジタルデータである除数,N₀:デジタルデータである被除
数,M:除数D₀の近似逆数,Q_i:反復計算での部分商,N_i:M倍
されたｉ−１番目の部分剰余からQ_iを引いた数）、最終部分商Q_LASTを乗数とする反復計算はQ_LASTの最下
位ビットの大きさである数をＬとして、 Q_LAST+1＋N_LAST+1＝Ａ×（Q_LAST＋Ｌ）＋N_LAST を実行してQ_LAST+1を求め、各部分商を、 Q₁＋Q₂＋…Q_LAST＋Q_LAST+1（Ｌと同じ位のみ取り出す）を使用して加算し、商Ｑ^＊を出力するものである。

また、第２の発明は上記目的を達成するために、除数
D₀の近似逆数Ｍを格納するテーブル情報格納手段に、真
の逆数よりも小さい数を格納するとともに、部分商を求
める反復計算において、部分和，部分桁上げの形で、Q
_i-1を倍数発生手段にN_i-1を樹木（トリー）状桁上げ保
留加算手段に入力する手段を設けたものである。

（作用）したがって、第１の発明によれば、前記Ｌを用いてQ
_LAST+1の最上位ビットを求めて、この値を（Q₁＋Q₂＋…
Q_LAST）の値に加えることにより商Ｑ^＊を求め、真値Ｑ
と商Ｑ^＊との同じ有効桁数での一致を補償させることに
より、高速でしかもコスト高にならないデジタルデータ
の除算が実現する。

また、第２の発明によれば、従来商の補正で減算器を
必要としていたのが不要となり、また除算の反復計算を
部分桁上げ、部分和の形で実行することができる。

（実施例）具体的な除算装置の実施例を説明するに先だって、本
発明の要点について説明する。

部分商を正とするには、以下に示す除算方式を用いる
とよい。

数の表現として、指数部を持たない固定小数点表示を
とるにしろ、指数部を持つ浮動小数点表示をとるにし
ろ、Ｐ進数の除算を考える場合、まず除数，被除数を
（１），（２）式で表現できるという正規化を行い、正
規化後のデジタルデータである除数をD₀、デジタルデー
タである被除数をN₀として中間的な商を求める。

このときＱは、（３）式の範囲、すなわち、正規化さ
れた形かまたは１桁下位桁あふれした形で求まる。

P^-1＜Ｑ＜Ｑ ……（３）中間的な商を求めた後、固定小数点表示では正規化に
要した除数の桁送り数から、同じく被除数の桁送り数を
引いた差（左への桁送りを正と考える）が正の場合、Ｑ
を左に差の桁数だけ桁送りし、負の場合Ｑを右に差の桁
数だけ桁送りして最終的な商を求めることができる。

一方、浮動小数点表示では、被除数の指数部から除数
の指数部を引いた差に、固定小数点部の正規化に要した
除数の桁送り数から同じく被除数の桁送り数を引いた差
を加えて除算結果の指数部とし、更に中間的な商が下位
桁あふれした形のときは指数部から１を引き、固定小数
点部を正規化した形にして最終的な商を求めることがで
きる。

商の符号については、除数，被除数の符号から代数的
に決まるので必要ならば除数，被除数の絶対値をとり、
正規化した形で中間的な商を求め、最終的に商が負の場
合、中間的な商を所望の表現に変えるものとする。

以上の前提により、以下では除数，被除数を絶対値
化，正規化した（１），（２）式の形で考える。先ず、
記号の説明しておく。

M;D₀の近似逆数 Q_i;第ｉ番目の部分商 R_i;第ｉ番目の部分剰余，ただし、R₀＝N₀とする。

N_i;R_i-1とＭの積よりQ_iを引いた数 A;Q_i,N_iより、第ｉ番目の部分剰余R_iのＭ倍であるQ_i+1
＋N_i+1を求めるとき、Q_iに掛けられる被乗数 α＋1;部分商の桁数，番号が隣り合う部分商の間では１
桁重複している Q;正確な商を表わし、被除数が除数で割り切れない場合
には循環小数となり桁数が無限になる Q_LAst;最後である第_LAST番目の部分商Ｑ^＊;QからQ_LASTの最下位の桁以上取り出した数 X;Q_LASTの最下位の桁で大きさが１の数 Y;Q_LAST＋Ｘを部分商として、Ｍ倍された部分剰余R_LAST
すなわちQ_LAST+1＋N_LAST+1を求めたとき、Q_LAST+1の最
上位桁でありＸと同位にある。

部分商が（α＋１）桁確定するための十分条件とし
て、Ｍについて（４）式を満足するように選ぶものとす
る。

１−Ｐ^{−（α＋２）}＜D₀×Ｍ＜１ ……（４）反復計算に入る前に（５），（６）式で示される計算
を行う。

Ａ＝１−D₀×Ｍ ……（５） Q₁＋N₁＝N₀×Ｍ ……（６）反復計算では（７）式で示される計算を行う。

Q_i＋N_i＝Ａ×Q_i-1＋N_i-1（２ｉ_LAST） ……（７）最後に、Q_LAST+1以降からＱ^＊への寄与の有無を調べ
るために（８）式で示される計算を行い、（９）式より
Ｑ^＊を求める。

Q_LAST+1＋N_LAST+1＝Ａ×（Q_LAST＋Ｘ）＋N_LAST…（８）Ｑ^＊＝Q₁＋Q₂＋……＋Q_LAST＋Ｙ ……（９）以上により、商を求めることができることを、以下の
事柄（Ａ）〜（Ｃ）を証明することにより示す。

事柄（Ａ）：任意ｉ２に対してＡを使用でき、（７）
式より求めた数は、第ｉ−１番目の部分剰余R_i-1に除数
の近似逆数Ｍを掛けた数になっている。

事柄（Ｂ）:Q₁は正であり、（α−１）〜（α＋１）桁
になり、正確な商ＱとＰ^−α以上の位で比較すると等し
いか、Ｐ^−αだけ小さい。すなわち、 P^-2＜Q₁＜Ｐ ……（10）事柄（Ｃ）:Q_i（ｉ２）は正または零であり、商とし
て、Ｐ^{−（ｉ−１）α}〜Ｐ^−ｉαの位の（α＋１）桁求
まり、Q_iに対応する位で正確な商Ｑと比較したとき、等
しいかＰ^−ｉαだけ小さい。すなわち、０＜Q_i＋N_i＜Ｐ^{−（ｉ−１）α＋１} ……（12）事柄（Ａ）の証明ｉ＝２に対して Q₂＋N₂＝R₁×Ｍ＝（N₀−D₀×Q₁）×Ｍ＝N₀×Ｍ−D₀×Q₁×Ｍ＝Q₁＋N₁−D₀×Q₁×Ｍ＝（１−D₀×Ｍ）×Q₁＋N₁ ＝Ａ×Q₁＋N₁ となり、事柄（Ａ）は成立する。

ｉ＝ｋに対して事柄（Ａ）が成立し、 Q_k＋N_k＝R_k-1×Ｍ＝Ａ×Q_k-1＋N_k-1 と仮定するととなり、ｉ＝ｋ＋１のときも事柄（Ａ）は成立する。ｉ
＝２について先に証明済みであるから、数学的帰納法に
より、ｉ２の任意のｉについて、事柄（Ａ）は成立す
る。

事柄（Ｂ）の証明（４）式の辺々に正確な商Ｑを掛けるとＱ−Ｑ×Ｐ^{−（α＋２）}＜Q₁＋N₁＝N₀×Ｍ＜Ｑ ……（1
4）（３）式 P^-1＜Ｑ＜Ｐと（14）式より P^-2＜Q₁＜Ｐが成立する。

０＜R₁×Ｍ＝Q₂＋N₂＝（１−D₀×Ｍ）×Q₁×N₁＜Ｐ^−α
……（15）また（４）式により、であるから（15）式の不等式の外側の項に2D₀を、内側
の項に1/Mを掛け次式を得る。

事柄（Ｃ）の証明ｉ＝２について（15）式より０＜Q₂×N₂＜Ｐ^−α＜Ｐ^−α＋１を得るので（12）式が成立する。

０＜R₂×Ｍ＝（１−D₀×Ｍ）×Q₂＋N₂＜Ｐ^{−（α＋２）}
×Ｐ^−α ＋N₂＜Ｐ^{−２（α＋１）}＋Ｐ^−２α＝Ｐ^−２α（１＋P
^-2）（４）式より、であるから、上記不等式の外側の項にを、内側の項に1/Mを掛けることによりとなり、ｉ＝２のとき、（13）式は成立する。

ｉ＝ｋに対して０＝Q_k＋N_k＜Ｐ^{−（ｋ−１）α＋１} ……（17）が成立すると仮定すると、０＜Q_k+1＋N_k+1＝（１−D₀×Ｍ）×Q_k＋N_k＜Ｐ
^{−（α＋２）} ×Ｐ^{−（ｋ−１）α＋１}＋Ｐ^−ｋα ＝Ｐ^−ｋα（１＋P^-1）＜Ｐ^{−ｋα＋１} となり、ｉ＝ｋ＋１のときも（12）式は成立する。

R_k+1×Ｍ＝Q_k+2＋N_k+2 ＝（１−D₀×Ｍ）×Q_k+1＋N_k+1＜Ｐ^{−（α＋２）} ×Ｐ^{−ｋα＋１}＋Ｐ^{−（ｋ＋１）α} ＝Ｐ^{−（ｋ＋１）α}（１＋P^-1）（４）式より、であるから、上記不等式の外側の項にを、内側の項に1/Mを掛けることにより、となり、ｉ＝ｋ＋１のときも（13）式は成立する。

以上により、ｉ＝２に対して（12），（13）式が成立
することは証明済みがあるから、数学的帰納により、ｉ
２の任意のｉについて、（12），（13）式は成立す
る。

事柄（Ｃ）より、（６），（７）式から求まる部分商
の加算結果を真の商ＱとQ_LASTの最下位の桁以上で比較
したとき、Ｐ^−LAST×αだけ小さい可能性があることが
わかる。このことは、Ｐ^−LAST×αが、D₀×Ｍ倍されて
N_LASTに隠されていると解釈できるので、Q_LASTにＰ
^−LAST×αを加え、N_LASTからＰ^−LAST×αを引いて、
剰余R_LAST/Mを求めることによれば（20）式を得る。

Q_LASTにＰ^−LAST×αの補正が必要なときは、（20）
式が正または零になり、補正が必要でないときは（20）
式は負となる。（８）式ではN_LASTからＰ^−LAST×αを
引く代わりに、Q_LASTに対する補正の有無の判定の境界
を零からＰ^−LAST×αに変えることにより、（９）式を
使用すれば、真の商ＱとＰ^−LAST×αの桁以上で比較し
たとき一致する商が得られるようになる。

次に本発明を具体的な実施例について以下に説明す
る。

第１図は本発明の第１の実施例における除算装置のブ
ロック図を示すものである。第１図において、11は除算
装置全体の制御を司どる制御回路、12は被除数レジス
タ、13は除数レジスタ、14はテーブル情報格納ユニッ
ト、15は被乗数選択回路およびレジスタ、16は乗数選択
回路Ａ、17は乗数選択回路Ｂ、18は倍数発生回路Ａ、19
は倍数発生回路Ｂ、20,21,22は選択回路（SEL）A,B,C
（以下、SELA,SELB,SELCという）、23は樹木状桁上げ保
留加算器Ａ、24は樹木状桁上げ保留加算器Ｂ、25,26は
桁上げ保留加算器、27は部分桁上げレジスタ、28は部分
和レジスタ、29は桁上げ伝播加算器Ａ、30ないし34はQ₁
レジスタないしQ₅レジスタ、35は桁上げ伝播加算器Ｂ、
36は除算結果レジスタである。

次に上記実施例の動作について説明する。上記実施例
において、除算は次の順序で行われる。除数レジスタ13
にセットされた正規化済みの除数D₀の上位ビットによ
り、テーブル情報格納ユニット14から近似逆数Ｍを読み
出す。テーブル情報格納ユニット14に対する格納情報の
取り方の一例を以下に示す。

（１）式で表示された２進数の除数に対し、より、近似逆数Ｍを次のように求める。

なお、（22）式の第１項は固定であり、また第３項はを乗数の最下位ビットとして付加すればよいから、テー
ブルに格納するのはM₂からM₁₆までの15ビットでよい。

（21），（22）式により求まる近似逆数の精度につい
ては（23）式を満足している。

0.FF808F8D₀×Ｍ＜１（16進数表示） ……（23） D₀×Ｍの値の値は計算機を用いて確認したが、確認方
法の概要を以下に示す。

Ｍは区間では定数であり、１D₀＜２では、第２図に示すよう
に、2¹⁴＝16384個の長さ2^-14の線分の階段関数となる。
一方、D₀×Ｍのフラグは第３図に示すように16384個の
線分が鋸の歯の形をしている。よって、 D₀×Ｍの下限（最小値でもある）:16384個の線分左端の
最小値 D₀×Ｍの上限:16384個の線分の右端の最大値となる。

テーブル情報格納ユニット14より読み出された逆数
は、を付加されて、乗数選択回路A₁₆より第１回目は−Ｍを
出力して、被乗数選択回路およびレジスタ15にセットさ
れた除数D₀と（５）式のD₀×（−Ｍ）の乗算を、倍数発
生回路A18、樹木状桁上げ保留加算器A23、桁上げ保留加
算器25,26、部分桁上げレジスタ27、部分和レジスタ2
8、桁上げ伝播加算器A29により実行する。

D₀×（−Ｍ）の部分桁上げ、部分和が部分桁上げレジ
スタ27及び部分和レジスタ28にセットされると同時に、
被乗数選択回路15には、被除数レジスタ32の出力する正
規化済みの被除数N₀がセットされるとともに、乗数選択
回路A16は近似逆数Ｍを選択する。（６）式のN₀×Ｍの
乗算は、D₀×（−Ｍ）と同様にして実行され、N₀×Ｍの
部分桁上げ、部分和が、部分桁上げレジスタ27及び部分
和レジスタ28にセットされると同時にD₀×（−Ｍ）の積
が、２゜以上の桁上を零として（D₀×（−Ｍ）×１を加
算することと等価である）被乗数選択回路およびレジス
タ15にセットされる。D₀×（−Ｍ）,N₀×Ｍの計算で
は、乗数選択回路B17と選択回路であるSELC22は零を出
力し、この結果、樹木状桁上げ保留加算番B24の出力
は、部分桁上げ、部分和ともに零となり、SELA20,SELB2
1は倍数発生回路A18の出力を選択する。

以下、（７）式で示す反復計算をQ_i-1,N_i-1を部分桁
上げ、部分和の形のままで次のように実行する。

Q_i-1の部分桁上げ及び部分和は、部分桁上げレジスタ
24,部分和レジスタ28から乗数選択回路A16と乗数選択回
路B17により選択されるとともに、N_i-1の部分桁上げ及
び部分和は、部分桁上げレジスタ27,部分和レジスタ28
からSELA20,SELC22により選択される。部分桁上げ，部
分和を加算したときのN_i-1からQ_i-1への桁上げは、桁上
げ伝播加算器A29に含まれている先見桁上げ回路により
求められ、当該桁上げがある場合にはSELB21により、本
来発生すべきＡの倍数に加えて、上位にN_i-1を部分桁上
げ，部分和として加算し過ぎになっているN_i-1からQ_i-1
への桁上げを相殺する負の数を埋め込み出力する。

桁上げ伝播加算器A29の出力する部分商は、順次Q₁レ
ジスタ30からQ₅レジスタ34までセットされ、最後に
（８）式の計算を、（７）式の計算と異なる点は乗数選
択回路A16によりQ_LASTの部分桁上げの末尾に１を付加し
て実行した後、桁上げ伝播加算器B35により（９）式の
加算を行い、求まる商Ｑ^＊を除算結果レジスタ36にセッ
トする。桁上げ伝播加算器B35による加算は通常の２数
の加算とは異なり、αビットをグループ単位として、各
部分商の最上位ビットをグループキャリ、残りのビット
を２数のビット対応の加算結果、Ｍを初期桁上げとして
加れるだけでよい。その理由は、事柄（Ｃ）により各部
分商は最下位の桁で１だけ小さい可能性があり、２小さ
いことはあり得ないので、各部分商の最上位ビット１の
場合は更に下位の部分から２重に桁上がりしてくること
はない。

以上の計算が数としてどのように処理されているかを
第４図及び第５図に示している。第４図及び第５図にお
いて、乗数の最下位ビットとして乗数選択回路A16が零
と異なる値を出力した場合には、倍数発生回路A18で
は、乗数の最下位ビットより１つ位の大きいビットに１
を加えたのと等価な倍数を発生させている。また、第４
図及び第５図ではQ_iとして13ビット分を括弧で囲んでい
るが、部分桁上げと部分和を加算した後では事柄
（Ｂ），事柄（Ｃ）での（α＋１）桁である12ビットに
なる。Q_iが部分桁上げ，部分和の２数に分かれていると
きには、２数とも正または零の場合には13ビットのうち
の最上位ビットは零となるが、部分桁上げ，部分話の一
方の数が負の場合には、負の数の最上位ビットは１とな
り最上位ビットは符号ビットになっている。

以下、除数D₀,被除数N₀を D₀＝1.2345680000000（16進表示） N₀＝1.23456789ABCDE（16進表示）として除算の具体例を説明する。

（ｉ）D₀の2^-13以上のビットは 1.2340（16進表示）＝1.0010 0011 0100 0（２進表示）であり、であるから、ＭはＤ_0,14＝１も考慮して次の値となる
（以下、特に注意書きしない限り16進表示とする。ま
た、部分桁上げ，部分和数値を書くのは徒らに複雑さを
増すだけであり商の値自体に対しては本質的ではないの
で省略する。） −Ｍ＝……FF.1F03 （ii）Ａ＝１＋D₀×（−Ｍ）＝0.0003696838 （iii）Q₁＋N₁＝N₀×Ｍ＝0.FFFC962FC962EE766 Q₁＝0.FFE N₁＝0.001C962FC962EE766 （iv）2¹¹・（Q₂＋N₂）＝2¹¹・（Ａ×Q₁＋N₁）＝0.FFF956A2DF73B3 2¹¹・Q₂＝0.FFE 2¹¹・N₂＝0.001956A2DF73B3 （ｖ）2²²・（Q₃＋N₃）＝2²²・（Ａ×Q₂＋N₂）＝0.E5FCEF536598 2²²・Q₃＝0.E5E 2²²・N₃＝0.001CEF536598 （vi）2³³・（Q₄＋N₄）＝2³³（Ａ×Q₃＋N₃）＝0.FFFCCED708 2³³・Q₄＝0.FFE 2³³・N₄＝0.001CCED708 （vii）2⁴⁴・（Q₅＋N₅）＝2⁴⁴・（Ａ×Q₄＋N₄）＝1.01BE9097C8 2⁴⁴・Q₅＝1.01A 2⁴⁴・N₅＝0.001E9097C8 （viii）2⁵⁵・（Q₆＋N₆）＝2⁵⁵・｛Ａ×（Q₅＋2^-55）＋
N₅）｝＝1.0FFFC3B31 Ｑ^＊＝0.FFE＋0.FFE×2^-11＋0.E5E×2^-22 ＋0.FFE×2^-33＋1.01A×2^-44＋2^-55 ＝0.FFFFFF9800001C Ｍ倍された剰余:0.0FFFC3B31×2^-55 ＝0.000000000000001FFF87662 以上、本発明の第１の実施例をしてきたが、“IEEE S
tanderd for Binary Floating−point Arithmetic"ANSI
/IEEE Std 754−1985に示された浮動小数点数の倍精度
除算の商の仮数部としては、Ｑ^＊2^-53をガード・ビッ
ト、2^-54をラウンド・ビット、2^-55と2⁵⁵・（Q₆＋N₆）
の小数点以下の論理和をスティッキー・ビットとすれば
よい。また、第７図の従来の除算装置の本発明の１図の
除算装置とを比較すると、第１図の倍数発生回路と樹木
状桁上げ保留加算器の回路規模が約２倍となっている
が、本発明による除算装置と、乗数のビット幅の広い乗
算装置とで、回路を共有化して乗除算装置を実現すれば
上記の回路規模の問題は除算装置だけの問題でなくな
る。

第１図に示す第１の実施例の除算装置では、反復計算
を同一回路を繰り返し使用して求めているが、次に第２
の実施例として乗数の回数に等しい乗算手段を設けたベ
クトル除算装置を第６図を用いて説明する。

第６図において、211はベクトル除算装置全体の制御
を司どる制御回路、212,213はオペランドバッファ1,2、
214は被除数レジスタ、215は除数レジスタ、216は被除
数の遅延データ保持手段、217は除数の遅延データ保持
手段、218はテーブル情報格納ユニット、219は近似逆数
レジスタ、220はインバータ、221,223,225,229,234,24
0,247はそれぞれ乗算手段、222,224,226,230,235,241,2
48,255はデータ保持手段、227,228,231,232,233,236,23
7,238,239,242,243,244,245,246,249,250,251,252,253
は遅延データ保持手段、245は桁上げ伝播加算器であ
る。

被除数オペランド、除数オペランド、除算結果につい
ては制御回路211がベクトル処理装置内部の他の部分
（図示せず）と応答し合ってメモリ、またはベクトルレ
ジスタから被除数ベクトル要素、除数ベクトル要素をオ
ペランドバッファ1,2の212,213にロードし、また除算結
果ベクトル要素はデータ保持手段255からメモリ、また
はベクトルレジスタにストアされる。以下、ヘクトル除
算装置のステージ毎の内部動作について説明する。

第１ステージでは最初に被除数レジスタ214に被除数
ベクトル要素、除数レジスタ215に除数ベクトル要素が
セットされ、除数の上位ビットによりテーブル情報格納
ユニット218より、除数の近似逆数を読み出す。

第２ステージでは最初に遅延データ保持手段216,217
に第１ステージの被除数ベクトル要素、除数ベクトル要
素がセットされるとともに近似逆数レジスタ219に近似
逆数Ｍがセット、乗算手段221により、N₀×Ｍの乗算が
実行されるとともに、インバータ220により近似逆数Ｍ
が負の数に変換された後、乗算手段223により、N₀×Ｍ
の乗算が実行される。

第３ステージでは最初に乗算手段221での演算結果Q₁
＋N₁がデータ保持手段222に、また乗算手段223での乗算
結果に１を加えた（単に2⁰以上の位をゼロとするだけで
よい）Ａがデータ保持手段224にセットされる。次に、
乗算手段225により、Ａ×Q₁＋N₁の演算が行われる。

第４ステージでは最初に乗算手段225での演算結果Q₂
＋N₂がデータ保持手段226にセットされるとともに、A,Q
₁が遅延データ保持手段227,228にセットされる。次に、
乗算手段229により、Ａ×Q₂＋N₂の演算が行われる。

第５ステージでは最初に乗算手段229での演算結果Q₃
＋N₃がデータ保持手段230にセットされるとともに、A,Q
₁,Q₂が遅延データ保持手段231,232,233にセットされ
る。次に、乗算手段234により、Ａ×Q₃＋N₃の演算が行
われる。

第６ステージでは最初に乗算手段234での演算結果Q₄
＋N₄がデータ保持手段235にセットされるとともに、A,Q
₁,Q₂,Q₃が遅延データ保持手段236,237,238,239にセット
される。次に、乗算手段240により、Ａ×Q₄＋N₄の演算
が行われる。

第７ステージでは最初に乗算手段240での演算結果Q₅
＋N₅がデータ保持手段241にセットされるとともに、A,Q
₁,Q₂,Q₄が遅延データ保持手段242,243,244,245,246にセ
ットされる。次に、乗算手段247により、Ａ×（Q₅＋2
^-55）＋N₄の演算が行われる。

第８ステージでは最初に乗算手段247での演算結果Q₆
＋N₆がデータ保持手段248にセットされるとともに、Q₁,
Q₂,Q₃,Q₄,Q₅が遅延データ保持手段249,250,251,252,253
にセットされる。次に、桁上げ伝播加算器254により、Q
₁＋Q₂＋Q₃＋Q₄＋Q₅＋Q₆（2^-55の位のみ取り出す）の演
算を行われる。

第９ステージでは桁上げ伝播加算254での演算結果で
ある最終商Ｑ^＊がデータ保持手段255にセットされる。

以上の９つのステージの動作時間は各々１マシンサイ
クルで行われる。以上のように構成された除算装置に対
して、１マシンサイクル毎に被除数ベクトル要素と、除
数ベクトル要素を供給すると最初に商がデータ保持手段
255に求められた後は引き続いて１マシンサイクル毎に
商のベクトル要素がデータ保持手段255より出力される
ことは容易に理解されるところである。

（発明の効果）本発明は上記第１の実施例より明らかなように、従
来、商の補正で減算器を必要としていたのが不要とな
り、また、除数の反復計算を部分桁上げ、部分和の形で
実行できるので除算の実行時間の短縮に効果がある。ま
た、第２の実施例より明かなように、除算の反復計算で
の被乗算A,乗数Q_i-1,加数N_i-1のビット長は反復により
異なるということはなく同一であり、ベクトル除算装置
を複数LSIを用いて構成する場合には同一種LSIを複数個
使用できるので設計開発費用，製造費用の低減に効果が
あり、また、ベクトル除算装置をLISIで実現する場合に
は反復計算を実行する乗算手段をマクロセルとして複数
個を繰り返し使用できるので設計開発費用の低減に効果
がある。また、性能的には１マシンサイクル毎に商を出
力することができるので十分である。

【図面の簡単な説明】

第１図は本発明の第１の実施例における除算装置のブロ
ック構成図、第２図及び第３図は本発明の実施例におけ
る除数の近似逆数の精度を示す図、第４図及び第５図は
本発明の具体的動作例を示す図、第６図は本発明の第２
の実施例におけるベクトル除算装置のブロック構成図、
第７図は従来の除算装置のブロック構成図である。 11,111,211……制御回路、12,112,214……被除数レジス
タ、13,113,215……除数レジスタ、14,117,218……テー
ブル情報格納ユニット、15,115……被除数選択回路およ
びレジスタ、16……乗数選択回路Ａ、17……乗数選択回
路Ｂ、18……倍数発生回路Ａ、19……倍数発生回路Ｂ、
20……選択回路Ａ、21……選択回路Ｂ、22……選択回路
Ｃ、23……樹木状桁上げ保留加算器Ａ、24……樹木状桁
上げ保留加算器Ｂ、25,26……桁上げ保留加算器、27…
…部分桁上げレジスタ、28……部分和レジスタ、29……
桁上げ伝播加算器Ａ、30……Q₁レジスタ、31……Q₂レジ
スタ、32……Q₃レジスタ、33……Q₄レジスタ、34……Q₅
レジスタ、35……桁上げ伝播加算器Ｂ、36,126……除算
結果レジスタ、114……正規化回路、116……乗数選択回
路、118……内挿近似回路、119……乗算器、120……ハ
ーフキャリレジスタ、121……ハーフサムレジスタ、122
……加算器、123……乗算結果レジスタ、124……部分商
補正回路、125……部分商マージ回路、212……オペラン
ドバッファ１、213……オペランドバッファ２、219……
近似逆数レジスタ、220……インバータ、221,223,225,2
29,234,240,247……乗算手段、222,224,226,230,235,24
1,248,255……データ保持手段、216,217,227,228,231,2
32,233,236,237,238,239,242,243,244,245,246,249,25
0,251,252,253……遅延データ保持手段、254……桁上げ
伝播加算器。

Claims

(57)【特許請求の範囲】

【請求項１】デジタルデータである除数D₀の上位ビット
をアドレスとして除数の近似逆数Ｍを出力するテーブル
情報格納手段と、商を得るためにデジタルデータである
被除数N₀に除数の近似逆数Ｍを掛けるための乗算手段と
を備え、商の算出には、Q_iを反復計算での部分商、N_iを
Ｍ倍されたｉ−１番目の部分剰余からQ_iを引いた数とし
て、Ａ＝１−D₀×Ｍ Q₁＋N₁＝N₀×Ｍ Q_i＋N_i＝Ａ×Q_i-1＋N_i-1（ｉ≧２）の反復計算を使用する除算装置において、前記乗算手段に、最終部分商Q_LASTを乗数とする反復計
算はQ_LASTの最下位ビットの大きさである数をＬとして Q_LAST+1＋N_LAST+1＝Ａ×（Q_LAST＋Ｌ）＋N_LAST を実行する手段を設けるとともに、前記乗算手段を接続
された各部分商Q₁,Q₂,…Q_LASTを保持する手段と、各部
分商を Q₁＋Q₂＋…Q_LAST＋Q_LAST+1（Ｌと同じ位のみ取り出す）上式を使用して加算し、商Ｑ^＊を出力する加算手段を設
け、N₀/D₀で求まる真値Ｑを前記商Ｑ^＊と同じ有効桁数
で比較したときに一致するようにしたことを特徴とする
除算装置。
【請求項２】乗算手段は、乗数を走査して被乗数の倍数
を発生する複数の倍数発生手段と、前記複数の倍数発生
手段に接続され、部分和と部分桁上げを出力する樹木状
に組み合わされた複数の桁上げ保留加算手段と、前記樹
木状桁上げ保留加算手段に接続され、部分和と部分桁上
げを加算する桁上げ伝播加算手段から構成され、更に、
反復計算におけるQ_i-1,N_i-1について、前記樹木状桁上
げ保留加算手段の出力する部分和と部分桁上げを、Q_i-1
は乗数として前記複数の倍数発生手段に接続する手段
と、N_i-1は倍数と同様に前記樹木状桁上げ保留加算手段
への入力として接続する手段を設けたことを特徴とする
請求項（１）記載の除算装置。
【請求項３】乗算手段として、乗算回数に等しい数の乗
算手段を設け、除数D₀と除数の近似逆数Ｍとの積を求め
る乗算手段と被除数N₀と除数の近似逆数Ｍとの積を求め
る乗算手段とを並列に並べ、更に前記２つの乗算手段と
反復計算を行う複数の乗算手段とを直列に並べ、前記直
列に並べた乗算手段の間にベクトル演算の同期をとるた
めの複数のデータ保持手段を設け、前記複数の乗算手段
を前記データ保持手段を介して接続するとともに、各部
分商および反復計算で使用する被乗数Ａを同期をとり遅
延して保持するデータ保持手段とを設けたことを特徴と
する請求項（１）記載の除算装置。