JP2578482B2 - 浮動小数点演算器 - Google Patents
浮動小数点演算器Info
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Description
【発明の詳細な説明】 〔概 要〕 浮動小数点演算器、特に、浮動小数点表記法の数値に
ついて除算処理を行う技術に関し、 収束法に基づき除数の逆数を求める際に行う反復計算
を高速化し、ひいては浮動小数点除算の高速処理を実現
することを目的とし、 浮動小数点表記法による２進の２つのデータに対して
該データの仮数部の乗算を行い、正規化処理を施して出
力する乗算回路と、該乗算回路から出力されたデータの
各ビットを反転させるビット反転回路と、該ビット反転
回路の出力と該乗算回路の出力のいずれか一方を制御信
号に応答して選択する回路と、該選択回路において前記
乗算回路の出力が選択された時は所定の丸めモード信号
に応答して該出力の丸め処理を行い、該選択回路におい
て前記ビット反転回路の出力が選択された時は前記制御
信号に応答して該出力の最下位ビットに１を加算し、そ
れぞれ得られた値に対し正規化処理を施して出力する加
算回路とを具備し、収束法に基づきA/Bの浮動小数点除
算を行う際に必要な２−BXi、ただし、０＜BXi≦１（ｉ
＝０、１……）、X0は除数の逆数の初期値、Xiは除数の
逆数のｉ番目の近似値、の計算を前記乗算回路、ビット
反転回路および加算回路によって行い、次いで該除数の
逆数の近似値を指示するXi+1＝Xi（２−BXi）の計算を
該乗算回路によって行い、それぞれの計算を所定回数だ
け繰り返して実行して得られるXi+1のデータを被除数の
データＡと共に該乗算回路に印加することで前記A/Bの
除算を行うように構成する。
ついて除算処理を行う技術に関し、 収束法に基づき除数の逆数を求める際に行う反復計算
を高速化し、ひいては浮動小数点除算の高速処理を実現
することを目的とし、 浮動小数点表記法による２進の２つのデータに対して
該データの仮数部の乗算を行い、正規化処理を施して出
力する乗算回路と、該乗算回路から出力されたデータの
各ビットを反転させるビット反転回路と、該ビット反転
回路の出力と該乗算回路の出力のいずれか一方を制御信
号に応答して選択する回路と、該選択回路において前記
乗算回路の出力が選択された時は所定の丸めモード信号
に応答して該出力の丸め処理を行い、該選択回路におい
て前記ビット反転回路の出力が選択された時は前記制御
信号に応答して該出力の最下位ビットに１を加算し、そ
れぞれ得られた値に対し正規化処理を施して出力する加
算回路とを具備し、収束法に基づきA/Bの浮動小数点除
算を行う際に必要な２−BXi、ただし、０＜BXi≦１（ｉ
＝０、１……）、X0は除数の逆数の初期値、Xiは除数の
逆数のｉ番目の近似値、の計算を前記乗算回路、ビット
反転回路および加算回路によって行い、次いで該除数の
逆数の近似値を指示するXi+1＝Xi（２−BXi）の計算を
該乗算回路によって行い、それぞれの計算を所定回数だ
け繰り返して実行して得られるXi+1のデータを被除数の
データＡと共に該乗算回路に印加することで前記A/Bの
除算を行うように構成する。
本発明は、浮動小数点演算器に関し、特に、浮動小数
点表記法の数値について除算処理を行う技術に関する。
点表記法の数値について除算処理を行う技術に関する。
浮動小数点演算は、整数演算と比べ、ダイナミック・
レンジが広くかつ精度も高い。そのため、最近では各種
の高度な演算要求に沿うようなものが求められている傾
向にあり、中でも、除算に関する高速処理が重要になっ
てきている。
レンジが広くかつ精度も高い。そのため、最近では各種
の高度な演算要求に沿うようなものが求められている傾
向にあり、中でも、除算に関する高速処理が重要になっ
てきている。
従来の除算の方式は、浮動小数点に限らず、大別して
２つの方法、すなわち減算とシフト減算を用いる方
法、ニュートン・ラプソン法等の収束法を用いる方
法、に分けられる。の方法は、シフト操作を行った除
数を被除数から繰り返して減じていく方法であり、その
一例として、引き離し法が知られている。また、この引
き離し法を改良した方法としてSRT法が知られている
が、これは、より高速に商を得ることができるという利
点を有している。一方、の方法は、除数の逆数を収束
法に基づく計算によって求め、それに被除数を乗じるこ
とによって商を得るものである。この場合、収束までに
要する繰り返し演算回数は、逆数の初期値が真の値に近
いほど少なくなる。
２つの方法、すなわち減算とシフト減算を用いる方
法、ニュートン・ラプソン法等の収束法を用いる方
法、に分けられる。の方法は、シフト操作を行った除
数を被除数から繰り返して減じていく方法であり、その
一例として、引き離し法が知られている。また、この引
き離し法を改良した方法としてSRT法が知られている
が、これは、より高速に商を得ることができるという利
点を有している。一方、の方法は、除数の逆数を収束
法に基づく計算によって求め、それに被除数を乗じるこ
とによって商を得るものである。この場合、収束までに
要する繰り返し演算回数は、逆数の初期値が真の値に近
いほど少なくなる。
現在発売されている浮動小数点演算器では、ニュート
ン・ラプソン法を用いて除算を行っているものが多い。
これは以下の理由による。高基数のSRT法でも１回の繰
り返しで求まる商は高々３〜４ビットであり、最終的な
商を得るには、IEEE規格の単精度で８回程度の繰り返し
計算を必要とする。これに対しニュートン・ラプソン法
では、逆数の初期値をある精度内で与えれば、３〜４回
程度の収束計算で商が求まる。従って、ニュートン・ラ
プソン法を用いた除算によれば、他の方法に比して高速
に商が得られるという利点がある。
ン・ラプソン法を用いて除算を行っているものが多い。
これは以下の理由による。高基数のSRT法でも１回の繰
り返しで求まる商は高々３〜４ビットであり、最終的な
商を得るには、IEEE規格の単精度で８回程度の繰り返し
計算を必要とする。これに対しニュートン・ラプソン法
では、逆数の初期値をある精度内で与えれば、３〜４回
程度の収束計算で商が求まる。従って、ニュートン・ラ
プソン法を用いた除算によれば、他の方法に比して高速
に商が得られるという利点がある。
以下、ニュートン・ラプソン法を用いた除算について
説明する。
説明する。
除算を実行するにはまず逆数関数を求める。例えば、
Ｃ＝A/Bという除算は、Ｃ＝Ａ（1/B）という逆数の形で
表現できる。ニュートン・ラプソン法を使って逆数関数
（1/B）の反復表現を得ることができる。これは、 Xi+1＝Xi（２−BXi）、 ただし、ｉ＝０、１、２、……、 と表される。ここで、X0はｉ＝０に対する最初の除数の
逆数（初期値）、Xiは（1/B）のｉ番目の近似値を表
し、初期値X0が不等式 （2/B）＞|X0|＞０ の条件を満たす時、演算は終了する。初期値を得る代表
的な方法は、除数の上位10ビット程度をルック・アップ
・テーブル等のメモリ（ROM）のポインタとして使用す
るというものである。ROMからは、除数のビットが指示
するアドレスの内容が初期値として出力される。この場
合、出力ビット数（初期値X0のビット数）は入力ビット
数（除数の上位10ビット程度）とほぼ同じである場合が
普通である。浮動小数点の除算の場合、指数部と仮数部
の逆数は別々のルック・アップ・テーブル（ROM）から
求められる。
Ｃ＝A/Bという除算は、Ｃ＝Ａ（1/B）という逆数の形で
表現できる。ニュートン・ラプソン法を使って逆数関数
（1/B）の反復表現を得ることができる。これは、 Xi+1＝Xi（２−BXi）、 ただし、ｉ＝０、１、２、……、 と表される。ここで、X0はｉ＝０に対する最初の除数の
逆数（初期値）、Xiは（1/B）のｉ番目の近似値を表
し、初期値X0が不等式 （2/B）＞|X0|＞０ の条件を満たす時、演算は終了する。初期値を得る代表
的な方法は、除数の上位10ビット程度をルック・アップ
・テーブル等のメモリ（ROM）のポインタとして使用す
るというものである。ROMからは、除数のビットが指示
するアドレスの内容が初期値として出力される。この場
合、出力ビット数（初期値X0のビット数）は入力ビット
数（除数の上位10ビット程度）とほぼ同じである場合が
普通である。浮動小数点の除算の場合、指数部と仮数部
の逆数は別々のルック・アップ・テーブル（ROM）から
求められる。
次に、第３図を参照しながら従来形の除算について説
明する。第３図は従来形の一例としての浮動小数点演算
器の構成を示すもので、図示の例では、正規化数のみを
扱う浮動小数点乗算器の構成が示されている。
明する。第３図は従来形の一例としての浮動小数点演算
器の構成を示すもので、図示の例では、正規化数のみを
扱う浮動小数点乗算器の構成が示されている。
まず、浮動小数点表記法による２進の２つのデータ
Ａ、Ｂを、 Ａ＝（−１）Sa2Ea-BS（1.Fa）、 Ｂ＝（−１）Sa2Eb-BS（1.Fb）、 とし、該データについて乗算を行う場合の処理について
説明する。
Ａ、Ｂを、 Ａ＝（−１）Sa2Ea-BS（1.Fa）、 Ｂ＝（−１）Sa2Eb-BS（1.Fb）、 とし、該データについて乗算を行う場合の処理について
説明する。
（仮数部の演算） 入力データＡ、Ｂのそれぞれの仮数部（1.Fa）、（1.
Fb）は、固定小数点乗算回路10を通して、（1.Fa）×
（1.Fb）の演算が実行される。この結果は、1.XXXX…
…、あるいは1X.XXXX……となる。
Fb）は、固定小数点乗算回路10を通して、（1.Fa）×
（1.Fb）の演算が実行される。この結果は、1.XXXX…
…、あるいは1X.XXXX……となる。
1.XXXX……の場合は既に正規化されているが、1X.XXXX
……の場合には正規化処理が必要である。これは、デー
タ（1X.XXXX）をシフタ13によって１ビット右方向にシ
フトすると共に、オーバーフロー指示信号F1応答してイ
ンクリメンタ22が指数部を＋１増加することにより、実
現される。次いで、正規化された数値に対し、出力デー
タ形式に合わせるための「丸め」処理が行われる。具体
的には、丸め処理制御回路14において、出力データ形式
における最下位ビット（LSB）以下の桁が切り捨てられ
ると共に、予め設定された丸めモード信号RMとLSB以下
の桁の値とに応じてLSBに１を加算するか否かが決定さ
れる。このLSBに１を加算する演算はインクリメンタ15
によって実行される。この時、データが全部「１」であ
れば、オーバーフローが発生する。この場合は、シフタ
16がオーバーフロー指示信号F2に応答してデータ（LSB
＋１）を１ビット右方向にシフトする。これによって、
最終的な出力は正規化数となる。
……の場合には正規化処理が必要である。これは、デー
タ（1X.XXXX）をシフタ13によって１ビット右方向にシ
フトすると共に、オーバーフロー指示信号F1応答してイ
ンクリメンタ22が指数部を＋１増加することにより、実
現される。次いで、正規化された数値に対し、出力デー
タ形式に合わせるための「丸め」処理が行われる。具体
的には、丸め処理制御回路14において、出力データ形式
における最下位ビット（LSB）以下の桁が切り捨てられ
ると共に、予め設定された丸めモード信号RMとLSB以下
の桁の値とに応じてLSBに１を加算するか否かが決定さ
れる。このLSBに１を加算する演算はインクリメンタ15
によって実行される。この時、データが全部「１」であ
れば、オーバーフローが発生する。この場合は、シフタ
16がオーバーフロー指示信号F2に応答してデータ（LSB
＋１）を１ビット右方向にシフトする。これによって、
最終的な出力は正規化数となる。
（指数部の演算） １段目の加算器20では（Ea＋Eb）の演算が実行され、
２段目の加算器21ではその結果に負数のバイアス（−B
S）が加算される。つまり、この２つの加算器によって
（Ea＋Eb−BS）の演算が実行される。次に、３段目のイ
ンクリメンタ22では、正規化処理によるオーバーフロー
の補正が必要な時＋１のインクリメント演算が行われ
る。さらに４段目のインクリメンタ23では、丸め処理に
よるオーバーフローの補正のために＋１のインクリメン
ト演算が前もって行われ、オーバーフロー信号F2に基づ
きマルチプレクサ24においていずれか一方の信号が選択
される。
２段目の加算器21ではその結果に負数のバイアス（−B
S）が加算される。つまり、この２つの加算器によって
（Ea＋Eb−BS）の演算が実行される。次に、３段目のイ
ンクリメンタ22では、正規化処理によるオーバーフロー
の補正が必要な時＋１のインクリメント演算が行われ
る。さらに４段目のインクリメンタ23では、丸め処理に
よるオーバーフローの補正のために＋１のインクリメン
ト演算が前もって行われ、オーバーフロー信号F2に基づ
きマルチプレクサ24においていずれか一方の信号が選択
される。
（符号部の演算） 入力データＡ、Ｂのそれぞれの符号部Sa、Sbに対して
排他的論理和ゲート30が行う排他的論理和によって実行
される。
排他的論理和ゲート30が行う排他的論理和によって実行
される。
上述した従来形の浮動小数点乗算器を用いて除算処理
を行う場合、収束法に基づく除算に必要な２−BXiの２
進計算を１ステップで実行することはできない。つまり
第３図の構成によれば、収束法に基づき除数の逆数を求
める際に行う反復計算、すなわちXi+1＝Xi（２−BXi）
の計算を行うためには、乗算;BXiと、減算;2−BXiと、
乗算;Xi（２−BXi）の３つの算術演算を必要とし、その
ため、全体の演算処理時間が長くなって、高速化要求に
沿い難いという不都合が生じる。
を行う場合、収束法に基づく除算に必要な２−BXiの２
進計算を１ステップで実行することはできない。つまり
第３図の構成によれば、収束法に基づき除数の逆数を求
める際に行う反復計算、すなわちXi+1＝Xi（２−BXi）
の計算を行うためには、乗算;BXiと、減算;2−BXiと、
乗算;Xi（２−BXi）の３つの算術演算を必要とし、その
ため、全体の演算処理時間が長くなって、高速化要求に
沿い難いという不都合が生じる。
また、（２−BXi）の減算については、第３図の回路
構成のみではその演算を行うことはできず、これを行う
ためには、第３図の構成に加減算回路を新たに追加する
必要がある。仮に、そのような回路を追加して上述のX
i+1＝Xi（２−BXi）の計算を行うにしても、依然とし
て、３つの算術演算を繰り返して実行しなければなら
ず、浮動小数点除算の高速処理という観点から、改善の
余地が残されている。
構成のみではその演算を行うことはできず、これを行う
ためには、第３図の構成に加減算回路を新たに追加する
必要がある。仮に、そのような回路を追加して上述のX
i+1＝Xi（２−BXi）の計算を行うにしても、依然とし
て、３つの算術演算を繰り返して実行しなければなら
ず、浮動小数点除算の高速処理という観点から、改善の
余地が残されている。
本発明は、かかる従来技術における課題に鑑み創作さ
れたもので、収束法に基づき除数の逆数を求める際に行
う反復計算を高速化し、ひいては浮動小数点除算の高速
処理を実現することができる浮動小数点演算器を提供す
ることを目的としている。
れたもので、収束法に基づき除数の逆数を求める際に行
う反復計算を高速化し、ひいては浮動小数点除算の高速
処理を実現することができる浮動小数点演算器を提供す
ることを目的としている。
上述した従来技術における課題を解決するために、本
発明の浮動小数点演算器は、第１図の原理ブロック図に
示されるように、浮動小数点表記法による２進の２つの
データに対して該データの仮数部の乗算を行い、正規化
処理を施して出力する乗算回路１と、該乗算回路から出
力されたデータの各ビットを反転させるビット反転回路
２と、該ビット反転回路の出力と該乗算回路の出力のい
ずれか一方を制御信号Ｓに応答して選択する回路３と、
該選択回路において前記乗算回路の出力が選択された時
は所定の丸めモード信号Ｒに応答して該出力の丸め処理
を行い、該選択回路において前記ビット反転回路の出力
が選択された時は前記制御信号に応答して該出力の最下
位ビットに１を加算し、それぞれ得られた値に対し正規
化処理を施して出力する加算回路４とを具備し、 収束法に基づきA/Bの浮動小数点除算を行う際に必要
な２−BXi、 ただし、０＜BXi≦１（ｉ＝０、１、……）、 X0は除数の逆数の初期値、 Xiは除数の逆数のｉ番目の近似値、 の計算を前記乗算回路、ビット反転回路および加算回路
によって行い、次いで該除数の逆数の近似値を指示する
Xi+1＝Xi（２−BXi）の計算を該乗算回路によって行
い、それぞれの計算を所定回数だけ繰り返して実行して
得られるXi+1のデータを被除数のデータＡと共に該乗算
回路に印加することで前記A/Bの除算を行うようにした
ことを特徴とする。
発明の浮動小数点演算器は、第１図の原理ブロック図に
示されるように、浮動小数点表記法による２進の２つの
データに対して該データの仮数部の乗算を行い、正規化
処理を施して出力する乗算回路１と、該乗算回路から出
力されたデータの各ビットを反転させるビット反転回路
２と、該ビット反転回路の出力と該乗算回路の出力のい
ずれか一方を制御信号Ｓに応答して選択する回路３と、
該選択回路において前記乗算回路の出力が選択された時
は所定の丸めモード信号Ｒに応答して該出力の丸め処理
を行い、該選択回路において前記ビット反転回路の出力
が選択された時は前記制御信号に応答して該出力の最下
位ビットに１を加算し、それぞれ得られた値に対し正規
化処理を施して出力する加算回路４とを具備し、 収束法に基づきA/Bの浮動小数点除算を行う際に必要
な２−BXi、 ただし、０＜BXi≦１（ｉ＝０、１、……）、 X0は除数の逆数の初期値、 Xiは除数の逆数のｉ番目の近似値、 の計算を前記乗算回路、ビット反転回路および加算回路
によって行い、次いで該除数の逆数の近似値を指示する
Xi+1＝Xi（２−BXi）の計算を該乗算回路によって行
い、それぞれの計算を所定回数だけ繰り返して実行して
得られるXi+1のデータを被除数のデータＡと共に該乗算
回路に印加することで前記A/Bの除算を行うようにした
ことを特徴とする。
上述した構成によれば、２−BXi（ただし、０＜BXi≦
１）の２進計算を改良された浮動小数点乗算器を用いて
１ステップで実行するようにしている。
１）の２進計算を改良された浮動小数点乗算器を用いて
１ステップで実行するようにしている。
従って、収束法に基づき除数の逆数を求める際に行う
Xi+1＝Xi（２−BXi）の反復計算は、一回の反復計算に
つき、２−BXiの演算およびXi（２−BXi）の演算の２つ
の算術演算で済み、従来形に比して１ステップ分の演算
を省略できる。これは、収束法に基づき商を求めるため
に通常３〜４回程度の反復計算を必要とすることを考慮
すると、全体の演算処理時間を大幅に短縮することに寄
与する。従って、浮動小数点除算を高速に処理すること
が可能となる。
Xi+1＝Xi（２−BXi）の反復計算は、一回の反復計算に
つき、２−BXiの演算およびXi（２−BXi）の演算の２つ
の算術演算で済み、従来形に比して１ステップ分の演算
を省略できる。これは、収束法に基づき商を求めるため
に通常３〜４回程度の反復計算を必要とすることを考慮
すると、全体の演算処理時間を大幅に短縮することに寄
与する。従って、浮動小数点除算を高速に処理すること
が可能となる。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
第２図には本発明の一実施例としての浮動小数点演算
器の主要部の構成が示される。同図の例示は、正規化数
のみを扱う改良された浮動小数点乗算器の構成を示して
いる。
器の主要部の構成が示される。同図の例示は、正規化数
のみを扱う改良された浮動小数点乗算器の構成を示して
いる。
本実施例の構成上の特徴は、仮数部演算回路において
シフタ13とインクリメンタ15の間に、該シフトレジスタ
から出力されたデータの各ビットを反転させるビット反
転回路41と、該ビット反転回路の出力と該シフトレジス
タの出力のいずれか一方を除算制御信号DIVに応答して
選択するマルチプレクサ42を設けたことである。除算処
理を行う場合には、除算制御信号DIVを“H"レベルにし
てビット反転回路41の出力を選択するようにし、一方、
通常の乗算処理を行う場合には、除算制御信号DIVを
“L"レベルにしてシフトレジスタ16の出力を選択するよ
うにしている。
シフタ13とインクリメンタ15の間に、該シフトレジスタ
から出力されたデータの各ビットを反転させるビット反
転回路41と、該ビット反転回路の出力と該シフトレジス
タの出力のいずれか一方を除算制御信号DIVに応答して
選択するマルチプレクサ42を設けたことである。除算処
理を行う場合には、除算制御信号DIVを“H"レベルにし
てビット反転回路41の出力を選択するようにし、一方、
通常の乗算処理を行う場合には、除算制御信号DIVを
“L"レベルにしてシフトレジスタ16の出力を選択するよ
うにしている。
今仮に、浮動小数点表記法による２進の２つの入力デ
ータD1、D2を、 D1＝（−１）Sa2Ea-BS（1.Fa）、 D2＝（−１）Sa2Eb-BS（1.Fb）、 と表す。
ータD1、D2を、 D1＝（−１）Sa2Ea-BS（1.Fa）、 D2＝（−１）Sa2Eb-BS（1.Fb）、 と表す。
まず仮数部演算回路において、10は２つの入力データ
D1、D2に対し該データのそれぞれの仮数部（1.Fa）、
（1.Fb）を固定小数点として乗算処理する固定小数点乗
算回路を示し、該回路は、部分積生成および加算回路11
および加算回路12から構成されている。
D1、D2に対し該データのそれぞれの仮数部（1.Fa）、
（1.Fb）を固定小数点として乗算処理する固定小数点乗
算回路を示し、該回路は、部分積生成および加算回路11
および加算回路12から構成されている。
13はシフタであって、加算回路12から出力されたデー
タに対して１ビット右方向（最下位ビット側）にシフト
したデータを内部で生成し、この生成されたデータと加
算回路12から出力されたデータのいずれか一方を、該回
路12により生成されるオーバーフロー指示信号F1有無に
応答して選択する機能を有している。本実施例では、オ
ーバーフロー指示信号F1が出力された時に、シフト処理
されたデータが選択出力されるようになっている。
タに対して１ビット右方向（最下位ビット側）にシフト
したデータを内部で生成し、この生成されたデータと加
算回路12から出力されたデータのいずれか一方を、該回
路12により生成されるオーバーフロー指示信号F1有無に
応答して選択する機能を有している。本実施例では、オ
ーバーフロー指示信号F1が出力された時に、シフト処理
されたデータが選択出力されるようになっている。
14は丸め処理制御回路であって、通常の乗算処理を行
う場合に機能する回路である。この丸め処理制御回路14
は、符号のデータSN（後述）と予め設定された丸めモー
ド信号RMに応じて、シフタ13の出力データに対し出力デ
ータ形式におけるLSB以下の桁を切り捨てると共に（丸
め処理）、該LSBに１を加算するか否かを決定してその
旨を指示する制御信号RCを出力する機能を有している。
う場合に機能する回路である。この丸め処理制御回路14
は、符号のデータSN（後述）と予め設定された丸めモー
ド信号RMに応じて、シフタ13の出力データに対し出力デ
ータ形式におけるLSB以下の桁を切り捨てると共に（丸
め処理）、該LSBに１を加算するか否かを決定してその
旨を指示する制御信号RCを出力する機能を有している。
15はインクリメンタであって、通常の乗算処理を行
っている場合には、丸め処理制御回路14からの制御信号
RCに応答してマルチプレクサ42の出力データ（シフタ13
の出力データ）のLSBに１を加算し、除算処理を行っ
ている場合には、除算制御信号DIVに応答してマルチプ
リクサ42の出力データ（ビット反転回路41の出力デー
タ）のLSBに１を加算する機能を有している。この場
合、インクリメンタ15は、加算された結果のデータが正
規化されていない時は、レジスタ15と同様にオーバーフ
ロー指示信号F2を出力する。
っている場合には、丸め処理制御回路14からの制御信号
RCに応答してマルチプレクサ42の出力データ（シフタ13
の出力データ）のLSBに１を加算し、除算処理を行っ
ている場合には、除算制御信号DIVに応答してマルチプ
リクサ42の出力データ（ビット反転回路41の出力デー
タ）のLSBに１を加算する機能を有している。この場
合、インクリメンタ15は、加算された結果のデータが正
規化されていない時は、レジスタ15と同様にオーバーフ
ロー指示信号F2を出力する。
16はシフタであって、シフタ13と同様、インクリメン
タ15から出力されたデータに対し、オーバーフロー指示
信号F2が出力された時は該データを１ビット右方向（最
下位ビット側）にシフトして出力し、該信号F2が出力さ
れていない時はシフト処理を行わないでそのまま出力す
る機能を有している。この場合、出力されたデータは、
出力データD3の仮数部を構成する。
タ15から出力されたデータに対し、オーバーフロー指示
信号F2が出力された時は該データを１ビット右方向（最
下位ビット側）にシフトして出力し、該信号F2が出力さ
れていない時はシフト処理を行わないでそのまま出力す
る機能を有している。この場合、出力されたデータは、
出力データD3の仮数部を構成する。
次に指数部演算回路を参照すると、20は入力データ
D1、D2のそれぞれの指数部のデータEa、Ebを加算する加
算器、21は加算器20の出力データ、すなわち仮の指数
（Ea＋Eb）、に所定の負数のバイアス−BSを加算する加
算器、22は加算器21の出力データ、すなわち真の指数
（Ea＋Eb−BS）、にオーバーフロー指示信号F1の“1"の
データを加算するインクリメンタ、23は丸め処理による
オーバーフロー補正のための“1"のデータをインクリメ
ンタ22の出力データに加算するインクリメンタ、24はイ
ンクリメンタ22および23の出力のいずれか一方をオーバ
ーフロー指示信号F2に応答して選択するマルチプレク
サ、をそれぞれ示す。この場合、マルチプレクサ24は、
オーバーフロー指示信号F2が出力された時はインクリメ
ンタ23の出力を選択し、オーバーフロー指示信号F2が出
力されていない時はインクリメンタ22の出力を選択す
る。この選択されたデータは、出力データD3の指数部を
構成する。
D1、D2のそれぞれの指数部のデータEa、Ebを加算する加
算器、21は加算器20の出力データ、すなわち仮の指数
（Ea＋Eb）、に所定の負数のバイアス−BSを加算する加
算器、22は加算器21の出力データ、すなわち真の指数
（Ea＋Eb−BS）、にオーバーフロー指示信号F1の“1"の
データを加算するインクリメンタ、23は丸め処理による
オーバーフロー補正のための“1"のデータをインクリメ
ンタ22の出力データに加算するインクリメンタ、24はイ
ンクリメンタ22および23の出力のいずれか一方をオーバ
ーフロー指示信号F2に応答して選択するマルチプレク
サ、をそれぞれ示す。この場合、マルチプレクサ24は、
オーバーフロー指示信号F2が出力された時はインクリメ
ンタ23の出力を選択し、オーバーフロー指示信号F2が出
力されていない時はインクリメンタ22の出力を選択す
る。この選択されたデータは、出力データD3の指数部を
構成する。
符号部演算回路は排他的論理和ゲート30によって構成
され、該ゲートは、入力データD1、D2のそれぞれの符号
部のデータSa、Sbに応答して符号のデータSNを出力す
る。この符号のデータSNは、入力データD1、D2が共に同
符号の時は“0"となって「正」を指示し、逆に異符号の
時は“1"となって「負」を指示する。この符号のデータ
は、前述の丸め処理制御回路14に供給されると共に、出
力データD3の符号部を構成する。
され、該ゲートは、入力データD1、D2のそれぞれの符号
部のデータSa、Sbに応答して符号のデータSNを出力す
る。この符号のデータSNは、入力データD1、D2が共に同
符号の時は“0"となって「正」を指示し、逆に異符号の
時は“1"となって「負」を指示する。この符号のデータ
は、前述の丸め処理制御回路14に供給されると共に、出
力データD3の符号部を構成する。
次に、第２図の浮動小数点演算器による除算処理につ
いて説明する。なお、指数および符号部の演算について
は従来形（第３図参照）と同様であるので、ここでは仮
数部の演算についてのみ説明する。
いて説明する。なお、指数および符号部の演算について
は従来形（第３図参照）と同様であるので、ここでは仮
数部の演算についてのみ説明する。
IEEE規格の浮動小数点データ・フォーマットのうち、
正規化数の除算（Ｃ＝A/B）を考える。すなわち、 Ｃ＝A/B＝Ａ（1/B）、 ただし、Ａ、Ｂ、Ｃはすべて正規化数、 とすると、逆数関数1/Bの（ｉ＋１）番目の近似値Xi+1
は、 Xi+1＝、Xi（２−BXi）、 ただし、 ０＜X0＜2/B （Ｂ＞０）、 ０＞X0＞2/B （Ｂ＜０）、 と表される。
正規化数の除算（Ｃ＝A/B）を考える。すなわち、 Ｃ＝A/B＝Ａ（1/B）、 ただし、Ａ、Ｂ、Ｃはすべて正規化数、 とすると、逆数関数1/Bの（ｉ＋１）番目の近似値Xi+1
は、 Xi+1＝、Xi（２−BXi）、 ただし、 ０＜X0＜2/B （Ｂ＞０）、 ０＞X0＞2/B （Ｂ＜０）、 と表される。
ここで、初期値X0をルック・アップ・テーブル等のメ
モリ（図示せず）により、 ０＜X0≦1/B の範囲に設定すると、 ０＜BX0≦１、 ∴１≦２−BX0＜２、 となり、２−BX0も正規化数になる。従って、一般に２
−BXiも正規化数になる。
モリ（図示せず）により、 ０＜X0≦1/B の範囲に設定すると、 ０＜BX0≦１、 ∴１≦２−BX0＜２、 となり、２−BX0も正規化数になる。従って、一般に２
−BXiも正規化数になる。
次に、２−BXi（０＜BXi≦１）の計算を考える。０＜
BXi≦１より、BXiのビット反転を▲▼とすると、 ２−BXi＝▲▼＋LSB（１）、 ただし、LSB（１）はLSB＋１を意味する、と変換でき
る。
BXi≦１より、BXiのビット反転を▲▼とすると、 ２−BXi＝▲▼＋LSB（１）、 ただし、LSB（１）はLSB＋１を意味する、と変換でき
る。
具体的には、まず、指数部演算回路および符号部演算
回路をディセーブルにした状態で、除数Ｂのデータと該
除数の逆数の初期値X0のデータを入力データD1、D2とし
て乗算回路10に印加し、かつ、除算制御信号DIVを“H"
レベルにする。乗算回路10の出力BX0はシフタ13を介し
てビット反転回路41に入力され、そこで各ビットが反転
され（▲▼）、さらにマルチプレクサ42で選択さ
れてインクリメンタ15に入力される。インクリメンタ15
は、“H"レベルの除算制御信号DIVに応答して入力デー
タ（▲▼）のLSBに１を加算する。この加算され
たデータ（▲▼＋LSB（１））、すなわち２−B
X0、はシフタ16を通して正規化されデータD3として出力
される（ステップ１）。
回路をディセーブルにした状態で、除数Ｂのデータと該
除数の逆数の初期値X0のデータを入力データD1、D2とし
て乗算回路10に印加し、かつ、除算制御信号DIVを“H"
レベルにする。乗算回路10の出力BX0はシフタ13を介し
てビット反転回路41に入力され、そこで各ビットが反転
され（▲▼）、さらにマルチプレクサ42で選択さ
れてインクリメンタ15に入力される。インクリメンタ15
は、“H"レベルの除算制御信号DIVに応答して入力デー
タ（▲▼）のLSBに１を加算する。この加算され
たデータ（▲▼＋LSB（１））、すなわち２−B
X0、はシフタ16を通して正規化されデータD3として出力
される（ステップ１）。
次いで、出力されたデータ（２−BX0）を初期値X0の
データと共に入力データD1、D2として乗算回路10に印加
し、かつ、除算制御信号DIVを“L"レベルにする。乗算
回路10の出力X0（２−BX0）はシフタ13を介し、さらに
マルチプレクサ42で選択されてインクリメンタ15に入力
される。この場合、インクリメンタ15は、丸め処理制御
回路14からの制御信号RCに基づいて丸め処理を実行す
る。同様に、インクリメンタ15の出力データはシフタ16
を通して正規化され、データD3として出力される（ステ
ップ２）。
データと共に入力データD1、D2として乗算回路10に印加
し、かつ、除算制御信号DIVを“L"レベルにする。乗算
回路10の出力X0（２−BX0）はシフタ13を介し、さらに
マルチプレクサ42で選択されてインクリメンタ15に入力
される。この場合、インクリメンタ15は、丸め処理制御
回路14からの制御信号RCに基づいて丸め処理を実行す
る。同様に、インクリメンタ15の出力データはシフタ16
を通して正規化され、データD3として出力される（ステ
ップ２）。
以降、上述のステップ１およびステップ２を３〜４回
繰り返し実行し、その結果得られたデータXi+1、すなわ
ち1/B（ｉ＋１）番目の近似値データ、を被除数のデー
タＡと共に入力データD1、D2として乗算回路10に印加す
る。この時、除算制御信号DIVを“L"レベルにし、か
つ、指数部演算回路および符号部演算回路をイネーブル
状態にする。これによって、A/Bの浮動小数点除算に基
づく結果がデータD3として出力される。
繰り返し実行し、その結果得られたデータXi+1、すなわ
ち1/B（ｉ＋１）番目の近似値データ、を被除数のデー
タＡと共に入力データD1、D2として乗算回路10に印加す
る。この時、除算制御信号DIVを“L"レベルにし、か
つ、指数部演算回路および符号部演算回路をイネーブル
状態にする。これによって、A/Bの浮動小数点除算に基
づく結果がデータD3として出力される。
このように、ニュートン・ラプソン法を用いた除算に
必要な２−BXi（０＜BXi≦１）の計算を、BXiのビット
の反転▲▼のLSBに１を加算することにより１ス
テップで実行できる。従って、除数の逆数（1/B）を求
める際に行うXi+1＝Xi（２−BXi）の反復計算は、一回
の反復計算について、２−BXiの演算と、Xi（２−BXi）
の演算の２つのステップで済む。つまり、従来形（３つ
のステップ）に比して１ステップ分の演算を省略でき
る。しかも、反復計算は３〜４回繰り返し実行されるの
で、浮動小数点除算に要する全体の演算処理時間は従来
形に比して大幅に短縮される。
必要な２−BXi（０＜BXi≦１）の計算を、BXiのビット
の反転▲▼のLSBに１を加算することにより１ス
テップで実行できる。従って、除数の逆数（1/B）を求
める際に行うXi+1＝Xi（２−BXi）の反復計算は、一回
の反復計算について、２−BXiの演算と、Xi（２−BXi）
の演算の２つのステップで済む。つまり、従来形（３つ
のステップ）に比して１ステップ分の演算を省略でき
る。しかも、反復計算は３〜４回繰り返し実行されるの
で、浮動小数点除算に要する全体の演算処理時間は従来
形に比して大幅に短縮される。
以上説明したように本発明によれば、浮動小数点乗算
器の簡単な改良のみで、収束法に基づく除数に必要な２
−BXi（０＜BXi≦１）の計算を比較的短時間で行うこと
ができるので、従来形に比して簡単な方法でありなが
ら、浮動小数点除算の高速処理を実現することができ
る。
器の簡単な改良のみで、収束法に基づく除数に必要な２
−BXi（０＜BXi≦１）の計算を比較的短時間で行うこと
ができるので、従来形に比して簡単な方法でありなが
ら、浮動小数点除算の高速処理を実現することができ
る。
第１図は本発明による浮動小数点演算器の原理ブロック
図、 第２図は本発明の一実施例としての浮動小数点演算器の
主要部の構成を示すブロック図、 第３図は従来形の一例としての浮動小数点演算器の構成
を示すブロック図、 である。 （符号の説明） １……乗算回路、２……ビット反転回路、 ３……選択回路、４……加算回路、 Ａ……被除数、Ｂ……除数、 Ｓ……制御信号、Ｒ……丸めモード信号、 X0……除数の逆数の初期値、 Xi……除数の逆数のｉ番目の近似値。
図、 第２図は本発明の一実施例としての浮動小数点演算器の
主要部の構成を示すブロック図、 第３図は従来形の一例としての浮動小数点演算器の構成
を示すブロック図、 である。 （符号の説明） １……乗算回路、２……ビット反転回路、 ３……選択回路、４……加算回路、 Ａ……被除数、Ｂ……除数、 Ｓ……制御信号、Ｒ……丸めモード信号、 X0……除数の逆数の初期値、 Xi……除数の逆数のｉ番目の近似値。
Claims (1)
- 【請求項１】浮動小数点表記法による２進の２つのデー
タに対して該データの仮数部の乗算を行い、正規化処理
を施して出力する乗算回路（１）と、 該乗算回路から出力されたデータの各ビットを反転させ
るビット反転回路（２）と、 該ビット反転回路の出力と該乗算回路の出力のいずれか
一方を制御信号（Ｓ）に応答して選択する回路（３）
と、 該選択回路において前記乗算回路の出力が選択された時
は所定の丸めモード信号（Ｒ）に応答して該出力の丸め
処理を行い、該選択回路において前記ビット反転回路の
出力が選択された時は前記制御信号に応答して該出力の
最下位ビットに１を加算し、それぞれ得られた値に対し
正規化処理を施して出力する加算回路（４）とを具備
し、 収束法に基づきA/Bの浮動小数点除算を行う際に必要な
２−BXi、 ただし、０＜BXi≦１（ｉ＝０、１……）、 X0は除数の逆数の初期値、 Xiは除数の逆数のｉ番目の近似値、 の計算を前記乗算回路、ビット反転回路および加算回路
によって行い、次いで該除数の逆数の近似値を指示する
Xi+1＝Xi（２−BXi）の計算を該乗算回路によって行
い、それぞれの計算を所定回数だけ繰り返して実行して
得られるXi+1のデータを被除数のデータＡと共に該乗算
回路に印加することで前記A/Bの除算を行うようにした
ことを特徴とする浮動小数点演算器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201891A JP2578482B2 (ja) | 1988-08-15 | 1988-08-15 | 浮動小数点演算器 |
| US07/374,299 US4999801A (en) | 1988-07-15 | 1989-06-30 | Floating point operation unit in division and square root operations |
| KR1019890010030A KR920005226B1 (ko) | 1988-07-15 | 1989-07-14 | 부동 소수점 연산장치 |
| DE68929114T DE68929114T2 (de) | 1988-07-15 | 1989-07-14 | Gleitkomma-arithmetische Einheiten |
| EP89307180A EP0351242B1 (en) | 1988-07-15 | 1989-07-14 | Floating point arithmetic units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201891A JP2578482B2 (ja) | 1988-08-15 | 1988-08-15 | 浮動小数点演算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0251732A JPH0251732A (ja) | 1990-02-21 |
| JP2578482B2 true JP2578482B2 (ja) | 1997-02-05 |
Family
ID=16448542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63201891A Expired - Fee Related JP2578482B2 (ja) | 1988-07-15 | 1988-08-15 | 浮動小数点演算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578482B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768170A (en) * | 1996-07-25 | 1998-06-16 | Motorola Inc. | Method and apparatus for performing microprocessor integer division operations using floating point hardware |
| KR100429195B1 (ko) * | 2000-03-16 | 2004-04-28 | 엘지전자 주식회사 | 근사값을 이용한 나누기 방법 |
| KR100480724B1 (ko) * | 2002-10-31 | 2005-04-07 | 엘지전자 주식회사 | 가변 스텝사이즈 적응형 역수기 |
| JP2016062404A (ja) | 2014-09-19 | 2016-04-25 | サンケン電気株式会社 | 演算処理方法及び演算処理装置 |
-
1988
- 1988-08-15 JP JP63201891A patent/JP2578482B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0251732A (ja) | 1990-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |