JPH02196328A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
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- JPH02196328A JPH02196328A JP1299887A JP29988789A JPH02196328A JP H02196328 A JPH02196328 A JP H02196328A JP 1299887 A JP1299887 A JP 1299887A JP 29988789 A JP29988789 A JP 29988789A JP H02196328 A JPH02196328 A JP H02196328A
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- 230000006835 compression Effects 0.000 abstract description 2
- 238000007906 compression Methods 0.000 abstract description 2
- 230000007246 mechanism Effects 0.000 description 70
- 238000007792 addition Methods 0.000 description 39
- 239000000047 product Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- XPYGGHVSFMUHLH-UUSULHAXSA-N falecalcitriol Chemical compound C1(/[C@@H]2CC[C@@H]([C@]2(CCC1)C)[C@@H](CCCC(O)(C(F)(F)F)C(F)(F)F)C)=C\C=C1\C[C@@H](O)C[C@H](O)C1=C XPYGGHVSFMUHLH-UUSULHAXSA-N 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G06F7/49942—Significance control
- G06F7/49947—Rounding
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、一般にデータ処理に関し、より詳しくはＡ×
Ｂ＋Ｃ型の３元演算を浮動小数点数演算機構で実行する
改良された装置に関する。
Ｂ＋Ｃ型の３元演算を浮動小数点数演算機構で実行する
改良された装置に関する。
Ｂ、従来の技術
浮動小数点数計算の処理は、最新式コンピュータ演算に
とって重要である。経験によれば、汎用演算処理装置は
浮動小数点数の計算にあまり適していず、その結果、数
値中心の計算を扱うために、専用の浮動小数点数演算機
構（ＦＰＵ）や演算処理装置が開発されている。
とって重要である。経験によれば、汎用演算処理装置は
浮動小数点数の計算にあまり適していず、その結果、数
値中心の計算を扱うために、専用の浮動小数点数演算機
構（ＦＰＵ）や演算処理装置が開発されている。
浮動小数点数演算用ハードウェアの潜在的ユーザは、デ
スクトップ・マイクロコンピュータから、信号処理シス
テムや並列処理システム、さらには大型メインフレーム
にまで及んでいる。
スクトップ・マイクロコンピュータから、信号処理シス
テムや並列処理システム、さらには大型メインフレーム
にまで及んでいる。
浮動小数点数に対して加算、減算、乗算、除算など種々
の演算を行なうのに、浮動小数点数演算機構が必要とな
ることがある。浮動小数点用ハードウェアの中には、超
越関数などその他の算術演算を支援する組込み機構を備
えているものもある。
の演算を行なうのに、浮動小数点数演算機構が必要とな
ることがある。浮動小数点用ハードウェアの中には、超
越関数などその他の算術演算を支援する組込み機構を備
えているものもある。
浮動小数点数演算処理装置がその機能を実行する速度を
最大にすることは常に有用であるので、性能利得を得る
ために用いられる既知の１つの方法は、特定の浮動小数
点機能を実行する専用ハードウェアを設けることである
。たとえば、算術関数のある種の組合せは、計算中で規
則的に発生する。本発明は、Ａ×Ｂ＋Ｃ型の数式の計算
に最適な、浮動小数点数演算処理装置で使用される装置
を対象としている。様々な重要な数学的概念には、たと
えば、 Ｘ Ａｉ ×Ｂ ｉ ＝Ａｏ×ＢＯ＋ＡＩ×ＢＩ＋Ａ
２×Ｂ２＋Ａａ×Ｂ３の形の内積やＡ Ｘ”＋ Ｂ Ｘ
２＋ Ｃｘ ＋ Ｄ＝Ｄ＋ｘ （Ｃ十ｘ （Ｂ十Ａｘ）
）というホーナー法など、この種の計算が含まれる。
最大にすることは常に有用であるので、性能利得を得る
ために用いられる既知の１つの方法は、特定の浮動小数
点機能を実行する専用ハードウェアを設けることである
。たとえば、算術関数のある種の組合せは、計算中で規
則的に発生する。本発明は、Ａ×Ｂ＋Ｃ型の数式の計算
に最適な、浮動小数点数演算処理装置で使用される装置
を対象としている。様々な重要な数学的概念には、たと
えば、 Ｘ Ａｉ ×Ｂ ｉ ＝Ａｏ×ＢＯ＋ＡＩ×ＢＩ＋Ａ
２×Ｂ２＋Ａａ×Ｂ３の形の内積やＡ Ｘ”＋ Ｂ Ｘ
２＋ Ｃｘ ＋ Ｄ＝Ｄ＋ｘ （Ｃ十ｘ （Ｂ十Ａｘ）
）というホーナー法など、この種の計算が含まれる。
多くの浮動小数点用ハードウェア機構は、■ＬＳＩ（超
大規模集積回路）を用いて実現され、ＶＬＳＩ浮動小数
点数演算機構の設計者は、特定の機能が占める空間の大
きさ、及び演算速度を最大にすることによる浮動小数点
数演算機構の性能の最適化も考慮しなければならないこ
とが多い。従来の浮動小数点数演算機構の設計では、乗
算と加算に別々のハードウェア機構を使用し、また乗加
算（Ａ×Ｂ＋Ｃ）演算が頻繁に必要となるときは、上記
の２つの機構を接続する方法を使用してきた。
大規模集積回路）を用いて実現され、ＶＬＳＩ浮動小数
点数演算機構の設計者は、特定の機能が占める空間の大
きさ、及び演算速度を最大にすることによる浮動小数点
数演算機構の性能の最適化も考慮しなければならないこ
とが多い。従来の浮動小数点数演算機構の設計では、乗
算と加算に別々のハードウェア機構を使用し、また乗加
算（Ａ×Ｂ＋Ｃ）演算が頻繁に必要となるときは、上記
の２つの機構を接続する方法を使用してきた。
高速乗算には、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ
ｏｎ Ｃｏｍｐｕｔｅｒｓ）ＥＣ−１３，１９６４年２
月、ｐｐ、１４〜１７に所載の、Ｃ，Ｓ、ウォーレス（
Ｗａｌｌａｃｅ）の論文「高速乗算機構に関する提言（
Ａ Ｓｕｇｇｅｓｔｉｏｎｆｏｒ ａ ｆａｓｔ ｍｕ
ｌｔｉｐｌｉｅｒ） ｊに示されているような高速加算
機構がその最終段階で必要である。
ｏｎ Ｃｏｍｐｕｔｅｒｓ）ＥＣ−１３，１９６４年２
月、ｐｐ、１４〜１７に所載の、Ｃ，Ｓ、ウォーレス（
Ｗａｌｌａｃｅ）の論文「高速乗算機構に関する提言（
Ａ Ｓｕｇｇｅｓｔｉｏｎｆｏｒ ａ ｆａｓｔ ｍｕ
ｌｔｉｐｌｉｅｒ） ｊに示されているような高速加算
機構がその最終段階で必要である。
高性能設計のためには、（Ａ×Ｂ＋Ｃ）を実行するハー
ドウェアは下記のものを必要とする。
ドウェアは下記のものを必要とする。
・２個の加算機構（乗算用に１個と加算用に１個）・２
個の丸め処理機構（乗算用に１個と加算用に１個） ・４個の入力ボート（乗算用に２個と加算用に２個） ・２個の出力ポート（乗算用に１個と加算用に１個） ・２個の命令（乗算用に１個と加算用に１個）本発明は
、乗法演算子と加法演算子を組み合わせることにより必
要な要素を減少させるものである。
個の丸め処理機構（乗算用に１個と加算用に１個） ・４個の入力ボート（乗算用に２個と加算用に２個） ・２個の出力ポート（乗算用に１個と加算用に１個） ・２個の命令（乗算用に１個と加算用に１個）本発明は
、乗法演算子と加法演算子を組み合わせることにより必
要な要素を減少させるものである。
Ｃ０発明が解決しようとする課題
したがって、本発明の目的は、Ａ Ｘ Ｂ ＋ Ｃ（Ａ
１Ｂ１Ｃは浮動小数点数）の演算を行なえる単一ハー
ドウェア構造を提供することである。
１Ｂ１Ｃは浮動小数点数）の演算を行なえる単一ハー
ドウェア構造を提供することである。
もう一つの目的は、入力からＡ×Ｂ＋Ｃ演算の結果まで
の遅延を最小にすることである。
の遅延を最小にすることである。
もう一つの目的は、１回の丸め演算を行なうことにより
、ＡｘＢ＋Ｃ演算の精度を上げることにある。
、ＡｘＢ＋Ｃ演算の精度を上げることにある。
もう一つの目的は、Ａ×Ｂ＋Ｃ演算を行なうのに１つの
機構だけで済ませることにより、必要なハードウェアを
減らすことである。
機構だけで済ませることにより、必要なハードウェアを
減らすことである。
もう一つの目的は、Ａ×Ｂ＋Ｃ演算用の３つの入力ボー
トと１つの出力ポートを備えた単一の機構を作成するこ
とにより、入力／出力ポートが少なくなった機構を提供
することである。
トと１つの出力ポートを備えた単一の機構を作成するこ
とにより、入力／出力ポートが少なくなった機構を提供
することである。
もう一つの目的は、ＡｘＢ＋Ｃ演算を表現するための３
つの入力オペランドと１つの出力オペランドを備えた機
構を作成することにより、命令要件が減少した機構を提
供することである。
つの入力オペランドと１つの出力オペランドを備えた機
構を作成することにより、命令要件が減少した機構を提
供することである。
９０課題を解決するための手段
本発明の目的及び特徴を説明する好ましいが例示的な実
施例によれば、Ａ×Ｂ十〇型の浮動小数点数演算を実行
するための新しい装置と方法が提供される。ＡとＢの乗
算を実行し、それと同時に加数Ｃを加算のために桁合せ
させる。
施例によれば、Ａ×Ｂ十〇型の浮動小数点数演算を実行
するための新しい装置と方法が提供される。ＡとＢの乗
算を実行し、それと同時に加数Ｃを加算のために桁合せ
させる。
結果Ａ×Ｂ＋Ｃ（ＡｌＢｌＣは浮動小数点数）を生成す
る単一の浮動小数点数演算機構が提供される。オペラン
ドＣは、乗算の開始段階と並行してシフトされる。結果
は、１回の加算と正規化によって生成され、ハードウェ
ア、遅延、及び丸めの誤差が減少する。
る単一の浮動小数点数演算機構が提供される。オペラン
ドＣは、乗算の開始段階と並行してシフトされる。結果
は、１回の加算と正規化によって生成され、ハードウェ
ア、遅延、及び丸めの誤差が減少する。
Ｅ、実施例
本発明は、ＡｘＢ十Ｃ型の高速かつ正確な浮動小数点数
算術演算を実行する装置を提供する。
算術演算を実行する装置を提供する。
浮動小数点数は、符号付き仮数に基数の整数べきをかけ
た形をとる。すなわち、１０進表記法では、数１０１．
３２は０．１０１３２Ｘ１０３と書かれ、３が指数、０
．１０１３２が仮数である。
た形をとる。すなわち、１０進表記法では、数１０１．
３２は０．１０１３２Ｘ１０３と書かれ、３が指数、０
．１０１３２が仮数である。
この例で、数の基数または基底は１０である。浮動小数
点数表記法は、またその他の基底を用いた数にも使用で
き、富速ディジタル・コンピュータの場合には、浮動小
数点数は２進表示である。したがって、１０１．０１１
の形の２進数は、０゜１０１０１１Ｘ２３の形の浮動小
数点数として書くことができ、その仮数は０．１０１０
１１、指数は３、基数または基底は１０であり、点は１
０進小数点でなく２進小数点と呼ばれる。もちろん、デ
ィジタル・コンピュータでは、指数３は２進数１１とな
る。
点数表記法は、またその他の基底を用いた数にも使用で
き、富速ディジタル・コンピュータの場合には、浮動小
数点数は２進表示である。したがって、１０１．０１１
の形の２進数は、０゜１０１０１１Ｘ２３の形の浮動小
数点数として書くことができ、その仮数は０．１０１０
１１、指数は３、基数または基底は１０であり、点は１
０進小数点でなく２進小数点と呼ばれる。もちろん、デ
ィジタル・コンピュータでは、指数３は２進数１１とな
る。
２進浮動小数点数の加算を行なう場合、加算を正しく行
なうには、両方の数を２進小数点に関して桁合せさせな
ければならないことが分かる。加算を実行する場合、加
え合わせる両方の数が同じ指数をもたなければならない
。その後は、仮数をそのまま加えることができる。
なうには、両方の数を２進小数点に関して桁合せさせな
ければならないことが分かる。加算を実行する場合、加
え合わせる両方の数が同じ指数をもたなければならない
。その後は、仮数をそのまま加えることができる。
乗算では、いくつかの既知の技法のどれかを使って仮数
を掛は合わせ、指数を加え合わせる。それぞれＭビット
幅及びＮビット幅の仮数を有するＡとＢを掛は合わせる
場合、結果の最大長がＭ＋Ｎであることは明らかである
。指数は両方の指数の加算によって生じる大きさになる
。また、Ａ Ｘ Ｂの結果に加えようとする数Ｃがこの
結果と同じ指数を持たない可能性が大きり、シたがって
Ａ×Ｂの結果と正しく桁合せされるように数Ｃをシフト
しなければならないことは明らかである。
を掛は合わせ、指数を加え合わせる。それぞれＭビット
幅及びＮビット幅の仮数を有するＡとＢを掛は合わせる
場合、結果の最大長がＭ＋Ｎであることは明らかである
。指数は両方の指数の加算によって生じる大きさになる
。また、Ａ Ｘ Ｂの結果に加えようとする数Ｃがこの
結果と同じ指数を持たない可能性が大きり、シたがって
Ａ×Ｂの結果と正しく桁合せされるように数Ｃをシフト
しなければならないことは明らかである。
本発明は、ＡｘＢ＋Ｃ型の演算を行なうものである。単
純な乗算Ａ×ＢはＣ＝Ｏとおくことによって実行でき、
Ａ＋Ｃという単純な加算はＢ（またはＡ）＝１とおくこ
とによって実行できるので、このような機構は、論理演
算機構（ＡＬＵ）の基礎として使用できることが理解で
きるはずである。
純な乗算Ａ×ＢはＣ＝Ｏとおくことによって実行でき、
Ａ＋Ｃという単純な加算はＢ（またはＡ）＝１とおくこ
とによって実行できるので、このような機構は、論理演
算機構（ＡＬＵ）の基礎として使用できることが理解で
きるはずである。
Ａ×Ｂ十〇 （ＡｌＢｌＣはｍビットの仮数とｅビット
の指数をもつ浮動小数点数）の演算を考える。本発明で
は、Ｃオペランドは、ＣオペランドをＡの指数十Ｂの指
数−Ｃの指数に等しいビット数だけシフトすることによ
り、ＡとＢの浮動小数点種と桁合せされる。本発明では
、この動作は、乗算で必要なビット生成・圧縮と並行し
て行なうことができる。部分乗数を使って、和がＡ×Ｂ
の結果に等しい２つの加数を得る。これらの加数、すな
わち部分積は、Ｃオペランドのシフトと並行して求めら
れる。
の指数をもつ浮動小数点数）の演算を考える。本発明で
は、Ｃオペランドは、ＣオペランドをＡの指数十Ｂの指
数−Ｃの指数に等しいビット数だけシフトすることによ
り、ＡとＢの浮動小数点種と桁合せされる。本発明では
、この動作は、乗算で必要なビット生成・圧縮と並行し
て行なうことができる。部分乗数を使って、和がＡ×Ｂ
の結果に等しい２つの加数を得る。これらの加数、すな
わち部分積は、Ｃオペランドのシフトと並行して求めら
れる。
部分積を、最終積を得るために加え合わさなければなら
ない２つの数に簡約するために、乗算に、少なくともｌ
ｏｇ（ｍ）（ただし、ｍは入力ワードのビット数）の時
間がかかることは周知である。
ない２つの数に簡約するために、乗算に、少なくともｌ
ｏｇ（ｍ）（ただし、ｍは入力ワードのビット数）の時
間がかかることは周知である。
この乗算時間中に０項をＡ×Ｂ演算の積と桁合せさせる
ことにより、加算は乗算にほとんど遅延を追加しない。
ことにより、加算は乗算にほとんど遅延を追加しない。
０項を桁合せし簡約した後、この２つの項の最終加算を
行なわなければならない。Ｃの指数がＡとＢの指数の和
より２ｍ＋１ビツト以上小さい場合は、Ｃの結果は、Ａ
とＢの乗算におけるどのビットよりも桁が低い。したが
って、Ｃのビットは、Ａ Ｘ Ｂの範囲から「シフトア
ウトされ」、積に使用されない。Ａ×Ｂ＋Ｃの演算で、
Ｃの指数がＡとＢの指数の和よりわずかな（ｍ未溝の）
値だけ大きい場合には、乗算の完成に必要な加算からオ
ーバーフローが生じる可能性がある。
行なわなければならない。Ｃの指数がＡとＢの指数の和
より２ｍ＋１ビツト以上小さい場合は、Ｃの結果は、Ａ
とＢの乗算におけるどのビットよりも桁が低い。したが
って、Ｃのビットは、Ａ Ｘ Ｂの範囲から「シフトア
ウトされ」、積に使用されない。Ａ×Ｂ＋Ｃの演算で、
Ｃの指数がＡとＢの指数の和よりわずかな（ｍ未溝の）
値だけ大きい場合には、乗算の完成に必要な加算からオ
ーバーフローが生じる可能性がある。
このオーバーフローは、繰上げのある場合に入力を増分
する加算機構として機能する増分機構中のＣシフト機構
のオーバーフロー範囲に加えなければならない。
する加算機構として機能する増分機構中のＣシフト機構
のオーバーフロー範囲に加えなければならない。
Ｃの指数がＡの指数とＢの指数の和よりもｍ＋１以上大
きい場合、乗加算演算の結果はＣである。
きい場合、乗加算演算の結果はＣである。
Ｃの指数がＡの指数とＢの指数の和よりも２ｍ＋１以上
小さい場合は、乗加算演算の結果はＣである。指数の差
が３ｍを越える場合は、結果はＣ（Ｃの指数の方が大き
い場合）またはＡ×Ｂとなる。したがって、（乗算に必
要な）２ｍビットの加算機構及び（オーバーフロー範囲
に必要な）ｍビットの増分機構を使って、最終結果を生
成しなければならない。次いで、先行ゼロを除去し、最
大の精度をあげるため、３ｍの結果を正規化し丸めなけ
ればならない。
小さい場合は、乗加算演算の結果はＣである。指数の差
が３ｍを越える場合は、結果はＣ（Ｃの指数の方が大き
い場合）またはＡ×Ｂとなる。したがって、（乗算に必
要な）２ｍビットの加算機構及び（オーバーフロー範囲
に必要な）ｍビットの増分機構を使って、最終結果を生
成しなければならない。次いで、先行ゼロを除去し、最
大の精度をあげるため、３ｍの結果を正規化し丸めなけ
ればならない。
次に、本発明の好ましい実施例の構成図を示す第１図を
参照する。指数演算機構１０は、３つの指数ＥＸＰ （
Ａ） 、ＥＸＰ （Ｂ） 、ＥＸＰ （Ｃ）を受は取る
。指数演算機構１０の主要機能は、ＥＸＰ （Ａ）＋Ｅ
ＸＰ （Ｂ）−ＥＸＰ （Ｃ）ｃｖ値を求めることであ
り、これは加算機構によって行なわれる。指数演算機構
１０は、符号付き数の処理などに関連する追加機能を有
する。本発明は、符号ビットを有する符号付き数を使用
することを意図するものである。ただし、０の符号ビッ
トは正数を示し、１の符号ビットは負数を示す。符号ビ
ットは、数の内部でのその使用が首尾一貫している限り
、様々な場所に置くことができる。最も普通のシステム
では、符号ビットは最上位ビットの位置を占める。
参照する。指数演算機構１０は、３つの指数ＥＸＰ （
Ａ） 、ＥＸＰ （Ｂ） 、ＥＸＰ （Ｃ）を受は取る
。指数演算機構１０の主要機能は、ＥＸＰ （Ａ）＋Ｅ
ＸＰ （Ｂ）−ＥＸＰ （Ｃ）ｃｖ値を求めることであ
り、これは加算機構によって行なわれる。指数演算機構
１０は、符号付き数の処理などに関連する追加機能を有
する。本発明は、符号ビットを有する符号付き数を使用
することを意図するものである。ただし、０の符号ビッ
トは正数を示し、１の符号ビットは負数を示す。符号ビ
ットは、数の内部でのその使用が首尾一貫している限り
、様々な場所に置くことができる。最も普通のシステム
では、符号ビットは最上位ビットの位置を占める。
符号付き数は、それ自体の補数形に変換すると、ディジ
タル回路で容易に処理できる。本発明では、ＡｌＢ、Ｃ
の符号が指数演算機構１０中で比較される。Ｃの符号が
Ａ×Ｂの結果と異なっていると比較機構１１で判定され
た場合、シフト機構１４の出力は（オーバーフローも含
めて）、補数化機構１５によって１の補数の形に補数化
される。補数化機構１５は、第２図に示すように構成す
ることができ、排他的ＯＲアゲ−４０及び４１を含んで
いる。当業者にとって明白なように、排他的ＯＲゲート
の数は、システム中で使用される２進数のビット数に依
存する。補数信号を端子１５Ａで受は取ったときは常に
、ＤＡＴＡ ＩＮが補数化され、ＤＡＴＡ ＯＵＴ
として供給される。
タル回路で容易に処理できる。本発明では、ＡｌＢ、Ｃ
の符号が指数演算機構１０中で比較される。Ｃの符号が
Ａ×Ｂの結果と異なっていると比較機構１１で判定され
た場合、シフト機構１４の出力は（オーバーフローも含
めて）、補数化機構１５によって１の補数の形に補数化
される。補数化機構１５は、第２図に示すように構成す
ることができ、排他的ＯＲアゲ−４０及び４１を含んで
いる。当業者にとって明白なように、排他的ＯＲゲート
の数は、システム中で使用される２進数のビット数に依
存する。補数信号を端子１５Ａで受は取ったときは常に
、ＤＡＴＡ ＩＮが補数化され、ＤＡＴＡ ＯＵＴ
として供給される。
それぞれＭＡＮ （Ａ）及びＭＡＮ （Ｂ）で表わされ
る、Ａ及びＢの仮数を部分乗算機構１２が受は取る。部
分乗算機構１２の動作についてはさらにあとで説明する
。部分乗算機構１２は、ＡとＢを掛は合わせるが、和が
Ａ×Ｂである２つの加数から構成される部分積だけを与
える。
る、Ａ及びＢの仮数を部分乗算機構１２が受は取る。部
分乗算機構１２の動作についてはさらにあとで説明する
。部分乗算機構１２は、ＡとＢを掛は合わせるが、和が
Ａ×Ｂである２つの加数から構成される部分積だけを与
える。
ＭＡＮ （Ｃ）で表わされるオペランドＣの仮数は、シ
フト機構１４に供給される。シフト機構１４は、通常の
シフト機構の方式で動作して、ＣをＥＸＰ （Ａ） 十
ＥＸＰ （Ｂ） −ＥＸＰ ＣＣ）の計算から求められ
る量だけ右ヘシフトする。この値がシフト機構１４の入
力側１４Ａに供給され、シフト機構がその入力ＭＡＮ
（Ｃ）を左ヘシフトする量を制御する。Ｃ５ｈｉｆｔｅ
ｄで表わされるＭＡＮ （Ｃ）のシフトされた出力が、
部分乗算機構１２からの部分積と共に、繰上げ／保管加
算機構１６に供給される。負のシフト演算（ＥＸＰ （
Ａ）＋ＥＸＰ （Ｂ） −ＥＸＰ （Ｃ））からのオー
バーフローがある場合は、左シフトが行なわれる。Ｃが
Ａ及びＢより桁が高い、すなわちＥＸＰ （Ｃ）＞ＥＸ
Ｐ （Ａ）＋ＥＸＰ （Ｂ） の、！：きは常ニ、オー
バーフローが生じることに留意されたい。
フト機構１４に供給される。シフト機構１４は、通常の
シフト機構の方式で動作して、ＣをＥＸＰ （Ａ） 十
ＥＸＰ （Ｂ） −ＥＸＰ ＣＣ）の計算から求められ
る量だけ右ヘシフトする。この値がシフト機構１４の入
力側１４Ａに供給され、シフト機構がその入力ＭＡＮ
（Ｃ）を左ヘシフトする量を制御する。Ｃ５ｈｉｆｔｅ
ｄで表わされるＭＡＮ （Ｃ）のシフトされた出力が、
部分乗算機構１２からの部分積と共に、繰上げ／保管加
算機構１６に供給される。負のシフト演算（ＥＸＰ （
Ａ）＋ＥＸＰ （Ｂ） −ＥＸＰ （Ｃ））からのオー
バーフローがある場合は、左シフトが行なわれる。Ｃが
Ａ及びＢより桁が高い、すなわちＥＸＰ （Ｃ）＞ＥＸ
Ｐ （Ａ）＋ＥＸＰ （Ｂ） の、！：きは常ニ、オー
バーフローが生じることに留意されたい。
繰上げ／保管加算機構１６は、３つの入力と２つの出力
をもつ、当技術分野で周知の通常の繰上げ／保管加算機
構である。２つの出力とは和及び繰上げ出力であり、そ
れぞれＳ及びＣで表わされる。
をもつ、当技術分野で周知の通常の繰上げ／保管加算機
構である。２つの出力とは和及び繰上げ出力であり、そ
れぞれＳ及びＣで表わされる。
繰上げ／保管加算機構１６のＣ出力及びＳ出力は全加算
機構１８に供給される。全加算機構１８は、繰上げ／保
管加算機構１６からのＣとＳの２つの結果を加え合わせ
る、当技術分野で周知の通常の加算機構である。全加算
機構１８はまた、キャリー・イン（下位からの繰上り）
を受は取るキャリー・イン（ＣＩ）入力ボート、及び加
法演算の結果実際にキャリー・アウト（上位への繰上げ
）が生じる場合にキャリー・アウトを出すキャリー・ア
ウト（Ｃｏ）出力ポートを備えている。
機構１８に供給される。全加算機構１８は、繰上げ／保
管加算機構１６からのＣとＳの２つの結果を加え合わせ
る、当技術分野で周知の通常の加算機構である。全加算
機構１８はまた、キャリー・イン（下位からの繰上り）
を受は取るキャリー・イン（ＣＩ）入力ボート、及び加
法演算の結果実際にキャリー・アウト（上位への繰上げ
）が生じる場合にキャリー・アウトを出すキャリー・ア
ウト（Ｃｏ）出力ポートを備えている。
比較機構１１からの信号も、リード線１７を介して増分
機構２０に１の補数符号として供給され、第１ビット位
置に置かれる。次いで、この信号は、増分機構２０によ
る増分の結果に応じて、最終的に補数化機構２２の端子
２２Ａに転送され、必要に応じて、補数化機構２２での
補数化をオンにしたりオフにしたりする。
機構２０に１の補数符号として供給され、第１ビット位
置に置かれる。次いで、この信号は、増分機構２０によ
る増分の結果に応じて、最終的に補数化機構２２の端子
２２Ａに転送され、必要に応じて、補数化機構２２での
補数化をオンにしたりオフにしたりする。
ＣＩは増分機構２０から受は取られる。増分機構２０は
シフト演算機構１４からオーバーフローを受は取る。増
分機構２０は、１つの入力をゼロに設定すると、加算機
構として機能する。すなわち、全加算機構１８からのＣ
Ｏがあり、このＣＯが加算機構２０のキャリー・イン（
ＣＩ）入力ボートに供給される場合に、シフト機構１４
からのオーバーフローを増分する働きをする。増分機構
２０での増分の結果がキャリー・アウト（ＣＯ）をもた
らす場合には、このＣＯが全加算機構１８の上記ＣＩ入
力ボートに供給される。増分された出力は２ＯＡに供給
される。
シフト演算機構１４からオーバーフローを受は取る。増
分機構２０は、１つの入力をゼロに設定すると、加算機
構として機能する。すなわち、全加算機構１８からのＣ
Ｏがあり、このＣＯが加算機構２０のキャリー・イン（
ＣＩ）入力ボートに供給される場合に、シフト機構１４
からのオーバーフローを増分する働きをする。増分機構
２０での増分の結果がキャリー・アウト（ＣＯ）をもた
らす場合には、このＣＯが全加算機構１８の上記ＣＩ入
力ボートに供給される。増分された出力は２ＯＡに供給
される。
補数化機構２２は、全加算機構１８と増分機構２０の出
力を受は取り、受は取った値を補数化する。これは、上
記のように符号付き数を処理するために必要である。
力を受は取り、受は取った値を補数化する。これは、上
記のように符号付き数を処理するために必要である。
正規化機構２４は、先行ゼロを除去し、結果の精度を最
大にする働きをする。正規化機構２４は、先行ゼロを認
識し、仮数をシフトして、それに応じて指数を増分また
は減分する働きをする回路なら、どれによっても実現で
きる。この演算を実行する特に高速の１つの回路は、１
９８８年１０月７日付けで出願され、本出願人に譲渡さ
れた、「先行０／１予測機構（Ｌｅａｄｉｎｇ Ｏ／Ｉ
Ａｎｔｉｃｉｐａｔｏｒ （ＬＺＡ） Ｊと題する関連
米国特許出願第２５５０８９号に記載されている。この
回路を用いると、結果を求める前に先行ゼロの決定が可
能となり、したがって遅延が追加されることはない。
大にする働きをする。正規化機構２４は、先行ゼロを認
識し、仮数をシフトして、それに応じて指数を増分また
は減分する働きをする回路なら、どれによっても実現で
きる。この演算を実行する特に高速の１つの回路は、１
９８８年１０月７日付けで出願され、本出願人に譲渡さ
れた、「先行０／１予測機構（Ｌｅａｄｉｎｇ Ｏ／Ｉ
Ａｎｔｉｃｉｐａｔｏｒ （ＬＺＡ） Ｊと題する関連
米国特許出願第２５５０８９号に記載されている。この
回路を用いると、結果を求める前に先行ゼロの決定が可
能となり、したがって遅延が追加されることはない。
乗法加法演算の桁数を必要な精度、多くは入力の原精度
に一致させるために丸めが必要である。
に一致させるために丸めが必要である。
従来技術では２回の丸め演算が必要であった。１つは乗
算の後、１つは加算の後で行なわれるものである。これ
ら２回の丸め演算で、精度が失われることがある。たと
えば、ｍ＝８を使うと、ａ ＝０．１１１１１１１０
ｘ ２０ｂ ＝ ０．１００００００１ Ｘ ２１ｃ
＝−０，１ｘ ２’の場合、 ａ Ｘ ｂ ＝０．１１１１１１１１１１１１１１０
Ｘ ２０（８桁で丸めると） ＝ ０．Ｉ Ｘ ２１ａ
Ｘ ｂ ＋ ｃ ＝０．Ｉ Ｘ ２’ −０，１Ｘ
２’＝ ０ １回の演算を行なう場合は、 乗算の全精度が加算を通じて保持されるので、ａｘｂ＋
ｃ＝−０，０００００００００００００１×２０＝ −
０，Ｉ Ｘ ２−１３ 組み合わせた乗算機構と加算機構の入力ボート及び出力
ポートの数は、３つの入力ボートと１つの出力ポート、
すなわち４ボートであることに留意されたい。これは、
乗算機構と加算機構がいずれも２つの入力ボートと１つ
の出力ポート、すなわち合計６つのボートを有する従来
技術よりも著しく少ない。したがって、４アドレス・フ
ィールドをもつ単一の命令が、組合せ乗算加算機構にア
ドレスすることができ、浮動小数点数演算用の命令の長
さが著しく減少する。
算の後、１つは加算の後で行なわれるものである。これ
ら２回の丸め演算で、精度が失われることがある。たと
えば、ｍ＝８を使うと、ａ ＝０．１１１１１１１０
ｘ ２０ｂ ＝ ０．１００００００１ Ｘ ２１ｃ
＝−０，１ｘ ２’の場合、 ａ Ｘ ｂ ＝０．１１１１１１１１１１１１１１０
Ｘ ２０（８桁で丸めると） ＝ ０．Ｉ Ｘ ２１ａ
Ｘ ｂ ＋ ｃ ＝０．Ｉ Ｘ ２’ −０，１Ｘ
２’＝ ０ １回の演算を行なう場合は、 乗算の全精度が加算を通じて保持されるので、ａｘｂ＋
ｃ＝−０，０００００００００００００１×２０＝ −
０，Ｉ Ｘ ２−１３ 組み合わせた乗算機構と加算機構の入力ボート及び出力
ポートの数は、３つの入力ボートと１つの出力ポート、
すなわち４ボートであることに留意されたい。これは、
乗算機構と加算機構がいずれも２つの入力ボートと１つ
の出力ポート、すなわち合計６つのボートを有する従来
技術よりも著しく少ない。したがって、４アドレス・フ
ィールドをもつ単一の命令が、組合せ乗算加算機構にア
ドレスすることができ、浮動小数点数演算用の命令の長
さが著しく減少する。
パイプライン式レジスタを、全加算機構１８と増分機構
２０の前に挿入すると好都合である。乗算と２つのオペ
ランドへの簡約の遅延は加算の遅延と同程度なので、パ
イプラインの各段が都合よくバランスがとれる。さらに
、ラッチしなければならないビット数は、大体４ｍ（乗
算）十ｍ（オーバーフロー）であり、したがってパイプ
ライン段の効率が上がる。
２０の前に挿入すると好都合である。乗算と２つのオペ
ランドへの簡約の遅延は加算の遅延と同程度なので、パ
イプラインの各段が都合よくバランスがとれる。さらに
、ラッチしなければならないビット数は、大体４ｍ（乗
算）十ｍ（オーバーフロー）であり、したがってパイプ
ライン段の効率が上がる。
部分乗算機構１２として使用できる一部の乗算ツリーは
、Ｃ５ｈｉｆｔｅｄを遅延なしに乗算に挿入できるよう
にする追加入力を有する（第６図）。
、Ｃ５ｈｉｆｔｅｄを遅延なしに乗算に挿入できるよう
にする追加入力を有する（第６図）。
ただし、最悪の場合のペナルティは、繰上げ／保管加算
機構からのもので、サイクル・タイム中の＝１７ わずか数パーセントである。このため、乗算を加算と組
み合わせても、乗算の速度にわずかな影響しか及ばない
。
機構からのもので、サイクル・タイム中の＝１７ わずか数パーセントである。このため、乗算を加算と組
み合わせても、乗算の速度にわずかな影響しか及ばない
。
部分乗算機構１４は、上記のように、互いに加え合わせ
ると所望の結果に等しくなる２つの部分積をもたらす。
ると所望の結果に等しくなる２つの部分積をもたらす。
このような乗算機構を構成する方法は多数あるが、本発
明の好ましい実施例では、ウオーレス・ツリーと呼ばれ
ている構造を使って、かなり速い演算を実現する。
明の好ましい実施例では、ウオーレス・ツリーと呼ばれ
ている構造を使って、かなり速い演算を実現する。
ウオーレス・ツリーの動作を理解するには、まず、第３
図に示すようなアレイ・マルチプレクサの動作を理解す
るのが有用である。説明の都合上、２個の４ビツト数を
掛は合わせるのに適合した４ビツトのアレイ乗算機構を
示す。本発明のほとんどの実施例では、ずっと多数のビ
ットに作用することになる。この説明では、第３図の乗
算機構は、数Ａ ｔ Ａ ２ Ａ ３Ａ ４とＢ １Ｂ
２ Ｂ ３Ｂ ４を掛は合わせる場合について示す。
図に示すようなアレイ・マルチプレクサの動作を理解す
るのが有用である。説明の都合上、２個の４ビツト数を
掛は合わせるのに適合した４ビツトのアレイ乗算機構を
示す。本発明のほとんどの実施例では、ずっと多数のビ
ットに作用することになる。この説明では、第３図の乗
算機構は、数Ａ ｔ Ａ ２ Ａ ３Ａ ４とＢ １Ｂ
２ Ｂ ３Ｂ ４を掛は合わせる場合について示す。
ただし、Ａｉ及びＢｉは、それぞれ４ビツト数Ａ及びＢ
の各ビットを表わす。
の各ビットを表わす。
第３図の乗算機構は、複数のセル、５０〜５３、７０〜
７３．９０〜９１．１１０〜１１３から構成されている
。これらの各セルは、それぞれＡＮＤゲー ト ５４〜
５７ 、 ７４〜７７ 、 ９４〜９７．１１０〜１１
７を含む。各ＡＮＤゲートの入力は、それぞれ、掛は合
わそうとする特定のＡｉとＢｉに結合され、ＡＮＤゲー
トは基本的には単一ビット乗算を行なう。このことは、
１だけ及びＯだけが掛は合わされ、その乗算の結果も１
または０にしかならないことを考慮すると、直観的に明
らかになる。ＡＮＤゲートはこの機能を提供する。
７３．９０〜９１．１１０〜１１３から構成されている
。これらの各セルは、それぞれＡＮＤゲー ト ５４〜
５７ 、 ７４〜７７ 、 ９４〜９７．１１０〜１１
７を含む。各ＡＮＤゲートの入力は、それぞれ、掛は合
わそうとする特定のＡｉとＢｉに結合され、ＡＮＤゲー
トは基本的には単一ビット乗算を行なう。このことは、
１だけ及びＯだけが掛は合わされ、その乗算の結果も１
または０にしかならないことを考慮すると、直観的に明
らかになる。ＡＮＤゲートはこの機能を提供する。
各ビットは個別に乗じることができるが、個々の乗算の
結果を加え合わせることも必要である。
結果を加え合わせることも必要である。
各セルはまた、全加算機構６０〜６３．８０〜８３．１
００〜１０３．１２０〜１２３を含む。これらの全加算
機構は３つの入力ポートを有する。
００〜１０３．１２０〜１２３を含む。これらの全加算
機構は３つの入力ポートを有する。
このうち２つの入力ポートは加え合わせようとするビッ
ト、すなわち多ビツト加算機構における前の加算機構か
らのキャリー・インと次の加算機構のキャリー・インに
向かうキャリー・アウトを受は取るためのものである。
ト、すなわち多ビツト加算機構における前の加算機構か
らのキャリー・インと次の加算機構のキャリー・インに
向かうキャリー・アウトを受は取るためのものである。
全加算機構６０〜６３はアレイ中の第１グループなので
、その入力の１つは、それぞれ０に設定されている。ま
た、アレイ中の各行の最上位セルのキャリー・アウトは
、その下のセルの入力ポートに送られる。この型式の構
造は、ある数の各桁に乗数の１桁を掛けるという人間が
筆算で行なうのと同じ型式の加算を実行する。乗数中の
後続の数の結果は、それぞれ１０進法で１桁ずつ右にシ
フトされ、次いでシフトされた結果が加えられる。する
と出力１３０〜１３７が最終結果を有することになる。
、その入力の１つは、それぞれ０に設定されている。ま
た、アレイ中の各行の最上位セルのキャリー・アウトは
、その下のセルの入力ポートに送られる。この型式の構
造は、ある数の各桁に乗数の１桁を掛けるという人間が
筆算で行なうのと同じ型式の加算を実行する。乗数中の
後続の数の結果は、それぞれ１０進法で１桁ずつ右にシ
フトされ、次いでシフトされた結果が加えられる。する
と出力１３０〜１３７が最終結果を有することになる。
このような乗算機構は、数が長い径路をたどるため、速
度が遅い。たとえば、セル５３からのキャリー・アウト
は、最終結果に達する前に、８個のセル（５３，５２，
７３，７２，９３，９２，１１３，１１２）を通過しな
ければならない。しかし、同様な方式に基づくはるかに
速い乗算機構を作成することができる。
度が遅い。たとえば、セル５３からのキャリー・アウト
は、最終結果に達する前に、８個のセル（５３，５２，
７３，７２，９３，９２，１１３，１１２）を通過しな
ければならない。しかし、同様な方式に基づくはるかに
速い乗算機構を作成することができる。
速い乗算機構の１つを第４図に示す。この乗算機構は、
キャリー・アウトがすぐ下の左斜め下のセルのキャリー
・インに供給される意思外は、第３図に示したものとよ
く似ている。当業者なら理解できるように、このような
構造が許されるのは、依然としてキャリー・アウトが第
３図の乗算機構の場合と同じ重みをもつ列に加えられて
いるためである。加算機構６０〜６３は、もはやその隣
接する加算機構からキャリー・インを受は取らないので
、それらのキャリー・インは０に設定される。
キャリー・アウトがすぐ下の左斜め下のセルのキャリー
・インに供給される意思外は、第３図に示したものとよ
く似ている。当業者なら理解できるように、このような
構造が許されるのは、依然としてキャリー・アウトが第
３図の乗算機構の場合と同じ重みをもつ列に加えられて
いるためである。加算機構６０〜６３は、もはやその隣
接する加算機構からキャリー・インを受は取らないので
、それらのキャリー・インは０に設定される。
この乗算機構は、繰上げが同じ長さの経路を横切らなく
てよいので、より速くなるのは明白である。
てよいので、より速くなるのは明白である。
たとえば、６３からのキャリー・アウトは、４個の加算
機構、８３．８３．１０３．１２３を通過するだけでよ
い。この構造がもっと思われる２つの欠点は、この構造
が最終結果でなく２つの部分積を生成することと、より
多くの配線を使用することである。しかし、この２つの
部分積は、１６などの繰上げ／保管加算機構によって最
終結果に導くことができる。
機構、８３．８３．１０３．１２３を通過するだけでよ
い。この構造がもっと思われる２つの欠点は、この構造
が最終結果でなく２つの部分積を生成することと、より
多くの配線を使用することである。しかし、この２つの
部分積は、１６などの繰上げ／保管加算機構によって最
終結果に導くことができる。
出力の各リードは部分積を含むが、たとえば、いくつか
のリード対、すなわち１４１と１４２．１４３と１４４
．１４５と１４６は同じ重みをも＝２１ ち、全加算機構によって加え合わされる。その他のリー
ド、すなわち１４０．１４８．１４９．１５０も部分積
を含むが、これらのビット位置での部分積はこの構造に
よって解決ずみである。それらの部分積は、そのままで
使用できるが、全加算機構に供給する場合には、全加算
機構の入力の１つをゼロに設定する必要がある。この構
造は第３図に示したものよりもかなり高速であるが、さ
らに改良を加えることが可能である。
のリード対、すなわち１４１と１４２．１４３と１４４
．１４５と１４６は同じ重みをも＝２１ ち、全加算機構によって加え合わされる。その他のリー
ド、すなわち１４０．１４８．１４９．１５０も部分積
を含むが、これらのビット位置での部分積はこの構造に
よって解決ずみである。それらの部分積は、そのままで
使用できるが、全加算機構に供給する場合には、全加算
機構の入力の１つをゼロに設定する必要がある。この構
造は第３図に示したものよりもかなり高速であるが、さ
らに改良を加えることが可能である。
第５図は、さらに高速の乗算機構を示す。第５図の乗算
機構では、全加算機構のキャリー・アウトが単にその斜
め下の加算機構にジャンプするのではなく、２行下に（
やはり、その直ぐ左隣りの列に）ジャンプする。この構
造は、中間結果が通過する距離がさらに短いので、より
高速である。
機構では、全加算機構のキャリー・アウトが単にその斜
め下の加算機構にジャンプするのではなく、２行下に（
やはり、その直ぐ左隣りの列に）ジャンプする。この構
造は、中間結果が通過する距離がさらに短いので、より
高速である。
出力１６Ｌ １６２．１６３及び１６４、ＩＥ３５．１
６６及び１６７．１６８．１６９は、それぞれ、同じ重
みをもち、繰上げ／保管加算機構によって加え合わされ
て、２つの出力をもたらす。リード１７０．１７１、及
び１７２．１７３及び１７４、１７６も、同じ重みを有
する。リード１６０及び１７６は、既に１ビツトになっ
ており、したがって、加算機構を追加する必要はない。
６６及び１６７．１６８．１６９は、それぞれ、同じ重
みをもち、繰上げ／保管加算機構によって加え合わされ
て、２つの出力をもたらす。リード１７０．１７１、及
び１７２．１７３及び１７４、１７６も、同じ重みを有
する。リード１６０及び１７６は、既に１ビツトになっ
ており、したがって、加算機構を追加する必要はない。
第６図は、Ｊ、Ｌ、ベーア（Ｂａｅｒ ）の著書「コン
ピュータ・システム・アーキテクチャ（Ｃｏｍｐｕｔｅ
ｒ Ｓｙｓｔｅｍ Ａｒｃｈｉｔｅｃｔｕｒｅ） Ｊ
（メリーランド州ロックヴイルＮ Ｃｏｍｐｕｔｅｒ
５ｃｉｅｎｃｅ Ｐｒｅｓｓ）１９８０年刊）のＩ）
Ｉ）、１０８〜１１０に記載されている、ウオーレス・
ツリーの構成を示す。ウオーレス・ツリーは、基本的に
、第５図の構成の拡張である。再び第５図を参照すると
、６３などの加算機構は、その入力のうちの２つにＯが
加えられるだけなので、もはや不必要であることが理解
される。多くの行がスキップされる状況では、第６図に
示すようなウオーレス・ツリーが得られる。第６図のＡ
ＮＤゲート２００〜２１１は、第５図のＡＮＤゲート５
０．７１．９２．１１３に対応する。説明の便宜上、第
６図は１２ビット乗算方式を示し、第５図は単に４ビツ
ト乗算機構である。重要なことであるが、入力２４９は
、２２０１２２２．２２４．２２６への入力よりも３個
の繰上げ／保管加算機構の遅延分だけ遅れることが必要
である。この入力は、シフト機構が十分に高速であると
仮定すると、シフト機構１４及び補数化機構１５からの
Ｃ５ｈｉｆｔｅｄでよく、繰上げ保管の遅延が追加され
ずに、乗算加算を行なうことができる。
ピュータ・システム・アーキテクチャ（Ｃｏｍｐｕｔｅ
ｒ Ｓｙｓｔｅｍ Ａｒｃｈｉｔｅｃｔｕｒｅ） Ｊ
（メリーランド州ロックヴイルＮ Ｃｏｍｐｕｔｅｒ
５ｃｉｅｎｃｅ Ｐｒｅｓｓ）１９８０年刊）のＩ）
Ｉ）、１０８〜１１０に記載されている、ウオーレス・
ツリーの構成を示す。ウオーレス・ツリーは、基本的に
、第５図の構成の拡張である。再び第５図を参照すると
、６３などの加算機構は、その入力のうちの２つにＯが
加えられるだけなので、もはや不必要であることが理解
される。多くの行がスキップされる状況では、第６図に
示すようなウオーレス・ツリーが得られる。第６図のＡ
ＮＤゲート２００〜２１１は、第５図のＡＮＤゲート５
０．７１．９２．１１３に対応する。説明の便宜上、第
６図は１２ビット乗算方式を示し、第５図は単に４ビツ
ト乗算機構である。重要なことであるが、入力２４９は
、２２０１２２２．２２４．２２６への入力よりも３個
の繰上げ／保管加算機構の遅延分だけ遅れることが必要
である。この入力は、シフト機構が十分に高速であると
仮定すると、シフト機構１４及び補数化機構１５からの
Ｃ５ｈｉｆｔｅｄでよく、繰上げ保管の遅延が追加され
ずに、乗算加算を行なうことができる。
乗算用配線の複雑さを最小限にするため、繰上げ／保管
加算機構よりも強力な構造を用いて、ウオーレス・ツリ
ーをさらに拡張することができる。
加算機構よりも強力な構造を用いて、ウオーレス・ツリ
ーをさらに拡張することができる。
繰上げ／保管加算機構は、重みが２０の３つの入力、及
び重みが２１の１つの出力と重みが２０の１つの出力の
２つの出力を有する３／２加算機構（３，２）である。
び重みが２１の１つの出力と重みが２０の１つの出力の
２つの出力を有する３／２加算機構（３，２）である。
これは、５つの入力／出力接続を有し、入力より出力が
１つ少ない。７／３加算機構（７，３）は、重みが２０
の７つの入力、及びそれぞれ重みが２０ ２１ ２２で
ある３つの出力を有する。この加算機構では出力が入力
よりも４つ少ないので、繰上げ／保管加算機構と同じ機
能を実行するのに１７４の（７，３）加算機構しか必要
でない。入力と出力の合計数は１０、すなわち繰上げ／
保管加算機構の場合の２倍なので、（７，３）加算機構
への接続の合計数は、繰上げ／保管加算機構に必要な接
続の１／２である。第７Ａ図は繰上げ保管（３，２）加
算機構２６０の入出力表現を示し、第７Ｂ図は（７，３
）加算機構２７０のそれと同等の入出力表現を示す。
１つ少ない。７／３加算機構（７，３）は、重みが２０
の７つの入力、及びそれぞれ重みが２０ ２１ ２２で
ある３つの出力を有する。この加算機構では出力が入力
よりも４つ少ないので、繰上げ／保管加算機構と同じ機
能を実行するのに１７４の（７，３）加算機構しか必要
でない。入力と出力の合計数は１０、すなわち繰上げ／
保管加算機構の場合の２倍なので、（７，３）加算機構
への接続の合計数は、繰上げ／保管加算機構に必要な接
続の１／２である。第７Ａ図は繰上げ保管（３，２）加
算機構２６０の入出力表現を示し、第７Ｂ図は（７，３
）加算機構２７０のそれと同等の入出力表現を示す。
第８図は、Ｃ５ｈｉｆｔｅｄ を入力３２０に加え、シ
フト及び補数化動作に対して２つの（７，３）加算機構
遅延を見込んである、２８ビット乗算ツリーの好ましい
実施例を示す。この乗算ツリーは、上記のウオーレス・
ツリーと類似しており、７／３加算機構３００〜３０６
を使用するように拡張されている。入力３２０は、第６
図のウオーレス・ツリーの入力２４９に対応し、補数化
機構からＣ５ｈｉｆｔｅｄを受は取る。第６図の場合と
同様に、ＡＮＤゲート２９０〜２９６が、乗算を行なう
。ＡＮＤゲートの構成が、７／３加算機構３０１．３０
２．３０３それぞれの入力で反復される。上記のベーア
の著書「コンピュータ・システム・アーキテクチャ」の
ｐｐ、１０８〜１１０に述べられているようなブース・
コード化を、ＡＮＤゲート２９０〜２９６の場所で使用
して、入力数を２８×２まで増加させることができる。
フト及び補数化動作に対して２つの（７，３）加算機構
遅延を見込んである、２８ビット乗算ツリーの好ましい
実施例を示す。この乗算ツリーは、上記のウオーレス・
ツリーと類似しており、７／３加算機構３００〜３０６
を使用するように拡張されている。入力３２０は、第６
図のウオーレス・ツリーの入力２４９に対応し、補数化
機構からＣ５ｈｉｆｔｅｄを受は取る。第６図の場合と
同様に、ＡＮＤゲート２９０〜２９６が、乗算を行なう
。ＡＮＤゲートの構成が、７／３加算機構３０１．３０
２．３０３それぞれの入力で反復される。上記のベーア
の著書「コンピュータ・システム・アーキテクチャ」の
ｐｐ、１０８〜１１０に述べられているようなブース・
コード化を、ＡＮＤゲート２９０〜２９６の場所で使用
して、入力数を２８×２まで増加させることができる。
Ｆ０発明の効果
本発明によれば、ＡｘＢ＋Ｃ型の浮動小数点演算を実行
するに際しての、必要なハードウェア、遅延、及び丸め
誤差が減少するという優れた効果が得られる。
するに際しての、必要なハードウェア、遅延、及び丸め
誤差が減少するという優れた効果が得られる。
第１図は、本発明の構成図である。
第２図は、本発明で用いる補数化機構の説明図である。
第３図、第４図、及び第５図は、本発明を説明するのに
有用なアレイ乗算機構の説明図である。 第６図は、本発明で部分乗算機構として使用されるウオ
ーレス・ツリーの説明図である。 第７Ａ図は、本発明の部分乗算機構で使用され、（３，
２）加算機構と記載される、繰上げ／保管加算機構の説
明図である。 第７Ｂ図は、（７，３）加算機構の説明図である。 第８図は、本発明で部分乗算機構に使用される（７．３
）加算機構の概略図である。
有用なアレイ乗算機構の説明図である。 第６図は、本発明で部分乗算機構として使用されるウオ
ーレス・ツリーの説明図である。 第７Ａ図は、本発明の部分乗算機構で使用され、（３，
２）加算機構と記載される、繰上げ／保管加算機構の説
明図である。 第７Ｂ図は、（７，３）加算機構の説明図である。 第８図は、本発明で部分乗算機構に使用される（７．３
）加算機構の概略図である。
Claims (1)
- 【特許請求の範囲】 Ａ×Ｂを乗算して第１部分結果を生成する手段、Ｃを上
記第１部分結果と桁合せする手段、 上記第１部分結果と上記の桁合せされたＣを加え合わせ
る手段、 上記Ｃオペランドが上記第１部分結果同士の和よりも桁
が高い場合に、上記Ｃオペランドを増分する手段、及び 上記結果を正規化する手段 を含み、 上記乗算がＣオペランドの上記の桁合せと並行して実行
される、 浮動小数点数演算（Ａ×Ｂ＋Ｃ）を実行するための装置
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| JPH0727456B2 JPH0727456B2 (ja) | 1995-03-29 |
Family
ID=23144509
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