JP3033212B2 - 乗算器 - Google Patents
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- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Description
【０００１】
【産業上の利用分野】本発明は、乗算器に係り、特に累
積乗算Ａ＝Ａ±Ｘ×Ｙ（Ａ、Ｘ及びＹは２の補数表現デ
ータ）を演算する乗算器に関する。
積乗算Ａ＝Ａ±Ｘ×Ｙ（Ａ、Ｘ及びＹは２の補数表現デ
ータ）を演算する乗算器に関する。
【０００２】
【従来の技術】図５は従来の累積乗算を演算する乗算器
の構成を示す。
の構成を示す。
【０００３】従来、累積演算Ａ＝Ａ±Ｘ×Ｙ（Ａ、Ｘ及
びＹは２の補数表現データ）を行う場合には、次のよう
にして行っていた。まず、被乗数Ｘ５２と乗数Ｙ５１と
の乗算Ｐ＝Ｘ×Ｙの実行は、乗数Ｙ５１が与えられたブ
ースのデコーダ５３の出力信号が入力される部分積生成
回路５４において部分積を生成し、その部分積を部分積
加算回路５５において加算することによって行う。次に
算術回路５８を用いてＡ±Ｐを行うために、前記乗算結
果の符号反転データ生成回路５６を用いてＰの符号反転
のデータＰ′を求め、Ａ−Ｐの場合は信号選択回路５７
においてＰ′を選択してＡ＋Ｐ′を行い、Ａ＋Ｐの場合
は信号選択回路５７においてＰを選択してＡ＋Ｐを行
う。
びＹは２の補数表現データ）を行う場合には、次のよう
にして行っていた。まず、被乗数Ｘ５２と乗数Ｙ５１と
の乗算Ｐ＝Ｘ×Ｙの実行は、乗数Ｙ５１が与えられたブ
ースのデコーダ５３の出力信号が入力される部分積生成
回路５４において部分積を生成し、その部分積を部分積
加算回路５５において加算することによって行う。次に
算術回路５８を用いてＡ±Ｐを行うために、前記乗算結
果の符号反転データ生成回路５６を用いてＰの符号反転
のデータＰ′を求め、Ａ−Ｐの場合は信号選択回路５７
においてＰ′を選択してＡ＋Ｐ′を行い、Ａ＋Ｐの場合
は信号選択回路５７においてＰを選択してＡ＋Ｐを行
う。
【０００４】
【発明が解決しようとする課題】上述した従来の構成に
よる乗算器では、Ａ＝Ａ−Ｘ×Ｙの演算を行う場合、Ｘ
とＹの乗算結果の符号を反転して符号反転データを生成
する回路が必要である。従って、ハードウェアの規模が
大きくなり演算スピードが遅くなるという問題点があっ
た。
よる乗算器では、Ａ＝Ａ−Ｘ×Ｙの演算を行う場合、Ｘ
とＹの乗算結果の符号を反転して符号反転データを生成
する回路が必要である。従って、ハードウェアの規模が
大きくなり演算スピードが遅くなるという問題点があっ
た。
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、ＸとＹの乗算結果の符号を反転して符号反
転データを生成する回路を不要とし、構成簡単で且つ演
算を高速化し得る乗算器を提供することを目的とする。
のであって、ＸとＹの乗算結果の符号を反転して符号反
転データを生成する回路を不要とし、構成簡単で且つ演
算を高速化し得る乗算器を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る乗算器は、
ブースのアルゴリズムを用いた乗算器において、第１の
入力として乗数Ｙが与えられ、第２の入力として第１の
乗算Ｘ×Ｙ（Ｘは被乗数）及び第２の乗算（−Ｘ×Ｙ）
のいずれかを選択するモード信号が与えられ、下記表に
示す入出力関係を満たす信号を出力する２次のブースデ
コーダと、前記被乗数Ｘと前記デコーダから出力された
信号“２ｘ”、“ｘ”、“zero”、“plus”及び“minu
s”とを入力し、前記選択信号“plus”及び“minus”に
従って第１の部分積“Ｘ×Ｙ”及び第２の部分積“−Ｘ
×Ｙ”のいずれかを生成する部分積分生成回路と、前記
部分積生成回路の出力が入力される部分積加算回路と、
所定値“Ａ”を保持する出力レジスタと、前記部分積加
算回路の出力及び前記所定値“Ａ”を入力し、加算して
累積乗算Ａ＝Ａ＋Ｘ×Ｙ及びＡ＝Ａ−Ｘ×Ｙのいずれか
を前記出力レジスタに書き込む算術回路と、を有し、前
記ブースデコーダは、第１の入力端が第１のトランスフ
ァゲートを介して前記入力信号ｙ2j-1を入力すると共
に、第２のトランスファゲート及び第１のインバータを
介して同一の入力信号ｙ2j-1を入力し、第２の入力端が
第３のトランスファゲートを介して前記入力信号ｙ2jを
入力すると共に、第４のトランスファゲート及び第２の
インバータを介して同一の入力信号ｙ2jを入力する第１
のＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力が入力
され、前記出力信号“２ｘ”を出力する第３のインバー
タと、前記第３のインバータの出力が入力され、前記出
力信号“ｘ”を出力する第４のインバータと、前記第１
のＮＡＮＤゲートの前記第１及び第２の入力端に夫々接
続された１対の入力端を有するＮＯＲゲートと、前記Ｎ
ＯＲゲートの出力が入力される第５のインバータと、前
記第５のインバータの出力が入力され前記出力信号“ze
ro”を出力する第６のインバータと、第１の入力端に前
記第５のインバータの出力が入力され、第２の入力端に
第５のトランスファゲートを介して前記入力信号ｙ2j+1
が入力されると共に、トライステートインバータを介し
て同一の入力信号ｙ2j+1が入力される第２のＮＡＮＤゲ
ートと、前記第２のＮＡＮＤゲートの出力が入力され、
前記出力信号“minus”を出力する第７のインバータ
と、前記第７のインバータの出力が入力され、前記出力
信号“plus”を出力する第８のインバータと、を有し、
前記第１乃至第４のトランスファゲートは、前記入力信
号ｙ2j+1により、前記入力信号ｙ2j+1が論理値“１”で
あるときは前記第１及び第３のトランスファゲートが信
号ブロッキング条件になり、前記第２及び第４のトラン
スファゲートが信号伝搬条件になるように制御され、前
記第５のトランスファゲート及び前記トライステートイ
ンバータは、前記mode信号により、前記mode信号が論理
値“０”であるときは前記第５のトランスファゲートが
信号伝搬条件になり、前記トライステートインバータが
ハイインピーダンス条件になるように制御され、前記mo
de信号が論理値“１”であるときは前記第５のトランス
ファゲートが信号ブロッキング条件になり、前記トライ
ステートインバータは、インバータとして機能するよう
に制御されるものであることを特徴とする。 表 但し、前記入力値ｙ2j-1、ｙ2j及びｙ2j+1は乗数Ｙの連
続する３ビットを表し、mode信号は乗算Ｘ×Ｙのときは
１、乗算（−Ｘ×Ｙ）のときは０を表し、plus及びminu
sは前記２ｘ及びｘにより選択された出力の符号を示
す。
ブースのアルゴリズムを用いた乗算器において、第１の
入力として乗数Ｙが与えられ、第２の入力として第１の
乗算Ｘ×Ｙ（Ｘは被乗数）及び第２の乗算（−Ｘ×Ｙ）
のいずれかを選択するモード信号が与えられ、下記表に
示す入出力関係を満たす信号を出力する２次のブースデ
コーダと、前記被乗数Ｘと前記デコーダから出力された
信号“２ｘ”、“ｘ”、“zero”、“plus”及び“minu
s”とを入力し、前記選択信号“plus”及び“minus”に
従って第１の部分積“Ｘ×Ｙ”及び第２の部分積“−Ｘ
×Ｙ”のいずれかを生成する部分積分生成回路と、前記
部分積生成回路の出力が入力される部分積加算回路と、
所定値“Ａ”を保持する出力レジスタと、前記部分積加
算回路の出力及び前記所定値“Ａ”を入力し、加算して
累積乗算Ａ＝Ａ＋Ｘ×Ｙ及びＡ＝Ａ−Ｘ×Ｙのいずれか
を前記出力レジスタに書き込む算術回路と、を有し、前
記ブースデコーダは、第１の入力端が第１のトランスフ
ァゲートを介して前記入力信号ｙ2j-1を入力すると共
に、第２のトランスファゲート及び第１のインバータを
介して同一の入力信号ｙ2j-1を入力し、第２の入力端が
第３のトランスファゲートを介して前記入力信号ｙ2jを
入力すると共に、第４のトランスファゲート及び第２の
インバータを介して同一の入力信号ｙ2jを入力する第１
のＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力が入力
され、前記出力信号“２ｘ”を出力する第３のインバー
タと、前記第３のインバータの出力が入力され、前記出
力信号“ｘ”を出力する第４のインバータと、前記第１
のＮＡＮＤゲートの前記第１及び第２の入力端に夫々接
続された１対の入力端を有するＮＯＲゲートと、前記Ｎ
ＯＲゲートの出力が入力される第５のインバータと、前
記第５のインバータの出力が入力され前記出力信号“ze
ro”を出力する第６のインバータと、第１の入力端に前
記第５のインバータの出力が入力され、第２の入力端に
第５のトランスファゲートを介して前記入力信号ｙ2j+1
が入力されると共に、トライステートインバータを介し
て同一の入力信号ｙ2j+1が入力される第２のＮＡＮＤゲ
ートと、前記第２のＮＡＮＤゲートの出力が入力され、
前記出力信号“minus”を出力する第７のインバータ
と、前記第７のインバータの出力が入力され、前記出力
信号“plus”を出力する第８のインバータと、を有し、
前記第１乃至第４のトランスファゲートは、前記入力信
号ｙ2j+1により、前記入力信号ｙ2j+1が論理値“１”で
あるときは前記第１及び第３のトランスファゲートが信
号ブロッキング条件になり、前記第２及び第４のトラン
スファゲートが信号伝搬条件になるように制御され、前
記第５のトランスファゲート及び前記トライステートイ
ンバータは、前記mode信号により、前記mode信号が論理
値“０”であるときは前記第５のトランスファゲートが
信号伝搬条件になり、前記トライステートインバータが
ハイインピーダンス条件になるように制御され、前記mo
de信号が論理値“１”であるときは前記第５のトランス
ファゲートが信号ブロッキング条件になり、前記トライ
ステートインバータは、インバータとして機能するよう
に制御されるものであることを特徴とする。 表 但し、前記入力値ｙ2j-1、ｙ2j及びｙ2j+1は乗数Ｙの連
続する３ビットを表し、mode信号は乗算Ｘ×Ｙのときは
１、乗算（−Ｘ×Ｙ）のときは０を表し、plus及びminu
sは前記２ｘ及びｘにより選択された出力の符号を示
す。
【０００７】
【作用】本発明の乗算器においては、Ａ＝Ａ＋Ｘ×Ｙか
Ａ＝Ａ−Ｘ×Ｙかを選択するモード信号を乗数Ｙと共に
ブースのデコーダに入力し、前記モード信号を乗数Ｙの
選択信号としてデコードを行うため、符号反転データを
生成する回路が不要である。
Ａ＝Ａ−Ｘ×Ｙかを選択するモード信号を乗数Ｙと共に
ブースのデコーダに入力し、前記モード信号を乗数Ｙの
選択信号としてデコードを行うため、符号反転データを
生成する回路が不要である。
【０００８】
【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。
例について説明する。
【０００９】図１は本発明の第１の実施例に係る乗算器
の構成を示し、図２はその要部の構成を詳細に示す。
の構成を示し、図２はその要部の構成を詳細に示す。
【００１０】図１及び図２に示す乗算器は、２次のブー
スのデコーダ１３、部分積生成回路１４、部分積加算回
路１５、算術回路１６及び出力レジスタ１７を有する。
スのデコーダ１３、部分積生成回路１４、部分積加算回
路１５、算術回路１６及び出力レジスタ１７を有する。
【００１１】２の補数同士の乗算を行う場合、乗数Ｙ１
１は数式１に示す２次のブースのアルゴリズムの式を用
いて、数式２であらわされる。
１は数式１に示す２次のブースのアルゴリズムの式を用
いて、数式２であらわされる。
【００１２】
【数１】Ｅj ＝−２ｙ2j+1＋ｙ2j＋ｙ2j-1
【００１３】
【数２】 ここで、Ｐ＝Ｘ×Ｙ、Ｐ′＝−Ｘ×ＹとするとＰ及び
Ｐ′は、夫々数式３及び数式４であらわされる。
Ｐ′は、夫々数式３及び数式４であらわされる。
【００１４】
【数３】
【００１５】
【数４】 従って、Ｐを求めるときは２次のブースのデコーダ１３
においてＥj をデコードし、Ｐ′を求めるときは２次の
ブースのデコーダ１３において（−Ｅj ）をデコードす
ればよい。
においてＥj をデコードし、Ｐ′を求めるときは２次の
ブースのデコーダ１３において（−Ｅj ）をデコードす
ればよい。
【００１６】このとき、図２に示すように、乗算Ｘ×Ｙ
（Ｘは被乗数）及び乗算（−Ｘ×Ｙ）のいずれであるか
を選択するモード信号（以下、「ｍｏｄｅ信号」と称す
る）と、Ｅj の符号の正負をあらわす符号信号（以下、
「ｓｉｇｎ信号」と称する）の排他的論理和の値がＰ及
びＰ′を同一のハードウェアで行ったときの部分積の符
号をあらわす信号になる。
（Ｘは被乗数）及び乗算（−Ｘ×Ｙ）のいずれであるか
を選択するモード信号（以下、「ｍｏｄｅ信号」と称す
る）と、Ｅj の符号の正負をあらわす符号信号（以下、
「ｓｉｇｎ信号」と称する）の排他的論理和の値がＰ及
びＰ′を同一のハードウェアで行ったときの部分積の符
号をあらわす信号になる。
【００１７】デコーダ１３の値は数式１に従っており、
その入出力値は表１の真理値表であらわされる。
その入出力値は表１の真理値表であらわされる。
【００１８】
【表１】
【００１９】ここで表１の真理値表について説明する。
入力値ｙ2j-1、ｙ2j及びｙ2j+1は、乗数Ｙの連続する３
ビットをあらわし、ｍｏｄｅ信号は乗算Ｘ×Ｙのときは
１、乗算（−Ｘ×Ｙ）のときは０をあらわす。ブースの
デコーダ１３の出力値は被乗数Ｘの２倍、被乗数Ｘ又は
０のいずれかを選択する信号とその符号をあらわすプラ
ス信号（以下、「ｐｌｕｓ信号」と称する）又はマイナ
ス信号（以下、「ｍｉｎｕｓ信号」と称する）からな
る。例えば、数式１のＥj の値が−２でｍｏｄｅ信号が
０のときデコード値は数式５であらわされる。
入力値ｙ2j-1、ｙ2j及びｙ2j+1は、乗数Ｙの連続する３
ビットをあらわし、ｍｏｄｅ信号は乗算Ｘ×Ｙのときは
１、乗算（−Ｘ×Ｙ）のときは０をあらわす。ブースの
デコーダ１３の出力値は被乗数Ｘの２倍、被乗数Ｘ又は
０のいずれかを選択する信号とその符号をあらわすプラ
ス信号（以下、「ｐｌｕｓ信号」と称する）又はマイナ
ス信号（以下、「ｍｉｎｕｓ信号」と称する）からな
る。例えば、数式１のＥj の値が−２でｍｏｄｅ信号が
０のときデコード値は数式５であらわされる。
【００２０】
【数５】 （２ｘ、ｘ、ｚｅｒｏ、ｐｌｕｓ、ｍｉｎｕｓ） ＝（１、０、０、０、１） 即ち、デコーダ１３が表１の真理値表に従って選択信号
を出力すると、その信号を部分積分生成回路１４が受
け、この部分積分生成回路１４において部分積が生成さ
れる。その（ｎ＋１）／２個の部分積を部分積加算回路
１５で加算し、この加算結果と出力レジスタ１７の値を
算術回路１６で加算すれば、最終演算結果が出力レジス
タ１７に出力される。よって、符号反転データ生成回路
なしに累積乗算を行うことができる。
を出力すると、その信号を部分積分生成回路１４が受
け、この部分積分生成回路１４において部分積が生成さ
れる。その（ｎ＋１）／２個の部分積を部分積加算回路
１５で加算し、この加算結果と出力レジスタ１７の値を
算術回路１６で加算すれば、最終演算結果が出力レジス
タ１７に出力される。よって、符号反転データ生成回路
なしに累積乗算を行うことができる。
【００２１】図３は本発明の第２の実施例に係る乗算器
の構成を示し、図４はその要部の構成を詳細に示す。
の構成を示し、図４はその要部の構成を詳細に示す。
【００２２】図３に示す乗算器は、２次のブースのデコ
ーダ３３、部分積生成回路３４、部分積加算回路３５、
算術回路３６及び出力レジスタ３７を有する。
ーダ３３、部分積生成回路３４、部分積加算回路３５、
算術回路３６及び出力レジスタ３７を有する。
【００２３】乗数Ｙ３１及びｍｏｄｅ信号を２次のブー
スのデコーダ３３に入力し、この２次のブースのデコー
ダ３３の出力と被乗数Ｘ３２とを受けて部分積生成回路
３４において部分積を生成する。部分積生成回路３４に
おいて生成された部分積を、部分積加算回路３５におい
て加算して乗算Ｘ×Ｙ又は（−Ｘ×Ｙ）の結果を得る。
この乗算結果を算術回路３６において出力レジスタ３７
の値Ａと加算することによって累積乗算Ａ＝Ａ±Ｘ×Ｙ
を行う。
スのデコーダ３３に入力し、この２次のブースのデコー
ダ３３の出力と被乗数Ｘ３２とを受けて部分積生成回路
３４において部分積を生成する。部分積生成回路３４に
おいて生成された部分積を、部分積加算回路３５におい
て加算して乗算Ｘ×Ｙ又は（−Ｘ×Ｙ）の結果を得る。
この乗算結果を算術回路３６において出力レジスタ３７
の値Ａと加算することによって累積乗算Ａ＝Ａ±Ｘ×Ｙ
を行う。
【００２４】図４は、図３の２次のブースのデコーダ３
３を構成する（ｎ＋１）／２個のデコーダのうちの１個
の詳細な回路図である。
３を構成する（ｎ＋１）／２個のデコーダのうちの１個
の詳細な回路図である。
【００２５】図４に示すデコーダは、図示のように接続
されたインバータ４１〜４３，４Ｂ，４Ｄ，４Ｅ，４Ｇ
〜４Ｊ、トランスファゲート４４〜４７，４Ａ、２入力
ＮＡＮＤ（ナンドゲート）４８，４Ｆ、２入力ＮＯＲ
（ノアゲート）４９、及びクロックドインバータ４Ｃで
構成されている。
されたインバータ４１〜４３，４Ｂ，４Ｄ，４Ｅ，４Ｇ
〜４Ｊ、トランスファゲート４４〜４７，４Ａ、２入力
ＮＡＮＤ（ナンドゲート）４８，４Ｆ、２入力ＮＯＲ
（ノアゲート）４９、及びクロックドインバータ４Ｃで
構成されている。
【００２６】入力ｙ2j+1、ｙ2j及びｙ2j-1は乗数Ｙの連
続した３ビットであり、ｍｏｄｅ信号は乗算Ｘ×Ｙ及び
（−Ｘ×Ｙ）のいずれであるかを選択する信号であり、
出力２ｘ、ｘ、ｚｅｒｏ、ｐｌｕｓ及びｍｉｎｕｓは部
分積±２Ｘ、±Ｘ及び０のいずれかを選択するデコード
信号であって、出力値は表１の真理値表に従っている。
例えばｙ2j+1の論理値が１で、ｙ2j及びｙ2j-1の論理値
が０そしてｍｏｄｅ信号の論理値が０のとき、ｙ2j+1の
論理値が１であるので、トランスファゲート４５及びト
ランスファゲート４７を通って信号が伝搬し、２入力Ｎ
ＡＮＤ４８の入力値が共に１になるので、その出力値は
１となり、よって２ｘの論理値は１でｘの論理値は０と
なる。２入力ＮＯＲ４９は入力値が共に１であるので、
その出力値は０となり、ｚｅｒｏの論理値は０となる。
またｍｏｄｅ信号の論理値が０であるので、トランスフ
ァゲート４Ａを通って信号が伝搬し、２入力ＮＡＮＤ４
Ｆの入力値が共に１であるので、その出力値は０にな
り、ｐｌｕｓの論理値は０でｍｉｎｕｓの論理値は１と
なる。他の入力値に対しても同様に出力値を確かめるこ
とができ、その入出力値の関係は真理値表と一致してい
る。
続した３ビットであり、ｍｏｄｅ信号は乗算Ｘ×Ｙ及び
（−Ｘ×Ｙ）のいずれであるかを選択する信号であり、
出力２ｘ、ｘ、ｚｅｒｏ、ｐｌｕｓ及びｍｉｎｕｓは部
分積±２Ｘ、±Ｘ及び０のいずれかを選択するデコード
信号であって、出力値は表１の真理値表に従っている。
例えばｙ2j+1の論理値が１で、ｙ2j及びｙ2j-1の論理値
が０そしてｍｏｄｅ信号の論理値が０のとき、ｙ2j+1の
論理値が１であるので、トランスファゲート４５及びト
ランスファゲート４７を通って信号が伝搬し、２入力Ｎ
ＡＮＤ４８の入力値が共に１になるので、その出力値は
１となり、よって２ｘの論理値は１でｘの論理値は０と
なる。２入力ＮＯＲ４９は入力値が共に１であるので、
その出力値は０となり、ｚｅｒｏの論理値は０となる。
またｍｏｄｅ信号の論理値が０であるので、トランスフ
ァゲート４Ａを通って信号が伝搬し、２入力ＮＡＮＤ４
Ｆの入力値が共に１であるので、その出力値は０にな
り、ｐｌｕｓの論理値は０でｍｉｎｕｓの論理値は１と
なる。他の入力値に対しても同様に出力値を確かめるこ
とができ、その入出力値の関係は真理値表と一致してい
る。
【００２７】よって、２次のブースのアルゴリズムの式
Ｅj ＝−２ｙ2j+1＋ｙ2j＋ｙ2j-1（数式１）及び（−Ｅ
j ）をｍｏｄｅ信号によりデコードすることができるの
で第１の実施例と同様な効果を得ることができる。
Ｅj ＝−２ｙ2j+1＋ｙ2j＋ｙ2j-1（数式１）及び（−Ｅ
j ）をｍｏｄｅ信号によりデコードすることができるの
で第１の実施例と同様な効果を得ることができる。
【００２８】なお、上述の第１及び第２の実施例では２
次のブースを用いて説明したが、３次又はそれ以上の高
次のブースのデコーダを用いても同様な効果を得ること
ができる。
次のブースを用いて説明したが、３次又はそれ以上の高
次のブースのデコーダを用いても同様な効果を得ること
ができる。
【００２９】上述したように、ブースのデコーダにおい
て、演算を選択するｍｏｄｅ信号を加え、その選択信号
と符号の選択信号ｓｉｇｎとの排他的論理和をとる機能
を持たせることにより、乗算Ｘ×Ｙ及び（−Ｘ×Ｙ）を
同一のハードウェアで演算することができるため、乗算
結果の符号反転データを生成する回路が不要になる。従
って、ハードウェアの規模の増加を抑え、累積乗算を高
速に実行することができる。
て、演算を選択するｍｏｄｅ信号を加え、その選択信号
と符号の選択信号ｓｉｇｎとの排他的論理和をとる機能
を持たせることにより、乗算Ｘ×Ｙ及び（−Ｘ×Ｙ）を
同一のハードウェアで演算することができるため、乗算
結果の符号反転データを生成する回路が不要になる。従
って、ハードウェアの規模の増加を抑え、累積乗算を高
速に実行することができる。
【００３０】
【発明の効果】以上述べたように、本発明によれば、Ａ
＝Ａ＋Ｘ×ＹかＡ＝Ａ−Ｘ×Ｙかを選択するモード信号
を乗数Ｙと共にブースのデコーダに入力し、前記モード
信号を乗数Ｙの選択信号としてデコードを行うため、符
号反転データを生成する回路が不要であり、構成簡単で
且つ演算を高速化し得る乗算器を提供することができ
る。
＝Ａ＋Ｘ×ＹかＡ＝Ａ−Ｘ×Ｙかを選択するモード信号
を乗数Ｙと共にブースのデコーダに入力し、前記モード
信号を乗数Ｙの選択信号としてデコードを行うため、符
号反転データを生成する回路が不要であり、構成簡単で
且つ演算を高速化し得る乗算器を提供することができ
る。
【図１】本発明の第１の実施例に係る乗算器の構成を示
すブロック図である。
すブロック図である。
【図２】図１の２次のブースのデコーダ１３の詳細な構
成を示すブロック図である。
成を示すブロック図である。
【図３】本発明の第２の実施例に係る乗算器の構成を示
すブロック図である。
すブロック図である。
【図４】図３の２次のブースのデコーダ３３の詳細な構
成を示す回路図である。
成を示す回路図である。
【図５】従来の乗算器の構成を示すブロック図である。
１１，３１；乗数Ｙ １２，３２；被乗数Ｘ １３，３３；ブースのデコーダ １４，３４；部分積生成回路 １５，３５；部分積加算回路 １６，３６；算術回路 １７，３７；出力レジスタ ４１〜４３，４Ｂ，４Ｄ，４Ｅ，４Ｇ〜４Ｊ；インバー
タ ４４〜４７，４Ａ；トランスファゲート ４８，４Ｆ；２入力ＮＡＮＤ ４９；２入力ＮＯＲ ４Ｃ；クロックドインバータ
タ ４４〜４７，４Ａ；トランスファゲート ４８，４Ｆ；２入力ＮＡＮＤ ４９；２入力ＮＯＲ ４Ｃ；クロックドインバータ
Claims (1)
- 【請求項１】 ブースのアルゴリズムを用いた乗算器に
おいて、 第１の入力として乗数Ｙが与えられ、第２の入力として
第１の乗算Ｘ×Ｙ（Ｘは被乗数）及び第２の乗算（−Ｘ
×Ｙ）のいずれかを選択するモード信号が与えられ、下
記表に示す入出力関係を満たす信号を出力する２次のブ
ースデコーダと、 前記被乗数Ｘと前記デコーダから出力された信号“２
ｘ”、“ｘ”、“zero”、“plus”及び“minus”とを
入力し、前記選択信号“plus”及び“minus”に従って
第１の部分積“Ｘ×Ｙ”及び第２の部分積“−Ｘ×Ｙ”
のいずれかを生成する部分積分生成回路と、 前記部分積生成回路の出力が入力される部分積加算回路
と、 所定値“Ａ”を保持する出力レジスタと、 前記部分積加算回路の出力及び前記所定値“Ａ”を入力
し、加算して累積乗算Ａ＝Ａ＋Ｘ×Ｙ及びＡ＝Ａ−Ｘ×
Ｙのいずれかを前記出力レジスタに書き込む算術回路
と、 を有し、 前記ブースデコーダは、 第１の入力端が第１のトランスファゲートを介して前記
入力信号ｙ2j-1を入力すると共に、第２のトランスファ
ゲート及び第１のインバータを介して同一の入力信号ｙ
2j-1を入力し、第２の入力端が第３のトランスファゲー
トを介して前記入力信号ｙ2jを入力すると共に、第４の
トランスファゲート及び第２のインバータを介して同一
の入力信号ｙ2jを入力する第１のＮＡＮＤゲートと、 前記ＮＡＮＤゲートの出力が入力され、前記出力信号
“２ｘ”を出力する第３のインバータと、 前記第３のインバータの出力が入力され、前記出力信号
“ｘ”を出力する第４のインバータと、 前記第１のＮＡＮＤゲートの前記第１及び第２の入力端
に夫々接続された１対の入力端を有するＮＯＲゲート
と、 前記ＮＯＲゲートの出力が入力される第５のインバータ
と、 前記第５のインバータの出力が入力され前記出力信号
“zero”を出力する第６のインバータと、 第１の入力端に前記第５のインバータの出力が入力さ
れ、第２の入力端に第５のトランスファゲートを介して
前記入力信号ｙ2j+1が入力されると共に、トライステー
トインバータを介して同一の入力信号ｙ2j+1が入力され
る第２のＮＡＮＤゲートと、 前記第２のＮＡＮＤゲートの出力が入力され、前記出力
信号“minus”を出力する第７のインバータと、 前記第７のインバータの出力が入力され、前記出力信号
“plus”を出力する第８のインバータと、 を有し、 前記第１乃至第４のトランスファゲートは、前記入力信
号ｙ2j+1により、前記入力信号ｙ2j+1が論理値“１”で
あるときは前記第１及び第３のトランスファゲートが信
号ブロッキング条件になり、前記第２及び第４のトラン
スファゲートが信号伝搬条件になるように制御され、 前記第５のトランスファゲート及び前記トライステート
インバータは、前記mode信号により、前記mode信号が論
理値“０”であるときは前記第５のトランスファゲート
が信号伝搬条件になり、前記トライステートインバータ
がハイインピーダンス条件になるように制御され、前記
mode信号が論理値“１”であるときは前記第５のトラン
スファゲートが信号ブロッキング条件になり、前記トラ
イステートインバータは、インバータとして機能するよ
うに制御されるものであることを特徴とする乗算器。 表 但し、前記入力値ｙ2j-1、ｙ2j及びｙ2j+1は乗数Ｙの連
続する３ビットを表し、mode信号は乗算Ｘ×Ｙのときは
１、乗算（−Ｘ×Ｙ）のときは０を表し、plus及びminu
sは前記２ｘ及びｘにより選択された出力の符号を示
す。
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| US7797366B2 (en) * | 2006-02-15 | 2010-09-14 | Qualcomm Incorporated | Power-efficient sign extension for booth multiplication methods and systems |
| US7797364B2 (en) * | 2006-06-27 | 2010-09-14 | International Business Machines Corporation | Booth decoder apparatus and method |
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-
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-
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- 1992-01-31 US US07/830,400 patent/US5303178A/en not_active Expired - Lifetime
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