JP3396720B2 - 部分積生成回路 - Google Patents
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- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
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- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Description
【０００１】
【発明の属する技術分野】本発明は、２次のブースエン
コーダからの信号を受けて被乗数を選択して部分積を出
力する部分積生成回路に関する。
コーダからの信号を受けて被乗数を選択して部分積を出
力する部分積生成回路に関する。
【０００２】
【従来の技術】２次のブースエンコーダとしては、特開
平７−１６０４７６号公報において従来例として挙げら
れている回路がある。この回路は、乗数Ｙの所定の３つ
の桁のビットを入力し、被乗数Ｘに対して１倍すること
を示す信号１Ｘと、被乗数Ｘに対して２倍することを示
す信号２Ｘと、正であるか負であるかを示す信号ＣＯＭ
Ｐ（ＮＥＧ）とを出力する。また、このブースエンコー
ダの出力を用いて部分積を出力する部分積生成回路とし
ては、同じく上記公報の従来例として挙げられている回
路がある。この部分積生成回路は、３つのＮＡＮＤ回路
とＸＯＲとで構成されており、１Ｘ，２Ｘ，ＣＯＭＰ
（ＮＥＧ）を入力するとともに、被乗数Ｘの任意の１ビ
ットｘi と、当該ｘi の一桁下位の１ビットｘi-1 とを
入力し、部分積ＰＰを出力する。
平７−１６０４７６号公報において従来例として挙げら
れている回路がある。この回路は、乗数Ｙの所定の３つ
の桁のビットを入力し、被乗数Ｘに対して１倍すること
を示す信号１Ｘと、被乗数Ｘに対して２倍することを示
す信号２Ｘと、正であるか負であるかを示す信号ＣＯＭ
Ｐ（ＮＥＧ）とを出力する。また、このブースエンコー
ダの出力を用いて部分積を出力する部分積生成回路とし
ては、同じく上記公報の従来例として挙げられている回
路がある。この部分積生成回路は、３つのＮＡＮＤ回路
とＸＯＲとで構成されており、１Ｘ，２Ｘ，ＣＯＭＰ
（ＮＥＧ）を入力するとともに、被乗数Ｘの任意の１ビ
ットｘi と、当該ｘi の一桁下位の１ビットｘi-1 とを
入力し、部分積ＰＰを出力する。
【０００３】しかしながら、上記の部分積生成回路は、
被乗数の部分積出力までのゲート通過段数は、２段のＮ
ＡＮＤ回路と１段のＸＯＲを合計した３段となるため、
部分積出力の高速化が図れない。また、消費電力が大き
いという欠点もある。
被乗数の部分積出力までのゲート通過段数は、２段のＮ
ＡＮＤ回路と１段のＸＯＲを合計した３段となるため、
部分積出力の高速化が図れない。また、消費電力が大き
いという欠点もある。
【０００４】この点に鑑み、上記の特開平７−１６０４
７６号公報にはマルチプレクサを用いた部分積生成回路
が開示されている。具体的には、マルチプレクサを３段
配した第１の構成と、マルチプレクサを２段配した第２
の構成が開示されている。
７６号公報にはマルチプレクサを用いた部分積生成回路
が開示されている。具体的には、マルチプレクサを３段
配した第１の構成と、マルチプレクサを２段配した第２
の構成が開示されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
マルチプレクサを３段配した構成では、被乗数の部分積
出力までのゲート通過段数はマルチプレクサ３段となる
ため、部分積出力の高速化が図れない。また、マルチプ
レクサを２段配した構成は、部分積出力の高速化が図れ
るものの、マルチプレクサを構成するパストランジスタ
個数が多いため、回路規模が大きいという欠点がある。
マルチプレクサを３段配した構成では、被乗数の部分積
出力までのゲート通過段数はマルチプレクサ３段となる
ため、部分積出力の高速化が図れない。また、マルチプ
レクサを２段配した構成は、部分積出力の高速化が図れ
るものの、マルチプレクサを構成するパストランジスタ
個数が多いため、回路規模が大きいという欠点がある。
【０００６】また、特開平６−１９６８５号公報にも部
分積生成回路が開示されているが、ここに開示された部
分積生成回路も、前記のＮＡＮＤ回路とＸＯＲとから成
る構成と同様であり、部分積出力の高速化が図れず、ま
た、消費電力も大きい。
分積生成回路が開示されているが、ここに開示された部
分積生成回路も、前記のＮＡＮＤ回路とＸＯＲとから成
る構成と同様であり、部分積出力の高速化が図れず、ま
た、消費電力も大きい。
【０００７】この発明は、上記の事情に鑑み、回路規模
が小さく、高速動作が可能で、消費電力も低減できる部
分積生成回路を提供することを目的とする。
が小さく、高速動作が可能で、消費電力も低減できる部
分積生成回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明の部分積生成回
路は、上記の課題を解決するために、被乗数Ｘに対して
１倍することを示す信号１Ｘと、その反転信号１Ｘ＿Ｂ
と、被乗数Ｘに対して２倍することを示す信号２Ｘと、
その反転信号２Ｘ＿Ｂと、正であるか負であるかを示す
信号ＣＯＭＰと、その反転信号ＣＯＭＰ＿Ｂと、をブー
スエンコーダから入力するとともに、被乗数Ｘの任意の
１ビットｘi と、その反転信号ｘi ＿Ｂと、前記ｘi の
一桁下位の１ビットｘi-1 と、その反転信号ｘi-1 ＿Ｂ
と、を入力し、部分積を出力する部分積生成回路であっ
て、前記ｘi を入力する第１のパストランジスタ、ｘ
i-1 を入力する第２のパストランジスタ、ｘi ＿Ｂを入
力する第３のパストランジスタ、及びｘi-1 ＿Ｂを入力
する第４のパストランジスタを備え、１Ｘが肯定を示す
値のときｘi ，ｘi ＿Ｂを通過させるが、１Ｘが否定を
示す値のときｘi ，ｘi ＿Ｂを通過させず、２Ｘが肯定
を示す値のときｘi-1，ｘi-1 ＿Ｂを通過させるが、２
Ｘが否定を示す値のときｘi-1 ，ｘi-1 ＿Ｂを通過させ
ないように構成されたパストランジスタ群と、第１のパ
ストランジスタの出力点と第２のパストランジスタの出
力点とを接続して第１のノードとし、この第１のノード
と第１の電位との間に二つのスイッチトランジスタを直
列接続し、一方のスイッチトランジスタのゲートには１
Ｘ＿Ｂが入力され、他方のスイッチトランジスタのゲー
トには２Ｘ＿Ｂが入力されるように構成され、第３のパ
ストランジスタの出力点と第４のパストランジスタの出
力点とを接続して第２のノードとし、この第２のノード
と第２の電位との間に二つのスイッチトランジスタを直
列接続し、一方のスイッチトランジスタのゲートには１
Ｘが入力され、他方のスイッチトランジスタのゲートに
は２Ｘが入力されるように構成され、前記１Ｘ及び２Ｘ
が否定を示す値のとき、第１のノードには第１の電位
が、第２のノードには第２の電位が生じるように構成さ
れたスイッチトランジスタ構成部と、前記第１のノード
に接続された第５のパストランジスタと、第２のノード
に接続された第６のパストランジスタとから成り、その
出力端を互いに接続してこれを出力部とし、ＣＯＭＰが
否定を示す値のとき、第１のノードの値を通過させ、前
記ＣＯＭＰが肯定を示す値のとき、第２のノードの値を
通過させる正負対応パストランジスタ群と、を備えたこ
とを特徴とする。
路は、上記の課題を解決するために、被乗数Ｘに対して
１倍することを示す信号１Ｘと、その反転信号１Ｘ＿Ｂ
と、被乗数Ｘに対して２倍することを示す信号２Ｘと、
その反転信号２Ｘ＿Ｂと、正であるか負であるかを示す
信号ＣＯＭＰと、その反転信号ＣＯＭＰ＿Ｂと、をブー
スエンコーダから入力するとともに、被乗数Ｘの任意の
１ビットｘi と、その反転信号ｘi ＿Ｂと、前記ｘi の
一桁下位の１ビットｘi-1 と、その反転信号ｘi-1 ＿Ｂ
と、を入力し、部分積を出力する部分積生成回路であっ
て、前記ｘi を入力する第１のパストランジスタ、ｘ
i-1 を入力する第２のパストランジスタ、ｘi ＿Ｂを入
力する第３のパストランジスタ、及びｘi-1 ＿Ｂを入力
する第４のパストランジスタを備え、１Ｘが肯定を示す
値のときｘi ，ｘi ＿Ｂを通過させるが、１Ｘが否定を
示す値のときｘi ，ｘi ＿Ｂを通過させず、２Ｘが肯定
を示す値のときｘi-1，ｘi-1 ＿Ｂを通過させるが、２
Ｘが否定を示す値のときｘi-1 ，ｘi-1 ＿Ｂを通過させ
ないように構成されたパストランジスタ群と、第１のパ
ストランジスタの出力点と第２のパストランジスタの出
力点とを接続して第１のノードとし、この第１のノード
と第１の電位との間に二つのスイッチトランジスタを直
列接続し、一方のスイッチトランジスタのゲートには１
Ｘ＿Ｂが入力され、他方のスイッチトランジスタのゲー
トには２Ｘ＿Ｂが入力されるように構成され、第３のパ
ストランジスタの出力点と第４のパストランジスタの出
力点とを接続して第２のノードとし、この第２のノード
と第２の電位との間に二つのスイッチトランジスタを直
列接続し、一方のスイッチトランジスタのゲートには１
Ｘが入力され、他方のスイッチトランジスタのゲートに
は２Ｘが入力されるように構成され、前記１Ｘ及び２Ｘ
が否定を示す値のとき、第１のノードには第１の電位
が、第２のノードには第２の電位が生じるように構成さ
れたスイッチトランジスタ構成部と、前記第１のノード
に接続された第５のパストランジスタと、第２のノード
に接続された第６のパストランジスタとから成り、その
出力端を互いに接続してこれを出力部とし、ＣＯＭＰが
否定を示す値のとき、第１のノードの値を通過させ、前
記ＣＯＭＰが肯定を示す値のとき、第２のノードの値を
通過させる正負対応パストランジスタ群と、を備えたこ
とを特徴とする。
【０００９】上記の構成であれば、被乗数の部分積出力
までのゲート段数は、前記のパストランジスタ群と正負
対応パストランジスタ群の２段となり、しかも、パスト
ランジスタは高速であるから、部分積出力を高速で行う
ことが可能となる。また、前記のスイッチトランジスタ
構成部により、前記１Ｘ及び２Ｘがともに否定を示す値
のとき、第１のノードには第１の電位（例えば、ＧＮＤ
の電位）が、第２のノードには第２の電位（例えば、電
源電位）が生じるので、論理矛盾のない出力が得られる
ことになる。更に、パストランジスタは６個で済むた
め、従来の特開平７−１６０４７６号公報に開示された
構成に比べ、回路規模を小さくできる。また、特開平６
−１９６８５号公報に開示されているＮＡＮＤ回路やＸ
ＯＲ回路から成る部分積生成回路に比べ、消費電力を小
さくできる。
までのゲート段数は、前記のパストランジスタ群と正負
対応パストランジスタ群の２段となり、しかも、パスト
ランジスタは高速であるから、部分積出力を高速で行う
ことが可能となる。また、前記のスイッチトランジスタ
構成部により、前記１Ｘ及び２Ｘがともに否定を示す値
のとき、第１のノードには第１の電位（例えば、ＧＮＤ
の電位）が、第２のノードには第２の電位（例えば、電
源電位）が生じるので、論理矛盾のない出力が得られる
ことになる。更に、パストランジスタは６個で済むた
め、従来の特開平７−１６０４７６号公報に開示された
構成に比べ、回路規模を小さくできる。また、特開平６
−１９６８５号公報に開示されているＮＡＮＤ回路やＸ
ＯＲ回路から成る部分積生成回路に比べ、消費電力を小
さくできる。
【００１０】更に、前記第２のノードに接続された第７
のパストランジスタと、第１のノードに接続された第８
のパストランジスタとから成り、その出力端を互いに接
続してこれを出力部とし、前記ＣＯＭＰが否定を示す値
のとき、第２のノードの値を通過させ、前記ＣＯＭＰが
肯定を示す値のとき、第１のノードの値を通過させる反
転出力用の正負対応パストランジスタ群を備えてもよ
い。ここで、部分積の反転出力を前記の正負対応パスト
ランジスタ群の出力を基礎に生成したのでは、余計なゲ
ートを介在させることになり、高速化が阻害される。上
記の反転出力用の正負対応パストランジスタ群を設けた
ことにより、余計なゲートを介在させることを不要に
し、反転出力生成の高速化を図ることができる。
のパストランジスタと、第１のノードに接続された第８
のパストランジスタとから成り、その出力端を互いに接
続してこれを出力部とし、前記ＣＯＭＰが否定を示す値
のとき、第２のノードの値を通過させ、前記ＣＯＭＰが
肯定を示す値のとき、第１のノードの値を通過させる反
転出力用の正負対応パストランジスタ群を備えてもよ
い。ここで、部分積の反転出力を前記の正負対応パスト
ランジスタ群の出力を基礎に生成したのでは、余計なゲ
ートを介在させることになり、高速化が阻害される。上
記の反転出力用の正負対応パストランジスタ群を設けた
ことにより、余計なゲートを介在させることを不要に
し、反転出力生成の高速化を図ることができる。
【００１１】前記正負対応パストランジスタ群の出力部
に第１のインバータを接続し、前記反転出力用の正負対
応パストランジスタ群の出力部に第２のインバータを接
続してもよい。ここで、部分積生成回路の負荷が大きく
なった場合、第６乃至第８のパストランジスタ出力をそ
のまま用いたのでは極端に速度低下を招くおそれがある
が、上述のごとく、第１のインバータ及び第２のインバ
ータを設け、部分積生成回路内でバッファするように構
成したことでこの速度低下の問題を解消することができ
る。そして、正負対応パストランジスタ群の出力部と、
反転出力用の正負対応パストランジスタ群の出力部とに
おいて、それぞれ反転させるようにしたから、部分積の
正転信号と反転信号とが同時に必要とされる場合に対応
でき、且つ速度低下が防止される。
に第１のインバータを接続し、前記反転出力用の正負対
応パストランジスタ群の出力部に第２のインバータを接
続してもよい。ここで、部分積生成回路の負荷が大きく
なった場合、第６乃至第８のパストランジスタ出力をそ
のまま用いたのでは極端に速度低下を招くおそれがある
が、上述のごとく、第１のインバータ及び第２のインバ
ータを設け、部分積生成回路内でバッファするように構
成したことでこの速度低下の問題を解消することができ
る。そして、正負対応パストランジスタ群の出力部と、
反転出力用の正負対応パストランジスタ群の出力部とに
おいて、それぞれ反転させるようにしたから、部分積の
正転信号と反転信号とが同時に必要とされる場合に対応
でき、且つ速度低下が防止される。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態を図
に基づいて説明する。
に基づいて説明する。
【００１３】図１は、この実施の形態の部分積生成回路
５０を示した回路図であり、図２はブースエンコーダ６
０を示した回路図である。この実施の形態で用いたブー
スエンコーダ６０は、ブースのアルゴリズムを用いて通
常の信号（後述する１Ｘ，２Ｘ，ＣＯＭＰ）を出力する
とともに、これらの反転値（１Ｘ＿Ｂ，２Ｘ＿Ｂ，ＣＯ
ＭＰ＿Ｂ）を出力するものであればよく、図２の構成に
限られず、種々の構成を採用できる。なお、ブースエン
コーダ６０について簡単に補足説明をする。ブースエン
コーダ６０は、乗数Ｙの３桁の数字ｙ0 ，ｙ1 ，ｙ2 を
使用して被乗数Ｘを１倍するのかを示す信号（１Ｘ）、
２倍するのかを示す信号（２Ｘ）、及び正であるか負で
あるかを示す信号（ＣＯＭＰ）を出力するものであり、
その論理は、以下の第１式によって表される。
５０を示した回路図であり、図２はブースエンコーダ６
０を示した回路図である。この実施の形態で用いたブー
スエンコーダ６０は、ブースのアルゴリズムを用いて通
常の信号（後述する１Ｘ，２Ｘ，ＣＯＭＰ）を出力する
とともに、これらの反転値（１Ｘ＿Ｂ，２Ｘ＿Ｂ，ＣＯ
ＭＰ＿Ｂ）を出力するものであればよく、図２の構成に
限られず、種々の構成を採用できる。なお、ブースエン
コーダ６０について簡単に補足説明をする。ブースエン
コーダ６０は、乗数Ｙの３桁の数字ｙ0 ，ｙ1 ，ｙ2 を
使用して被乗数Ｘを１倍するのかを示す信号（１Ｘ）、
２倍するのかを示す信号（２Ｘ）、及び正であるか負で
あるかを示す信号（ＣＯＭＰ）を出力するものであり、
その論理は、以下の第１式によって表される。
【００１４】
【数１】
（ｙ0 ＋ｙ1 −２ｙ2 ）×ｘ×２1 …第１式
【００１５】因みに、図２の回路では、ｙ0 ，ｙ1 ，ｙ
2 及びその反転値ｙ0 ＿Ｂ，ｙ1 ＿Ｂ，ｙ2 ＿Ｂを入力
し、パストランジスタ群３１及びインバータ３２，３３
によって１Ｘ＿Ｂを生成し、パストランジスタ群３１及
びインバータ３４，３５によって１Ｘを生成し、パスト
ランジスタ群３１とＮＯＲ３６とインバータ３７とによ
って２Ｘ＿Ｂを生成し、パストランジスタ群３１とＮＡ
ＮＤ３８とインバータ３９とによって２Ｘを生成し、イ
ンバータ４０，４１によってＣＯＭＰを生成し、インバ
ータ４２，４３によってＣＯＭＰ＿Ｂを生成している。
2 及びその反転値ｙ0 ＿Ｂ，ｙ1 ＿Ｂ，ｙ2 ＿Ｂを入力
し、パストランジスタ群３１及びインバータ３２，３３
によって１Ｘ＿Ｂを生成し、パストランジスタ群３１及
びインバータ３４，３５によって１Ｘを生成し、パスト
ランジスタ群３１とＮＯＲ３６とインバータ３７とによ
って２Ｘ＿Ｂを生成し、パストランジスタ群３１とＮＡ
ＮＤ３８とインバータ３９とによって２Ｘを生成し、イ
ンバータ４０，４１によってＣＯＭＰを生成し、インバ
ータ４２，４３によってＣＯＭＰ＿Ｂを生成している。
【００１６】また、ｙ0 ，ｙ1 ，ｙ2 と１Ｘ，２Ｘ，Ｃ
ＯＭＰの関係は、下記の真理値表で示される。
ＯＭＰの関係は、下記の真理値表で示される。
【００１７】
【表１】
【００１８】次に、図１の部分積生成回路５０について
説明する。この部分積生成回路５０には、前述のブース
エンコーダ６０からの信号（１Ｘ，２Ｘ，ＣＯＭＰ，１
Ｘ＿Ｂ，２Ｘ＿Ｂ，ＣＯＭＰ＿Ｂ）と、所定の桁の被乗
数ｘ0 ，ｘ1 （ｘi ，ｘi-1）と、その反転値ｘ0 ＿
Ｂ，ｘ1 ＿Ｂ（ｘi ＿Ｂ，ｘi-1 ＿Ｂ）とが入力される
ようになっている。
説明する。この部分積生成回路５０には、前述のブース
エンコーダ６０からの信号（１Ｘ，２Ｘ，ＣＯＭＰ，１
Ｘ＿Ｂ，２Ｘ＿Ｂ，ＣＯＭＰ＿Ｂ）と、所定の桁の被乗
数ｘ0 ，ｘ1 （ｘi ，ｘi-1）と、その反転値ｘ0 ＿
Ｂ，ｘ1 ＿Ｂ（ｘi ＿Ｂ，ｘi-1 ＿Ｂ）とが入力される
ようになっている。
【００１９】上記の被乗数ｘ1 は、パストランジスタ
１の入力端子に入力される。パストランジスタ１の肯定
側制御端子には１Ｘが、否定側制御端子には１Ｘ＿Ｂが
それぞれ入力されるように信号ラインが接続されてお
り、１Ｘが“１”で１Ｘ＿Ｂが“０”のときパストラン
ジスタ１は被乗数ｘ1 を通過させる。 上記の被乗数ｘ0 は、パストランジスタ２の入力端子
に入力される。パストランジスタ２の肯定側制御端子に
は２Ｘが、否定側制御端子には２Ｘ＿Ｂがそれぞれ入力
されるように信号ラインが接続されており、２Ｘが
“１”でＸ＿Ｂが“０”のときパストランジスタ２は被
乗数ｘ0 を通過させる。 上記の反転値ｘ1 ＿Ｂは、パストランジスタ４の入力
端子に入力される。パストランジスタ４の肯定側制御端
子には１Ｘが、否定側制御端子には１Ｘ＿Ｂがそれぞれ
入力されるように信号ラインが接続されており、１Ｘが
“１”でＸ＿Ｂが“０”のときパストランジスタ４は反
転値ｘ1 ＿Ｂを通過させる。 上記の反転値ｘ0 ＿Ｂは、パストランジスタ５の入力
端子に入力される。パストランジスタ５の肯定側制御端
子には２Ｘが、否定側制御端子には２Ｘ＿Ｂがそれぞれ
入力されるように信号ラインが接続されており、２Ｘが
“１”でＸ＿Ｂが“０”のときパストランジスタ５は反
転値ｘ0 ＿Ｂを通過させる。
１の入力端子に入力される。パストランジスタ１の肯定
側制御端子には１Ｘが、否定側制御端子には１Ｘ＿Ｂが
それぞれ入力されるように信号ラインが接続されてお
り、１Ｘが“１”で１Ｘ＿Ｂが“０”のときパストラン
ジスタ１は被乗数ｘ1 を通過させる。 上記の被乗数ｘ0 は、パストランジスタ２の入力端子
に入力される。パストランジスタ２の肯定側制御端子に
は２Ｘが、否定側制御端子には２Ｘ＿Ｂがそれぞれ入力
されるように信号ラインが接続されており、２Ｘが
“１”でＸ＿Ｂが“０”のときパストランジスタ２は被
乗数ｘ0 を通過させる。 上記の反転値ｘ1 ＿Ｂは、パストランジスタ４の入力
端子に入力される。パストランジスタ４の肯定側制御端
子には１Ｘが、否定側制御端子には１Ｘ＿Ｂがそれぞれ
入力されるように信号ラインが接続されており、１Ｘが
“１”でＸ＿Ｂが“０”のときパストランジスタ４は反
転値ｘ1 ＿Ｂを通過させる。 上記の反転値ｘ0 ＿Ｂは、パストランジスタ５の入力
端子に入力される。パストランジスタ５の肯定側制御端
子には２Ｘが、否定側制御端子には２Ｘ＿Ｂがそれぞれ
入力されるように信号ラインが接続されており、２Ｘが
“１”でＸ＿Ｂが“０”のときパストランジスタ５は反
転値ｘ0 ＿Ｂを通過させる。
【００２０】パストランジスタ１の出力端とパストラン
ジスタ２の出力端は互いに接続されている。この接続点
（以下、この接続点を第１のノード３と表す）には、直
列接続されたＮチャネルＭＯＳトランジスタ１１，１０
における上記トランジスタ１１の一端側が接続されてい
る。そして、ＮチャネルＭＯＳトランジスタ１０の一端
側は、ＧＮＤに接続されている。上記のＮチャネルＭＯ
Ｓトランジスタ１１のゲートには２Ｘ＿Ｂが入力され、
ＮチャネルＭＯＳトランジスタ１０のゲートには１Ｘ＿
Ｂが入力されるようになっている。
ジスタ２の出力端は互いに接続されている。この接続点
（以下、この接続点を第１のノード３と表す）には、直
列接続されたＮチャネルＭＯＳトランジスタ１１，１０
における上記トランジスタ１１の一端側が接続されてい
る。そして、ＮチャネルＭＯＳトランジスタ１０の一端
側は、ＧＮＤに接続されている。上記のＮチャネルＭＯ
Ｓトランジスタ１１のゲートには２Ｘ＿Ｂが入力され、
ＮチャネルＭＯＳトランジスタ１０のゲートには１Ｘ＿
Ｂが入力されるようになっている。
【００２１】パストランジスタ４の出力端とパストラン
ジスタ５の出力端は互いに接続されている。この接続点
（以下、この接続点を第２のノード６と表す）には、直
列接続されたＰチャネルＭＯＳトランジスタ１２，１３
における上記トランジスタ１２の一端側が接続されてい
る。そして、ＰチャネルＭＯＳトランジスタ１３の一端
側は、ＶＣＣに接続されている。上記のＰチャネルＭＯ
Ｓトランジスタ１３のゲートには２Ｘが入力され、Ｐチ
ャネルＭＯＳトランジスタ１２のゲートには１Ｘが入力
されるようになっている。
ジスタ５の出力端は互いに接続されている。この接続点
（以下、この接続点を第２のノード６と表す）には、直
列接続されたＰチャネルＭＯＳトランジスタ１２，１３
における上記トランジスタ１２の一端側が接続されてい
る。そして、ＰチャネルＭＯＳトランジスタ１３の一端
側は、ＶＣＣに接続されている。上記のＰチャネルＭＯ
Ｓトランジスタ１３のゲートには２Ｘが入力され、Ｐチ
ャネルＭＯＳトランジスタ１２のゲートには１Ｘが入力
されるようになっている。
【００２２】上記の第１のノード３は、パストランジス
タ対７における第１パストランジスタ７ａの入力端と、
パストランジスタ対８における第２パストランジスタ８
ｂの入力端に各々接続されている。また、上記の第２の
ノード６は、パストランジスタ対７における第２パスト
ランジスタ７ｂの入力端と、パストランジスタ対８にお
ける第１パストランジスタ８ａの入力端に各々接続され
ている。
タ対７における第１パストランジスタ７ａの入力端と、
パストランジスタ対８における第２パストランジスタ８
ｂの入力端に各々接続されている。また、上記の第２の
ノード６は、パストランジスタ対７における第２パスト
ランジスタ７ｂの入力端と、パストランジスタ対８にお
ける第１パストランジスタ８ａの入力端に各々接続され
ている。
【００２３】上記パストランジスタ対７における第１
パストランジスタ７ａの肯定側制御端子にはＣＯＭＰ＿
Ｂが、否定側制御端子にはＣＯＭＰがそれぞれ入力され
るように信号ラインが接続されており、ＣＯＭＰ＿Ｂが
“１”でＣＯＭＰが“０”のときパストランジスタ７ａ
は第１のノード３の値を通過させる。 上記パストランジスタ対７における第２パストランジ
スタ７ｂの肯定側制御端子にはＣＯＭＰが、否定側制御
端子にはＣＯＭＰ＿Ｂがそれぞれ入力されるように信号
ラインが接続されており、ＣＯＭＰが“１”でＣＯＭＰ
＿Ｂが“０”のときパストランジスタ７ｂは第２のノー
ド６の値を通過させる。 上記パストランジスタ対８における第１パストランジ
スタ８ａの肯定側制御端子にはＣＯＭＰ＿Ｂが、否定側
制御端子にはＣＯＭＰがそれぞれ入力されるように信号
ラインが接続されており、ＣＯＭＰ＿Ｂが“１”でＣＯ
ＭＰが“０”のときパストランジスタ８ａは第２のノー
ド６の値を通過させる。 上記パストランジスタ対８における第２パストランジ
スタ８ｂの肯定側制御端子にはＣＯＭＰが、否定側制御
端子にはＣＯＭＰ＿Ｂがそれぞれ入力されるように信号
ラインが接続されており、ＣＯＭＰが“１”でＣＯＭＰ
＿Ｂが“０”のときパストランジスタ８ｂは第１のノー
ド３の値を通過させる。
パストランジスタ７ａの肯定側制御端子にはＣＯＭＰ＿
Ｂが、否定側制御端子にはＣＯＭＰがそれぞれ入力され
るように信号ラインが接続されており、ＣＯＭＰ＿Ｂが
“１”でＣＯＭＰが“０”のときパストランジスタ７ａ
は第１のノード３の値を通過させる。 上記パストランジスタ対７における第２パストランジ
スタ７ｂの肯定側制御端子にはＣＯＭＰが、否定側制御
端子にはＣＯＭＰ＿Ｂがそれぞれ入力されるように信号
ラインが接続されており、ＣＯＭＰが“１”でＣＯＭＰ
＿Ｂが“０”のときパストランジスタ７ｂは第２のノー
ド６の値を通過させる。 上記パストランジスタ対８における第１パストランジ
スタ８ａの肯定側制御端子にはＣＯＭＰ＿Ｂが、否定側
制御端子にはＣＯＭＰがそれぞれ入力されるように信号
ラインが接続されており、ＣＯＭＰ＿Ｂが“１”でＣＯ
ＭＰが“０”のときパストランジスタ８ａは第２のノー
ド６の値を通過させる。 上記パストランジスタ対８における第２パストランジ
スタ８ｂの肯定側制御端子にはＣＯＭＰが、否定側制御
端子にはＣＯＭＰ＿Ｂがそれぞれ入力されるように信号
ラインが接続されており、ＣＯＭＰが“１”でＣＯＭＰ
＿Ｂが“０”のときパストランジスタ８ｂは第１のノー
ド３の値を通過させる。
【００２４】第１パストランジスタ７ａの出力端と第２
パストランジスタ７ｂの出力端は互いに接続されてい
る。この接続点（これを第１基本出力部２０とする）を
部分積の出力部（ＰＰ）としてもよいが、この図１の回
路では、インバータ２２を接続し、その出力部をＰＰ＿
Ｂ出力部としている。また、第１パストランジスタ８ａ
の出力端と第２パストランジスタ８ｂの出力端は互いに
接続されている。この接続点（これを第２基本出力部２
１とする）を部分積の出力部（ＰＰ＿Ｂ）としてもよい
が、この図１の回路では、インバータ２３を接続し、そ
の出力部をＰＰ出力部としている。
パストランジスタ７ｂの出力端は互いに接続されてい
る。この接続点（これを第１基本出力部２０とする）を
部分積の出力部（ＰＰ）としてもよいが、この図１の回
路では、インバータ２２を接続し、その出力部をＰＰ＿
Ｂ出力部としている。また、第１パストランジスタ８ａ
の出力端と第２パストランジスタ８ｂの出力端は互いに
接続されている。この接続点（これを第２基本出力部２
１とする）を部分積の出力部（ＰＰ＿Ｂ）としてもよい
が、この図１の回路では、インバータ２３を接続し、そ
の出力部をＰＰ出力部としている。
【００２５】次に、上記構成の部分積生成回路５０の動
作について説明する。
作について説明する。
【００２６】｛１Ｘ，２Ｘ，ＣＯＭＰ｝＝｛０，０，
０｝の場合 このとき、部分積生成回路５０に入力される各信号にお
いては、｛１Ｘ，１Ｘ＿Ｂ｝＝｛０，１｝、｛２Ｘ，２
Ｘ＿Ｂ｝＝｛０，１｝、｛ＣＯＭＰ，ＣＯＭＰ＿Ｂ｝＝
｛０，１｝となる。
０｝の場合 このとき、部分積生成回路５０に入力される各信号にお
いては、｛１Ｘ，１Ｘ＿Ｂ｝＝｛０，１｝、｛２Ｘ，２
Ｘ＿Ｂ｝＝｛０，１｝、｛ＣＯＭＰ，ＣＯＭＰ＿Ｂ｝＝
｛０，１｝となる。
【００２７】パストランジスタ１，２，４，５は全て非
パス状態となる。ＮチャネルＭＯＳトランジスタ１０，
１１はＯＮであるため、第１のノード３はＬｏｗにな
り、その値は“０”となる。また、ＰチャネルＭＯＳト
ランジスタ１２，１３はＯＮであるため、第２のノード
６はＨｉｇｈになり、その値は“１”となる。パストラ
ンジスタ８ａはパス状態であり、パストランジスタ８ｂ
は非パス状態であるため、第２のノード６の“１”がイ
ンバータ２３に印加される。従って、部分積結果である
ＰＰは、“０”となる。一方、パストランジスタ７ａは
パス状態であり、パストランジスタ７ｂは非パス状態で
あるため、第１のノード３の“０”がインバータ２２に
印加される。従って、部分積結果の反転値であるＰＰ＿
Ｂは、“１”となる。
パス状態となる。ＮチャネルＭＯＳトランジスタ１０，
１１はＯＮであるため、第１のノード３はＬｏｗにな
り、その値は“０”となる。また、ＰチャネルＭＯＳト
ランジスタ１２，１３はＯＮであるため、第２のノード
６はＨｉｇｈになり、その値は“１”となる。パストラ
ンジスタ８ａはパス状態であり、パストランジスタ８ｂ
は非パス状態であるため、第２のノード６の“１”がイ
ンバータ２３に印加される。従って、部分積結果である
ＰＰは、“０”となる。一方、パストランジスタ７ａは
パス状態であり、パストランジスタ７ｂは非パス状態で
あるため、第１のノード３の“０”がインバータ２２に
印加される。従って、部分積結果の反転値であるＰＰ＿
Ｂは、“１”となる。
【００２８】｛１Ｘ，２Ｘ，ＣＯＭＰ｝＝｛１，０，
０｝の場合 このとき、部分積生成回路５０に入力される各信号にお
いては、｛１Ｘ，１Ｘ＿Ｂ｝＝｛１，０｝、｛２Ｘ，２
Ｘ＿Ｂ｝＝｛０，１｝、｛ＣＯＭＰ，ＣＯＭＰ＿Ｂ｝＝
｛０，１｝となる。
０｝の場合 このとき、部分積生成回路５０に入力される各信号にお
いては、｛１Ｘ，１Ｘ＿Ｂ｝＝｛１，０｝、｛２Ｘ，２
Ｘ＿Ｂ｝＝｛０，１｝、｛ＣＯＭＰ，ＣＯＭＰ＿Ｂ｝＝
｛０，１｝となる。
【００２９】パストランジスタ１，４はパス状態、パス
トランジスタ２，５は非パス状態となる。ＮチャネルＭ
ＯＳトランジスタ１０はＯＦＦするため、第１のノード
３には被乗数ｘ1 が与えられる。また、ＰチャネルＭＯ
Ｓトランジスタ１２はＯＦＦするため、第２のノード６
には被乗数の反転値ｘ1 ＿Ｂが与えられる。パストラン
ジスタ８ａはパス状態であり、パストランジスタ８ｂは
非パス状態であるため、第２のノード６のｘ1 ＿Ｂがイ
ンバータ２３に印加される。従って、部分積結果である
ＰＰは、ｘ1 となる。一方、パストランジスタ７ａはパ
ス状態であり、パストランジスタ７ｂは非パス状態であ
るため、第１のノード３のｘ1 がインバータ２２に印加
される。従って、部分積結果の反転値であるＰＰ＿Ｂ
は、ｘ1 ＿Ｂとなる。
トランジスタ２，５は非パス状態となる。ＮチャネルＭ
ＯＳトランジスタ１０はＯＦＦするため、第１のノード
３には被乗数ｘ1 が与えられる。また、ＰチャネルＭＯ
Ｓトランジスタ１２はＯＦＦするため、第２のノード６
には被乗数の反転値ｘ1 ＿Ｂが与えられる。パストラン
ジスタ８ａはパス状態であり、パストランジスタ８ｂは
非パス状態であるため、第２のノード６のｘ1 ＿Ｂがイ
ンバータ２３に印加される。従って、部分積結果である
ＰＰは、ｘ1 となる。一方、パストランジスタ７ａはパ
ス状態であり、パストランジスタ７ｂは非パス状態であ
るため、第１のノード３のｘ1 がインバータ２２に印加
される。従って、部分積結果の反転値であるＰＰ＿Ｂ
は、ｘ1 ＿Ｂとなる。
【００３０】｛１Ｘ，２Ｘ，ＣＯＭＰ｝＝｛０，１，
０｝の場合 このとき、部分積生成回路５０に入力される各信号にお
いては、｛１Ｘ，１Ｘ＿Ｂ｝＝｛０，１｝、｛２Ｘ，２
Ｘ＿Ｂ｝＝｛１，０｝、｛ＣＯＭＰ，ＣＯＭＰ＿Ｂ｝＝
｛０，１｝となる。
０｝の場合 このとき、部分積生成回路５０に入力される各信号にお
いては、｛１Ｘ，１Ｘ＿Ｂ｝＝｛０，１｝、｛２Ｘ，２
Ｘ＿Ｂ｝＝｛１，０｝、｛ＣＯＭＰ，ＣＯＭＰ＿Ｂ｝＝
｛０，１｝となる。
【００３１】パストランジスタ１，４は非パス状態、パ
ストランジスタ２，５はパス状態となる。Ｎチャネルト
ＭＯＳランジスタ１１はＯＦＦするため、第１のノード
３には被乗数ｘ0 が与えられる。また、ＰチャネルＭＯ
Ｓトランジスタ１３はＯＦＦするため、第２のノード６
には被乗数の反転値ｘ0 ＿Ｂが与えられる。パストラン
ジスタ８ａはパス状態であり、パストランジスタ８ｂは
非パス状態であるため、第２のノード６のｘ0 ＿Ｂがイ
ンバータ２３に印加される。従って、部分積結果である
ＰＰは、ｘ0 となる。一方、パストランジスタ７ａはパ
ス状態であり、パストランジスタ７ｂは非パス状態であ
るため、第１のノード３のｘ0 がインバータ２２に印加
される。従って、部分積結果の反転値であるＰＰ＿Ｂ
は、ｘ0 ＿Ｂとなる。
ストランジスタ２，５はパス状態となる。Ｎチャネルト
ＭＯＳランジスタ１１はＯＦＦするため、第１のノード
３には被乗数ｘ0 が与えられる。また、ＰチャネルＭＯ
Ｓトランジスタ１３はＯＦＦするため、第２のノード６
には被乗数の反転値ｘ0 ＿Ｂが与えられる。パストラン
ジスタ８ａはパス状態であり、パストランジスタ８ｂは
非パス状態であるため、第２のノード６のｘ0 ＿Ｂがイ
ンバータ２３に印加される。従って、部分積結果である
ＰＰは、ｘ0 となる。一方、パストランジスタ７ａはパ
ス状態であり、パストランジスタ７ｂは非パス状態であ
るため、第１のノード３のｘ0 がインバータ２２に印加
される。従って、部分積結果の反転値であるＰＰ＿Ｂ
は、ｘ0 ＿Ｂとなる。
【００３２】｛１Ｘ，２Ｘ，ＣＯＭＰ｝＝｛０，１，
１｝の場合 このとき、部分積生成回路５０に入力される各信号にお
いては、｛１Ｘ，１Ｘ＿Ｂ｝＝｛０，１｝、｛２Ｘ，２
Ｘ＿Ｂ｝＝｛１，０｝、｛ＣＯＭＰ，ＣＯＭＰ＿Ｂ｝＝
｛１，０｝となる。
１｝の場合 このとき、部分積生成回路５０に入力される各信号にお
いては、｛１Ｘ，１Ｘ＿Ｂ｝＝｛０，１｝、｛２Ｘ，２
Ｘ＿Ｂ｝＝｛１，０｝、｛ＣＯＭＰ，ＣＯＭＰ＿Ｂ｝＝
｛１，０｝となる。
【００３３】パストランジスタ１，４は非パス状態、パ
ストランジスタ２，５はパス状態となる。ＮチャネルＭ
ＯＳトランジスタ１１はＯＦＦするため、第１のノード
３には被乗数ｘ0 が与えられる。また、ＰチャネルＭＯ
Ｓトランジスタ１３はＯＦＦするため、第２のノード６
には被乗数の反転値ｘ0 ＿Ｂが与えられる。パストラン
ジスタ８ａは非パス状態であり、パストランジスタ８ｂ
はパス状態であるため、第１のノード３のｘ0 がインバ
ータ２３に印加される。従って、部分積結果であるＰＰ
は、ｘ0 ＿Ｂとなる。一方、パストランジスタ７ａは非
パス状態であり、パストランジスタ７ｂはパス状態であ
るため、第２のノード６のｘ0 ＿Ｂがインバータ２２に
印加される。従って、部分積結果の反転値であるＰＰ＿
Ｂは、ｘ 0 となる。
ストランジスタ２，５はパス状態となる。ＮチャネルＭ
ＯＳトランジスタ１１はＯＦＦするため、第１のノード
３には被乗数ｘ0 が与えられる。また、ＰチャネルＭＯ
Ｓトランジスタ１３はＯＦＦするため、第２のノード６
には被乗数の反転値ｘ0 ＿Ｂが与えられる。パストラン
ジスタ８ａは非パス状態であり、パストランジスタ８ｂ
はパス状態であるため、第１のノード３のｘ0 がインバ
ータ２３に印加される。従って、部分積結果であるＰＰ
は、ｘ0 ＿Ｂとなる。一方、パストランジスタ７ａは非
パス状態であり、パストランジスタ７ｂはパス状態であ
るため、第２のノード６のｘ0 ＿Ｂがインバータ２２に
印加される。従って、部分積結果の反転値であるＰＰ＿
Ｂは、ｘ 0 となる。
【００３４】｛１Ｘ，２Ｘ，ＣＯＭＰ｝＝｛１，０，
１｝の場合 このとき、部分積生成回路５０に入力される各信号にお
いては、｛１Ｘ，１Ｘ＿Ｂ｝＝｛１，０｝、｛２Ｘ，２
Ｘ＿Ｂ｝＝｛０，１｝、｛ＣＯＭＰ，ＣＯＭＰ＿Ｂ｝＝
｛１，０｝となる。従って、前記において、パストラ
ンジスタ８ａを非パスに、パストランジスタ８ｂはパス
に、パストランジスタ７ａは非パスに、パストランジス
タ７ｂはパスにしたことに相当し、において第１のノ
ード３の値と第２のノード６の値を入れ換えた出力が得
られる。
１｝の場合 このとき、部分積生成回路５０に入力される各信号にお
いては、｛１Ｘ，１Ｘ＿Ｂ｝＝｛１，０｝、｛２Ｘ，２
Ｘ＿Ｂ｝＝｛０，１｝、｛ＣＯＭＰ，ＣＯＭＰ＿Ｂ｝＝
｛１，０｝となる。従って、前記において、パストラ
ンジスタ８ａを非パスに、パストランジスタ８ｂはパス
に、パストランジスタ７ａは非パスに、パストランジス
タ７ｂはパスにしたことに相当し、において第１のノ
ード３の値と第２のノード６の値を入れ換えた出力が得
られる。
【００３５】｛１Ｘ，２Ｘ，ＣＯＭＰ｝＝｛０，０，
１｝の場合 このとき、部分積生成回路５０に入力される各信号にお
いては、｛１Ｘ，１Ｘ＿Ｂ｝＝｛０，１｝、｛２Ｘ，２
Ｘ＿Ｂ｝＝｛０，１｝、｛ＣＯＭＰ，ＣＯＭＰ＿Ｂ｝＝
｛１，０｝となる。従って、前記において、パストラ
ンジスタ８ａを非パスに、パストランジスタ８ｂはパス
に、パストランジスタ７ａは非パスに、パストランジス
タ７ｂはパスにしたことに相当し、において第１のノ
ード３の値と第２のノード６の値を入れ換えた出力が得
られる。
１｝の場合 このとき、部分積生成回路５０に入力される各信号にお
いては、｛１Ｘ，１Ｘ＿Ｂ｝＝｛０，１｝、｛２Ｘ，２
Ｘ＿Ｂ｝＝｛０，１｝、｛ＣＯＭＰ，ＣＯＭＰ＿Ｂ｝＝
｛１，０｝となる。従って、前記において、パストラ
ンジスタ８ａを非パスに、パストランジスタ８ｂはパス
に、パストランジスタ７ａは非パスに、パストランジス
タ７ｂはパスにしたことに相当し、において第１のノ
ード３の値と第２のノード６の値を入れ換えた出力が得
られる。
【００３６】上記の構成によれば、前述した「｛１
Ｘ，２Ｘ，ＣＯＭＰ｝＝｛０，０，０｝の場合」の欄で
示したように、ＰＰとして“０”を出力すべき場合、即
ち、被乗数を±１倍するわけでもなく、±２倍するわけ
でもない場合においては、パストランジスタ１，２，
４，５は全て非パス状態となり、ＮチャネルＭＯＳトラ
ンジスタ１０，１１、及びＰチャネルＭＯＳトランジス
タ１２，１３が全てＯＮし、第１のノード３は強制的に
Ｌｏｗ（“０”）に、第２のノード６は強制的にＨｉｇ
ｈ（“１”）とされるため、出力部ＰＰ，ＰＰ＿Ｂにお
いて論理矛盾のない出力が得られる。
Ｘ，２Ｘ，ＣＯＭＰ｝＝｛０，０，０｝の場合」の欄で
示したように、ＰＰとして“０”を出力すべき場合、即
ち、被乗数を±１倍するわけでもなく、±２倍するわけ
でもない場合においては、パストランジスタ１，２，
４，５は全て非パス状態となり、ＮチャネルＭＯＳトラ
ンジスタ１０，１１、及びＰチャネルＭＯＳトランジス
タ１２，１３が全てＯＮし、第１のノード３は強制的に
Ｌｏｗ（“０”）に、第２のノード６は強制的にＨｉｇ
ｈ（“１”）とされるため、出力部ＰＰ，ＰＰ＿Ｂにお
いて論理矛盾のない出力が得られる。
【００３７】更に、被乗数の部分積出力までのゲート段
数は２段、即ち、第１段目となるパストランジスタ
（１，２，４，５）と、第２段目となるパストランジス
タ（７ａ，７ｂ，８ａ，８ｂ）で構成され、その段数は
少なく、これらパストランジスタは高速であることか
ら、部分積生成を高速で行うことができる。また、特開
平６−１９６８５号公報に開示されているＮＡＮＤ回路
やＸＯＲ回路から成る部分積生成回路に比べ、消費電力
を小さくできる。
数は２段、即ち、第１段目となるパストランジスタ
（１，２，４，５）と、第２段目となるパストランジス
タ（７ａ，７ｂ，８ａ，８ｂ）で構成され、その段数は
少なく、これらパストランジスタは高速であることか
ら、部分積生成を高速で行うことができる。また、特開
平６−１９６８５号公報に開示されているＮＡＮＤ回路
やＸＯＲ回路から成る部分積生成回路に比べ、消費電力
を小さくできる。
【００３８】なお、本来は、図１の第１基本出力部２０
において部分積出力を得るようにすれば十分であり、従
って、正負対応パストランジスタ群をなすパストランジ
スタ対７があればよく、反転出力用の正負対応パストラ
ンジスタ群をなすパストランジスタ対８、及びインバー
タ２２，２３は必ずしも必要としない。ここで、パスト
ランジスタ対８を設けない本願発明の基礎的構成にあっ
ては、パストランジスタは６個で済むため、従来の特開
平７−１６０４７６号公報に開示された構成に比べ、回
路規模を小さくできる。
において部分積出力を得るようにすれば十分であり、従
って、正負対応パストランジスタ群をなすパストランジ
スタ対７があればよく、反転出力用の正負対応パストラ
ンジスタ群をなすパストランジスタ対８、及びインバー
タ２２，２３は必ずしも必要としない。ここで、パスト
ランジスタ対８を設けない本願発明の基礎的構成にあっ
ては、パストランジスタは６個で済むため、従来の特開
平７−１６０４７６号公報に開示された構成に比べ、回
路規模を小さくできる。
【００３９】反転出力用の正負対応パストランジスタ群
をなすパストランジスタ対８を設けた場合の利点という
のは、第１基本出力部２０の出力を基礎とせずに、第２
基本出力部２１において部分積の反転出力が得られるこ
とである。つまり、部分積の反転出力を第１基本出力部
２０の出力を基礎に生成したのでは、余計なゲートを介
在させることになり、高速化が阻害されてしまうが、図
１に示したごとく、前記の第１のノード３又は第２のノ
ード６の信号のいずれかをＣＯＭＰ，ＣＯＭＰ＿Ｂに基
づいて切り換えて出力するようにしたことで、余計なゲ
ートを介在させることが不要にできたのである。
をなすパストランジスタ対８を設けた場合の利点という
のは、第１基本出力部２０の出力を基礎とせずに、第２
基本出力部２１において部分積の反転出力が得られるこ
とである。つまり、部分積の反転出力を第１基本出力部
２０の出力を基礎に生成したのでは、余計なゲートを介
在させることになり、高速化が阻害されてしまうが、図
１に示したごとく、前記の第１のノード３又は第２のノ
ード６の信号のいずれかをＣＯＭＰ，ＣＯＭＰ＿Ｂに基
づいて切り換えて出力するようにしたことで、余計なゲ
ートを介在させることが不要にできたのである。
【００４０】また、インバータ２２，２３を設けたの
は、以下の理由による。即ち、部分積生成回路５０の出
力側には、半加算器や全加算器が接続されるので、いく
らかのドライブ能力が必要になる。そこで、上記インバ
ータ２２，２３にバッファ（反転バッファ）としての役
割を持たせたのである。詳しく言えば、部分積生成回路
５０の負荷が大きくなった場合、パストランジスタ出力
をそのまま用いたのでは極端に速度低下を招くおそれが
ある。このような問題を、部分積生成回路５０内でバッ
ファするように構成したことで防止できたのである。そ
して、パストランジスタ対７の側で部分積を、パストラ
ンジスタ対８の側で部分積の反転値を、それぞれ生成し
た上で、各々を反転させるようにしたから、部分積の正
転信号と反転信号とが同時に必要とされる場合でも、速
度低下が防止されるのである。
は、以下の理由による。即ち、部分積生成回路５０の出
力側には、半加算器や全加算器が接続されるので、いく
らかのドライブ能力が必要になる。そこで、上記インバ
ータ２２，２３にバッファ（反転バッファ）としての役
割を持たせたのである。詳しく言えば、部分積生成回路
５０の負荷が大きくなった場合、パストランジスタ出力
をそのまま用いたのでは極端に速度低下を招くおそれが
ある。このような問題を、部分積生成回路５０内でバッ
ファするように構成したことで防止できたのである。そ
して、パストランジスタ対７の側で部分積を、パストラ
ンジスタ対８の側で部分積の反転値を、それぞれ生成し
た上で、各々を反転させるようにしたから、部分積の正
転信号と反転信号とが同時に必要とされる場合でも、速
度低下が防止されるのである。
【００４１】
【発明の効果】以上説明したように、この発明によれ
ば、被乗数の部分積出力までのゲート段数は、前記のパ
ストランジスタ群と正負対応パストランジスタ群の２段
となり、しかも、パストランジスタは高速であるから、
部分積出力を高速で行うことが可能となる。また、従来
のマルチプレクサによる構成に比べても、パストランジ
スタの個数を少なくでき、回路規模を小さくできる。前
記のスイッチトランジスタ構成部により、前記１Ｘ及び
２Ｘが否定を示す値のとき、第１のノードには第１の電
位が、第２のノードには第２の電位が生じるので、論理
矛盾のない出力が得られることになる。また、反転出力
用の正負対応パストランジスタ群を備えた構成であれ
ば、余計なゲートを介在させる必要がないので、反転出
力生成を高速化できる。また、出力部にインバータを接
続した構成であれば、負荷が大きい場合でも速度低下の
問題を解消することができる。
ば、被乗数の部分積出力までのゲート段数は、前記のパ
ストランジスタ群と正負対応パストランジスタ群の２段
となり、しかも、パストランジスタは高速であるから、
部分積出力を高速で行うことが可能となる。また、従来
のマルチプレクサによる構成に比べても、パストランジ
スタの個数を少なくでき、回路規模を小さくできる。前
記のスイッチトランジスタ構成部により、前記１Ｘ及び
２Ｘが否定を示す値のとき、第１のノードには第１の電
位が、第２のノードには第２の電位が生じるので、論理
矛盾のない出力が得られることになる。また、反転出力
用の正負対応パストランジスタ群を備えた構成であれ
ば、余計なゲートを介在させる必要がないので、反転出
力生成を高速化できる。また、出力部にインバータを接
続した構成であれば、負荷が大きい場合でも速度低下の
問題を解消することができる。
【図１】この発明の実施の形態の部分積生成回路の回路
図である。
図である。
【図２】この発明の実施の形態で使用したブースエンコ
ーダの回路図である。
ーダの回路図である。
１，２，４，５，７ａ，７ｂ，８ａ，８ｂ パストラン
ジスタ ３ 第１のノード ６ 第２のノード １０，１１ ＮチャネルトＭＯＳランジスタ １２，１３ ＰチャネルＭＯＳトランジスタ ２２ 第１のインバータ ２３ 第２のインバータ
ジスタ ３ 第１のノード ６ 第２のノード １０，１１ ＮチャネルトＭＯＳランジスタ １２，１３ ＰチャネルＭＯＳトランジスタ ２２ 第１のインバータ ２３ 第２のインバータ
Claims (3)
- 【請求項１】 被乗数Ｘに対して１倍することを示す信
号１Ｘと、その反転信号１Ｘ＿Ｂと、被乗数Ｘに対して
２倍することを示す信号２Ｘと、その反転信号２Ｘ＿Ｂ
と、正であるか負であるかを示す信号ＣＯＭＰと、その
反転信号ＣＯＭＰ＿Ｂと、をブースエンコーダから入力
するとともに、被乗数Ｘの任意の１ビットｘi と、その
反転信号ｘi ＿Ｂと、前記ｘi の一桁下位の１ビットｘ
i-1 と、その反転信号ｘi-1 ＿Ｂと、を入力し、部分積
を出力する部分積生成回路であって、 前記ｘi を入力する第１のパストランジスタ、ｘi-1 を
入力する第２のパストランジスタ、ｘi ＿Ｂを入力する
第３のパストランジスタ、及びｘi-1 ＿Ｂを入力する第
４のパストランジスタを備え、１Ｘが肯定を示す値のと
きｘi ，ｘi ＿Ｂを通過させるが、１Ｘが否定を示す値
のときｘi ，ｘi ＿Ｂを通過させず、２Ｘが肯定を示す
値のときｘi-1 ，ｘi-1 ＿Ｂを通過させるが、２Ｘが否
定を示す値のときｘi-1 ，ｘi-1 ＿Ｂを通過させないよ
うに構成されたパストランジスタ群と、 第１のパストランジスタの出力点と第２のパストランジ
スタの出力点とを接続して第１のノードとし、この第１
のノードと第１の電位との間に二つのスイッチトランジ
スタを直列接続し、一方のスイッチトランジスタのゲー
トには１Ｘ＿Ｂが入力され、他方のスイッチトランジス
タのゲートには２Ｘ＿Ｂが入力されるように構成され、
第３のパストランジスタの出力点と第４のパストランジ
スタの出力点とを接続して第２のノードとし、この第２
のノードと第２の電位との間に二つのスイッチトランジ
スタを直列接続し、一方のスイッチトランジスタのゲー
トには１Ｘが入力され、他方のスイッチトランジスタの
ゲートには２Ｘが入力されるように構成され、前記１Ｘ
及び２Ｘが否定を示す値のとき、第１のノードには第１
の電位が、第２のノードには第２の電位が各々生じるよ
うに構成されたスイッチトランジスタ構成部と、 前記第１のノードに接続された第５のパストランジスタ
と、第２のノードに接続された第６のパストランジスタ
とから成り、その出力端を互いに接続してこれを出力部
とし、ＣＯＭＰが否定を示す値のとき、第１のノードの
値を通過させ、前記ＣＯＭＰが肯定を示す値のとき、第
２のノードの値を通過させる正負対応パストランジスタ
群と、 を備えたことを特徴とする部分積生成回路。 - 【請求項２】 請求項１の部分積生成回路において、更
に、前記第２のノードに接続された第７のパストランジ
スタと、第１のノードに接続された第８のパストランジ
スタとから成り、その出力端を互いに接続してこれを出
力部とし、前記ＣＯＭＰが否定を示す値のとき、第２の
ノードの値を通過させ、前記ＣＯＭＰが肯定を示す値の
とき、第１のノードの値を通過させる反転出力用の正負
対応パストランジスタ群を備えたことを特徴とする部分
積生成回路。 - 【請求項３】 請求項２の部分積生成回路において、前
記正負対応パストランジスタ群の出力部に第１のインバ
ータを接続し、前記反転出力用の正負対応パストランジ
スタ群の出力部に第２のインバータを接続したことを特
徴とする部分積生成回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30450197A JP3396720B2 (ja) | 1997-11-06 | 1997-11-06 | 部分積生成回路 |
| US09/186,581 US6066978A (en) | 1997-11-06 | 1998-11-05 | Partial product generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30450197A JP3396720B2 (ja) | 1997-11-06 | 1997-11-06 | 部分積生成回路 |
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| JPH11143686A JPH11143686A (ja) | 1999-05-28 |
| JP3396720B2 true JP3396720B2 (ja) | 2003-04-14 |
Family
ID=17933800
Family Applications (1)
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|---|---|---|---|
| JP30450197A Expired - Fee Related JP3396720B2 (ja) | 1997-11-06 | 1997-11-06 | 部分積生成回路 |
Country Status (2)
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| JP (1) | JP3396720B2 (ja) |
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-
1998
- 1998-11-05 US US09/186,581 patent/US6066978A/en not_active Expired - Fee Related
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