JPH035095B2 - - Google Patents
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- JPH035095B2 JPH035095B2 JP61064604A JP6460486A JPH035095B2 JP H035095 B2 JPH035095 B2 JP H035095B2 JP 61064604 A JP61064604 A JP 61064604A JP 6460486 A JP6460486 A JP 6460486A JP H035095 B2 JPH035095 B2 JP H035095B2
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- 230000000694 effects Effects 0.000 description 2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
〔概要〕
２つのＮチヤネル回路ブロツクと２つのＰチヤ
ネル回路ブロツクとで構成した、CMOS構成の
EOR又はENOR論理回路であり、素子数の低減
とゲート数を減らして高速化を図る。
ネル回路ブロツクとで構成した、CMOS構成の
EOR又はENOR論理回路であり、素子数の低減
とゲート数を減らして高速化を図る。
本発明は、２入力以上のEOR（排他的OR）回
路又はENOR（排他的NOR回路）に係り、特に、
CMOS構成の論理回路に関する。
路又はENOR（排他的NOR回路）に係り、特に、
CMOS構成の論理回路に関する。
従来のCMOS構成の２入力EOR論理回路（偶
パリテイ発生、チエツク回路）を第４図に示す。
第４図の回路は２入力をＸ，Ｙとし、２個のイン
バータＧ１，Ｇ４と３個のNANDゲートＧ２，
Ｇ３，Ｇ５で構成されている。なお、第４図にお
いて、〇印が付されたトランジスタがｐ−
chMOSトランジスタを表し、〇印がないトラン
ジスタがｎ−chMOSトランジスタを表す（以下
同様に表す）。
パリテイ発生、チエツク回路）を第４図に示す。
第４図の回路は２入力をＸ，Ｙとし、２個のイン
バータＧ１，Ｇ４と３個のNANDゲートＧ２，
Ｇ３，Ｇ５で構成されている。なお、第４図にお
いて、〇印が付されたトランジスタがｐ−
chMOSトランジスタを表し、〇印がないトラン
ジスタがｎ−chMOSトランジスタを表す（以下
同様に表す）。
このEOR論理回路は素子数としては、16個の
トランジスタが必要である。また、入力から出力
まで最高３ゲートを通る。
トランジスタが必要である。また、入力から出力
まで最高３ゲートを通る。
次に、第５図に従来の入力Ｘ，Ｙ，Ｚの３入力
EOR論理回路（偶パリテイの発生回路）の例を
示す。この場合、１〜５の５個のNANDゲート
と６〜８の３個のインバータが必要であり、さら
に素子数が多くなり、この例では素子数は38トラ
ンジスタを要する。
EOR論理回路（偶パリテイの発生回路）の例を
示す。この場合、１〜５の５個のNANDゲート
と６〜８の３個のインバータが必要であり、さら
に素子数が多くなり、この例では素子数は38トラ
ンジスタを要する。
以上のように、従来のCMOSE OR論理回路で
は、素子数が多く、また入力から出力までのゲー
ト数が多く動作速度がそれだけ遅くなるという欠
点があつた。また、従来のCMOS EOR論理回路
でその反転出力を得ようとする場合には、インバ
ータを付加することが必要であり、素子数、ゲー
ト数が増加し、更に速度が遅くなるという欠点が
あつた。
は、素子数が多く、また入力から出力までのゲー
ト数が多く動作速度がそれだけ遅くなるという欠
点があつた。また、従来のCMOS EOR論理回路
でその反転出力を得ようとする場合には、インバ
ータを付加することが必要であり、素子数、ゲー
ト数が増加し、更に速度が遅くなるという欠点が
あつた。
本発明の一般化した回路構成を、EOR論理回
路：偶パリテイ発生回路について第１図に表して
いる。第１図は、ｎ入力の論理回路であり、ｎ
（ｎ≧２）入力のCMOS論理回路において、ｎ個
の入力信号をＸ，Y1，Y2…Yo-1とするとき、 ２つのＮチヤネル回路ブロツクQN１，QN２
と２つのＰチヤネル回路ブロツクQP１，QP２と
を有し、 該回路ブロツクQN１，QP１はそれぞれｎ−
１個のＮチヤネルトランジスタの直列回路を2n-2
列及びｎ−１個のＰチヤネルトランジスタの直列
回路を2n-2列備え、該回路ブロツクQN１，QP１
において全列の該直列回路はＸ反転入力線と出力
線間に並列接続され、該回路ブロツクQN２，
QP２はそれぞれｎ−１個のＮチヤネルトランジ
スタの直列回路を2n-2列及びｎ−１個のＰチヤネ
ルトランジスタの直列回路を2n-2列備えてなり、
該回路ブロツクQN２，QP２において全列の該
直列回路はＸ入力線と出力線間に並列接続され、 それぞれの回路ブロツクの各列の各トランジス
タのゲートには前記ｎ−１個の入力信号Y1，Y2
…Yo-1またはその反転信号が接続されてなり、
その際、 該回路ブロツクQN１（又はQN２）の１列の
中で前記入力信号Y1〜Yo-1の内から奇数個選び
その列のトランジスタのゲートに接続し、その列
の残りのトランジスタのゲートには残りの入力信
号Y1〜Yo-1の反転信号を接続し、他の１列の中
で前記入力信号Y1〜Yo-1の他の奇数個選びその
列のトランジスタのゲートに接続し、その列の残
りのトランジスタのゲートには残りの入力信号
Y1〜Yo-1の反転信号を接続し、以下同様にして
残りの列においても１列の中で前記入力信号Y1
〜Yo-1の内から更に他の奇数個選びその列のト
ランジスタのゲートに接続し、その列の残りのト
ランジスタのゲートには残りの入力信号Y1〜
Yo-1の反転信号を接続することにより、該回路
ブロツクQN１（又はQN２）のトランジスタ列
において、2n-2通りの接続をなし、 該回路ブロツクQN２（又はQN１）の１列の
中で前記入力信号Y1〜Yo-1の内から０又は偶数
個選びその列のトランジスタのゲートに接続し、
その列の残りのトランジスタのゲートには残りの
入力信号Y1〜Yo-1の反転信号を接続し、他の１
列の中で前記入力信号Y1〜Yo-1の他の０又は偶
数個選びその列のトランジスタのゲートに接続
し、その列の残りのトランジスタのゲートには残
りの入力信号Y1〜Yo-1の反転信号を接続し、以
下同様にして残りの列においても１列の中で前記
入力信号Y1〜Yo-1の中から更に他の０又は偶数
個選びその列のトランジスタのゲートに接続し、
その列の残りのトランジスタのゲートには残りの
入力信号Y1〜Yo-1の反転信号を接続することに
より、該回路ブロツクQN２（又はQN１）のト
ランジスタ列において、2n-2通りの接続をなし、 該回路ブロツクQP１（又はQP２）の１列の中
で前記入力信号Y1〜Yo-1の反転信号の中から奇
数個選びその列のトランジスタのゲートに接続
し、その列の残りのトランジスタのゲートには残
りの入力信号Y1〜Yo-1を接続し、他の１列の中
で前記入力信号Y1〜Yo-1の反転信号の他の奇数
個選びその列のトランジスタのゲートに接続し、
残りのトランジスタのゲートには残りの入力信号
Y1〜Yo-1を接続し、以下同様にして残りの列に
おいても１列の中で前記入力信号Y1〜Yo-1の反
転信号の中から更に他の奇数個選びその列のトラ
ンジスタのゲートに接続し、その列の残りのトラ
ンジスタのゲートには残りの入力信号Y1〜Yo-1
を接続することにより、該回路ブロツクQP１
（又はQP２）のトランジスタ列において、2n-2通
りの接続をなし、 該回路ブロツクQP２（又はQP１）の１列の中
で前記入力信号Y1〜Yo-1の反転信号の中から０
又は偶数個選びその列のトランジスタのゲートに
接続し、その列の残りのトランジスタのゲートに
は残りの入力信号Y1〜Yo-1を接続し、他の１列
の中で前記入力信号Y1〜Yo-1の反転信号の他の
０又は偶数個選びその列のトランジスタのゲート
に接続し、その列の残りのトランジスタのゲート
には残りの入力信号Y1〜Yo-1を接続し、以下同
様にして残りの列においても１列の中で前記入力
信号Y1〜Yo-1の反転信号の中から更に他の０又
は偶数個選びその列のトランジスタのゲートに接
続し、その列の残りのトランジスタのゲートには
残りの入力信号Y1〜Yo-1を接続することにより、
該回路ブロツクQN２（又はQP１）のトランジ
スタ列において、2n-2通りの接続をなしてなるこ
とを特徴とするｎ入力の論理回路を提供する。
路：偶パリテイ発生回路について第１図に表して
いる。第１図は、ｎ入力の論理回路であり、ｎ
（ｎ≧２）入力のCMOS論理回路において、ｎ個
の入力信号をＸ，Y1，Y2…Yo-1とするとき、 ２つのＮチヤネル回路ブロツクQN１，QN２
と２つのＰチヤネル回路ブロツクQP１，QP２と
を有し、 該回路ブロツクQN１，QP１はそれぞれｎ−
１個のＮチヤネルトランジスタの直列回路を2n-2
列及びｎ−１個のＰチヤネルトランジスタの直列
回路を2n-2列備え、該回路ブロツクQN１，QP１
において全列の該直列回路はＸ反転入力線と出力
線間に並列接続され、該回路ブロツクQN２，
QP２はそれぞれｎ−１個のＮチヤネルトランジ
スタの直列回路を2n-2列及びｎ−１個のＰチヤネ
ルトランジスタの直列回路を2n-2列備えてなり、
該回路ブロツクQN２，QP２において全列の該
直列回路はＸ入力線と出力線間に並列接続され、 それぞれの回路ブロツクの各列の各トランジス
タのゲートには前記ｎ−１個の入力信号Y1，Y2
…Yo-1またはその反転信号が接続されてなり、
その際、 該回路ブロツクQN１（又はQN２）の１列の
中で前記入力信号Y1〜Yo-1の内から奇数個選び
その列のトランジスタのゲートに接続し、その列
の残りのトランジスタのゲートには残りの入力信
号Y1〜Yo-1の反転信号を接続し、他の１列の中
で前記入力信号Y1〜Yo-1の他の奇数個選びその
列のトランジスタのゲートに接続し、その列の残
りのトランジスタのゲートには残りの入力信号
Y1〜Yo-1の反転信号を接続し、以下同様にして
残りの列においても１列の中で前記入力信号Y1
〜Yo-1の内から更に他の奇数個選びその列のト
ランジスタのゲートに接続し、その列の残りのト
ランジスタのゲートには残りの入力信号Y1〜
Yo-1の反転信号を接続することにより、該回路
ブロツクQN１（又はQN２）のトランジスタ列
において、2n-2通りの接続をなし、 該回路ブロツクQN２（又はQN１）の１列の
中で前記入力信号Y1〜Yo-1の内から０又は偶数
個選びその列のトランジスタのゲートに接続し、
その列の残りのトランジスタのゲートには残りの
入力信号Y1〜Yo-1の反転信号を接続し、他の１
列の中で前記入力信号Y1〜Yo-1の他の０又は偶
数個選びその列のトランジスタのゲートに接続
し、その列の残りのトランジスタのゲートには残
りの入力信号Y1〜Yo-1の反転信号を接続し、以
下同様にして残りの列においても１列の中で前記
入力信号Y1〜Yo-1の中から更に他の０又は偶数
個選びその列のトランジスタのゲートに接続し、
その列の残りのトランジスタのゲートには残りの
入力信号Y1〜Yo-1の反転信号を接続することに
より、該回路ブロツクQN２（又はQN１）のト
ランジスタ列において、2n-2通りの接続をなし、 該回路ブロツクQP１（又はQP２）の１列の中
で前記入力信号Y1〜Yo-1の反転信号の中から奇
数個選びその列のトランジスタのゲートに接続
し、その列の残りのトランジスタのゲートには残
りの入力信号Y1〜Yo-1を接続し、他の１列の中
で前記入力信号Y1〜Yo-1の反転信号の他の奇数
個選びその列のトランジスタのゲートに接続し、
残りのトランジスタのゲートには残りの入力信号
Y1〜Yo-1を接続し、以下同様にして残りの列に
おいても１列の中で前記入力信号Y1〜Yo-1の反
転信号の中から更に他の奇数個選びその列のトラ
ンジスタのゲートに接続し、その列の残りのトラ
ンジスタのゲートには残りの入力信号Y1〜Yo-1
を接続することにより、該回路ブロツクQP１
（又はQP２）のトランジスタ列において、2n-2通
りの接続をなし、 該回路ブロツクQP２（又はQP１）の１列の中
で前記入力信号Y1〜Yo-1の反転信号の中から０
又は偶数個選びその列のトランジスタのゲートに
接続し、その列の残りのトランジスタのゲートに
は残りの入力信号Y1〜Yo-1を接続し、他の１列
の中で前記入力信号Y1〜Yo-1の反転信号の他の
０又は偶数個選びその列のトランジスタのゲート
に接続し、その列の残りのトランジスタのゲート
には残りの入力信号Y1〜Yo-1を接続し、以下同
様にして残りの列においても１列の中で前記入力
信号Y1〜Yo-1の反転信号の中から更に他の０又
は偶数個選びその列のトランジスタのゲートに接
続し、その列の残りのトランジスタのゲートには
残りの入力信号Y1〜Yo-1を接続することにより、
該回路ブロツクQN２（又はQP１）のトランジ
スタ列において、2n-2通りの接続をなしてなるこ
とを特徴とするｎ入力の論理回路を提供する。
また、上記回路構成において、EOR論理回
路：偶パリテイ発生、チエツク回路を得ることが
でき、またQN１とQN２，QP１とQP２とを入
れかえた場合（括弧の中）、EOR論理回路の反転
論理ENOR回路：奇パリテイ発生、チエツク回
路を得ることができる。
路：偶パリテイ発生、チエツク回路を得ることが
でき、またQN１とQN２，QP１とQP２とを入
れかえた場合（括弧の中）、EOR論理回路の反転
論理ENOR回路：奇パリテイ発生、チエツク回
路を得ることができる。
上記構成において、QN１の１列の中でｎ−１
個から奇数個選ぶのは2o-2通りあり、QN2の中で
ｎ−１個から０または偶数個選ぶのは2n-2通りあ
り、QP１の１列の中でｎ−１個から奇数個選ぶ
のは2n-2通りあり、QP２の１列の中でｎ−１個
から０または偶数個選ぶのは2n-2通りあり、各回
路ブロツクにおいてトランジスタ列の数は2n-2で
ある。
個から奇数個選ぶのは2o-2通りあり、QN2の中で
ｎ−１個から０または偶数個選ぶのは2n-2通りあ
り、QP１の１列の中でｎ−１個から奇数個選ぶ
のは2n-2通りあり、QP２の１列の中でｎ−１個
から０または偶数個選ぶのは2n-2通りあり、各回
路ブロツクにおいてトランジスタ列の数は2n-2で
ある。
そして、上記回路において、素子数は４＋２×
（ｎ−１）＋４×〔〔ｎ−１）×2n-2〕＝４＋２・（ｎ
−１）＋2n（ｎ−１）となる。
（ｎ−１）＋４×〔〔ｎ−１）×2n-2〕＝４＋２・（ｎ
−１）＋2n（ｎ−１）となる。
本発明によれば、特に、ｎ＝２〜３において、
素子数を従来より大幅に低減することができる。
素子数を従来より大幅に低減することができる。
また、第１図の回路からわかるように、入力か
ら出力までに信号は実質的に最大２ゲートを通過
すれば良く、回路動作は従来より高速化される。
ら出力までに信号は実質的に最大２ゲートを通過
すれば良く、回路動作は従来より高速化される。
第２図は本発明の第１の実施例のEOR論理回
路であり、２入力の場合を示している。
路であり、２入力の場合を示している。
前記第１図と対応すると、QN１に相当するｎ
−chトランジスタTN１と、QN２に相当するｎ
−chトランジスタTN２、及びQP１に相当する
ｐ−chトランジスタTP１，QP２に相当するｐ−
chトランジスタTP２を有し、Ｘ入力にはインバ
ータINV1及びINV2が備えられ、また、Ｙ入力に
はINV3が備えられており、図のように各トラン
ジスタには入力信号Ｙ又はＹバーがそれぞれのゲ
ートに印加され、入力信号ＸがトランジスタTP
２とTN２の接続ノードに、また入力信号Ｘバー
がトランジスタTN１とTP１との接続ノードに
印加される。また、トランジスタTN１，TN２，
TP１，TP２の他の接続ノードには出力端子Ｏが
接続している。
−chトランジスタTN１と、QN２に相当するｎ
−chトランジスタTN２、及びQP１に相当する
ｐ−chトランジスタTP１，QP２に相当するｐ−
chトランジスタTP２を有し、Ｘ入力にはインバ
ータINV1及びINV2が備えられ、また、Ｙ入力に
はINV3が備えられており、図のように各トラン
ジスタには入力信号Ｙ又はＹバーがそれぞれのゲ
ートに印加され、入力信号ＸがトランジスタTP
２とTN２の接続ノードに、また入力信号Ｘバー
がトランジスタTN１とTP１との接続ノードに
印加される。また、トランジスタTN１，TN２，
TP１，TP２の他の接続ノードには出力端子Ｏが
接続している。
動作を説明すると、
Ｘ，Ｙが「０、０」の時
Ｘ，Ｙが“Ｌ”
トランジスタTN２がON、TP１がOFFTP
２がON、TN１がOFFXが“Ｌ”、Ｘバーが
“Ｈ”だからTN２を通して出力ノードはＸに
引かれ“Ｌ”となる。出力Ｏは“０”となる。
２がON、TN１がOFFXが“Ｌ”、Ｘバーが
“Ｈ”だからTN２を通して出力ノードはＸに
引かれ“Ｌ”となる。出力Ｏは“０”となる。
Ｘ，Ｙが「０、１」の時
Ｘが“Ｌ”、Ｙが“Ｈ”
TN１とTP１がON、TP２とTN２がOFF
でＸバーが“Ｈ”だから“Ｈ”の方にトランジ
スタTP１を通して引つぱられる。出力Ｏは
“１”となる。
でＸバーが“Ｈ”だから“Ｈ”の方にトランジ
スタTP１を通して引つぱられる。出力Ｏは
“１”となる。
Ｘ，Ｙが「１、０」の時
Ｘが“Ｈ”、Ｙが“Ｌ”
TP２とTN２がON、TN１とTP１がOFFX
が“Ｈ”だからTP２を通して、出力ノードは
“Ｈ”に引つぱられる。出力Ｏは“１”となる。
が“Ｈ”だからTP２を通して、出力ノードは
“Ｈ”に引つぱられる。出力Ｏは“１”となる。
Ｘ，Ｙが「１、１」の時
Ｘが“Ｈ”、Ｙが“Ｈ”
TN１とTP１がON、TN２とTP２がOFFX
バーは“Ｌ”だからTN１を通して出力ノード
は“Ｌ”に引つぱられる。出力Ｏは“０”とな
る。
バーは“Ｌ”だからTN１を通して出力ノード
は“Ｌ”に引つぱられる。出力Ｏは“０”とな
る。
以上で本実施例の回路がEOR論理回路機能を
有することがわかる。
有することがわかる。
ここで、ゲート数についてみると、第２図にお
いて、出力Ｏが引つぱられるのは、例えば出力Ｏ
が結ばれるノードを通し、TN２を通して２段目
のインバータINV2が“Ｌ”に引く。又は、TP２
を通して２段目のインバータINV2で“Ｈ”に引
つぱるという径路であるから、２段であることが
わかる。従来例（３ゲート）よりそれだけスピー
ドアツプを図ることができる。
いて、出力Ｏが引つぱられるのは、例えば出力Ｏ
が結ばれるノードを通し、TN２を通して２段目
のインバータINV2が“Ｌ”に引く。又は、TP２
を通して２段目のインバータINV2で“Ｈ”に引
つぱるという径路であるから、２段であることが
わかる。従来例（３ゲート）よりそれだけスピー
ドアツプを図ることができる。
また本実施例の素子数は10トランジスタで済
み、従来例の16トランジスタよりずつと少ない。
み、従来例の16トランジスタよりずつと少ない。
次に第３図に本発明の第２の実施例を示し、３
入力のEOR論理回路を示す。本実施例は３入力
偶パリテイ発生、チエツク回路が実現される。
入力のEOR論理回路を示す。本実施例は３入力
偶パリテイ発生、チエツク回路が実現される。
第１図の一般化した回路と対応すると、回路ブ
ロツクQP１に相当する回路はｐ−chトランジス
タTP１１〜TP１４で構成され、回路ブロツク
QP２に相当する回路はｐ−chトランジスタTP２
１〜TP２４で構成され、回路ブロツクQN１に
相当する回路はｎ−chトランジスタTN１１〜
TN１４で構成され、回路ブロツクQN２に相当
する回路はｎ−chトランジスタTP２１〜TP２
４で構成される。
ロツクQP１に相当する回路はｐ−chトランジス
タTP１１〜TP１４で構成され、回路ブロツク
QP２に相当する回路はｐ−chトランジスタTP２
１〜TP２４で構成され、回路ブロツクQN１に
相当する回路はｎ−chトランジスタTN１１〜
TN１４で構成され、回路ブロツクQN２に相当
する回路はｎ−chトランジスタTP２１〜TP２
４で構成される。
この回路によれば、入力Ｘ，Ｙ，Ｚの３つの入
力と出力Ｏを合計して偶数となるような出力Ｏが
得られる。
力と出力Ｏを合計して偶数となるような出力Ｏが
得られる。
従来例の３入力EOR論理回路では、素子数と
してトランジスタ38個が必要であつたが、本実施
例では24トランジスタに低減できる。
してトランジスタ38個が必要であつたが、本実施
例では24トランジスタに低減できる。
また、ゲート数についても、本実施例では実質
的に２段で済み、高速動作が可能となる。
的に２段で済み、高速動作が可能となる。
以上の実施例では、EOR論理回路（偶パリテ
イ発生回路）の例で説明したが、本発明において
は、EORの反転出力ENORが簡単に得られると
いう利点がある。即ち、前記に述べたように、上
記回路構成において、入力信号のＸとＸバーと
を入れかえる、QN１とQN２を入換え、及び
QP１とQP２を入換える、又は入力信号のY1
〜Yo-1の内いずれか一つとその反転信号とを入
れかえることにより、EOR論理の反転論理
ENORを得ることができ、奇パリテイ発生、チ
エツク回路を得ることができる。例えば、第２図
の実施例でみると、トランジスタTN１，TN２，
TP１，TP２のｐ−chとｎ−chを入換えること
により、TN１，TN２をｐ−chにし、TP１，
TP２をｎ−chとすることにより、EORを反転出
力ENORが得られる。
イ発生回路）の例で説明したが、本発明において
は、EORの反転出力ENORが簡単に得られると
いう利点がある。即ち、前記に述べたように、上
記回路構成において、入力信号のＸとＸバーと
を入れかえる、QN１とQN２を入換え、及び
QP１とQP２を入換える、又は入力信号のY1
〜Yo-1の内いずれか一つとその反転信号とを入
れかえることにより、EOR論理の反転論理
ENORを得ることができ、奇パリテイ発生、チ
エツク回路を得ることができる。例えば、第２図
の実施例でみると、トランジスタTN１，TN２，
TP１，TP２のｐ−chとｎ−chを入換えること
により、TN１，TN２をｐ−chにし、TP１，
TP２をｎ−chとすることにより、EORを反転出
力ENORが得られる。
以上のことから明らかなように、本発明によれ
ば、例えば２〜３入力においてEOR又はENOR
論理回路の素子数を低減することが可能となると
いう利点、及び、ゲート数を減らすことができ、
高速動作が可能になるという利点がある。また、
簡単な変更でEORまたはENOR論理が得られ、
偶パリテイまたは奇パリテイ発生、チエツク回路
を簡単に（インバータを付加すること無しで）得
ることができる。
ば、例えば２〜３入力においてEOR又はENOR
論理回路の素子数を低減することが可能となると
いう利点、及び、ゲート数を減らすことができ、
高速動作が可能になるという利点がある。また、
簡単な変更でEORまたはENOR論理が得られ、
偶パリテイまたは奇パリテイ発生、チエツク回路
を簡単に（インバータを付加すること無しで）得
ることができる。
第１図は本発明の一般化された回路を示す図、
第２図は本発明の実施例の２入力EOR論理回路
の回路図、第３図は本発明の実施例の偶パリテイ
発生、チエツク回路を構成する３入力EOR論理
回路の回路図、第４図は従来例の２入力EOR論
理回路の回路図、第５図は従来例の３入力EOR
論理回路の回路図である。 QN１，QN２……Ｎチヤネル回路ブロツク、
QP１，QP２……Ｐチヤネル回路ブロツク、Ｘ，
Y1，Y2…Yo-1……入力信号、TP１，TP２……
ｐ−chトランジスタ、TN１，TN２……ｎ−ch
トランジスタ、TP１１〜TP１４……ｐ−chト
ランジスタ、TN１１〜TN１４……ｎ−chトラ
ンジスタ、TP２１〜TP２４……ｐ−chトラン
ジスタ、TN２１〜TN２４……ｎ−chトランジ
スタ。
第２図は本発明の実施例の２入力EOR論理回路
の回路図、第３図は本発明の実施例の偶パリテイ
発生、チエツク回路を構成する３入力EOR論理
回路の回路図、第４図は従来例の２入力EOR論
理回路の回路図、第５図は従来例の３入力EOR
論理回路の回路図である。 QN１，QN２……Ｎチヤネル回路ブロツク、
QP１，QP２……Ｐチヤネル回路ブロツク、Ｘ，
Y1，Y2…Yo-1……入力信号、TP１，TP２……
ｐ−chトランジスタ、TN１，TN２……ｎ−ch
トランジスタ、TP１１〜TP１４……ｐ−chト
ランジスタ、TN１１〜TN１４……ｎ−chトラ
ンジスタ、TP２１〜TP２４……ｐ−chトラン
ジスタ、TN２１〜TN２４……ｎ−chトランジ
スタ。
Claims (1)
- 【特許請求の範囲】 １ ｎ（ｎ≧２）入力のCMOS論理回路におい
て、ｎ個の入力信号をＸ，Y1，Y2…Yo-1とする
とき、 ２つのＮチヤネル回路ブロツクQN１，QN２
と２つのＰチヤネル回路ブロツクQP１，QP２と
を有し、 該回路ブロツクQN１，QP１はそれぞれｎ−
１個のＮチヤネルトランジスタの直列回路を2n-2
列及びｎ−１個のＰチヤネルトランジスタの直列
回路を2n-2列備え、該回路ブロツクQN１，QP１
において全列の該直列回路はＸ反転入力線と出力
線間に並列接続され、該回路ブロツクQN２，
QP２はそれぞれｎ−１個のＮチヤネルトランジ
スタの直列回路を2n-2列及びｎ−１個のＰチヤネ
ルトランジスタの直列回路を2n-2列備えてなり、
該回路ブロツクQN２，QP２において全列の該
直列回路はＸ入力線と出力線間に並列接続され、 それぞれの回路ブロツクの各列の各トランジス
タのゲートには前記ｎ−１個の入力信号Y1，Y2
…Yo-1またはその反転信号が接続されてなり、 該回路ブロツクQN１（又はQN２）の１列の
中で前記入力信号Y1〜Yo-1の内から奇数個選び
その列のトランジスタのゲートに接続し、その列
の残りのトランジスタのゲートには残りの入力信
号Y1〜Yo-1の反転信号を接続し、他の１列の中
で前記入力信号Y1〜Yo-1の他の奇数個選びその
列のトランジスタのゲートに接続し、その列の残
りのトランジスタのゲートには残りの入力信号
Y1〜Yo-1の反転信号を接続し、以下同様にして
残りの列においても１列の中で前記入力信号Y1
〜Yo-1の内から更に他の奇数個選びその列のト
ランジスタのゲートに接続し、その列の残りのト
ランジスタのゲートには残りの入力信号Y1〜
Yo-1の反転信号を接続することにより、該回路
ブロツクQN１（又はQN２）のトランジスタ列
において、2n-2通りの接続をなし、 該回路ブロツクQN２（又はQN１）の１列の
中で前記入力信号Y1〜Yo-1の内から０又は偶数
個選びその列のトランジスタのゲートに接続し、
その列の残りのトランジスタのゲートには残りの
入力信号Y1〜Yo-1の反転信号を接続し、他の１
列の中で前記入力信号Y1〜Yo-1の他の０又は偶
数個選びその列のトランジスタのゲートに接続
し、その列の残りのトランジスタのゲートには残
りの入力信号Y1〜Yo-1の反転信号を接続し、以
下同様にして残りの列においても１列の中で前記
入力信号Y1〜Yo-1の中から更に他の０又は偶数
個選びその列のトランジスタのゲートに接続し、
その列の残りのトランジスタのゲートには残りの
入力信号Y1〜Yo-1の反転信号を接続することに
より、該回路ブロツクQN２（又はQN１）のト
ランジスタ列において、2n-2通りの接続をなし、 該回路ブロツクQP１（又はQP２）の１列の中
で前記入力信号Y1〜Yo-1の反転信号の中から奇
数個選びその列のトランジスタのゲートに接続
し、その列の残りのトランジスタのゲートには残
りの入力信号Y1〜Yo-1を接続し、他の１列の中
で前記入力信号Y1〜Yo-1の反転信号の他の奇数
個選びその列のトランジスタのゲートに接続し、
残りのトランジスタのゲートには残りの入力信号
Y1〜Yo-1を接続し、以下同様にして残りの列に
おいても１列の中で前記入力信号Y1〜Yo-1の反
転信号の中から更に他の奇数個選びその列のトラ
ンジスタのゲートに接続し、その列の残りのトラ
ンジスタのゲートには残りの入力信号Y1〜Yo-1
を接続することにより、該回路ブロツクQP１
（又はQP２）のトランジスタ列において、2n-2通
りの接続をなし、 該回路ブロツクQP２（又はQP１）の１列の中
で前記入力信号Y1〜Yo-1の反転信号の中から０
又は偶数個選びその列のトランジスタのゲートに
接続し、その列の残りのトランジスタのゲートに
は残りの入力信号Y1〜Yo-1を接続し、他の１列
の中で前記入力信号Y1〜Yo-1の反転信号の他の
０又は偶数個選びその列のトランジスタのゲート
に接続し、その列の残りのトランジスタのゲート
には残りの入力信号Y1〜Yo-1を接続し、以下同
様にして残りの列においても１列の中で前記入力
信号Y1〜Yo-1の反転信号の中から更に他の０又
は偶数個選びその列のトランジスタのゲートに接
続し、その列の残りのトランジスタのゲートには
残りの入力信号Y1〜Yo-1を接続することにより、
該回路ブロツクQP２（又はQP１）のトランジス
タ列において、2n-2通りの接続をなしてなること
を特徴とする論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064604A JPS62220028A (ja) | 1986-03-20 | 1986-03-20 | 論理回路 |
| US07/022,292 US4775810A (en) | 1986-03-20 | 1987-03-05 | Parity check logic circuit |
| KR8702184A KR900003071B1 (en) | 1986-03-20 | 1987-03-12 | Logic circuit |
| EP87104102A EP0238091A3 (en) | 1986-03-20 | 1987-03-20 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064604A JPS62220028A (ja) | 1986-03-20 | 1986-03-20 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62220028A JPS62220028A (ja) | 1987-09-28 |
| JPH035095B2 true JPH035095B2 (ja) | 1991-01-24 |
Family
ID=13263023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61064604A Granted JPS62220028A (ja) | 1986-03-20 | 1986-03-20 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4775810A (ja) |
| EP (1) | EP0238091A3 (ja) |
| JP (1) | JPS62220028A (ja) |
| KR (1) | KR900003071B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5777608A (en) * | 1989-03-10 | 1998-07-07 | Board Of Regents, The University Of Texas System | Apparatus and method for in-parallel scan-line graphics rendering using content-searchable memories |
| US4989180A (en) * | 1989-03-10 | 1991-01-29 | Board Of Regents, The University Of Texas System | Dynamic memory with logic-in-refresh |
| US5758148A (en) * | 1989-03-10 | 1998-05-26 | Board Of Regents, The University Of Texas System | System and method for searching a data base using a content-searchable memory |
| US5043605A (en) * | 1989-06-26 | 1991-08-27 | At&T Bell Laboratories | CMOS to ECL output buffer |
| US5341052A (en) * | 1991-12-04 | 1994-08-23 | North American Philips Corporation | Arbiter with test capability and associated testing method |
| US5404448A (en) * | 1992-08-12 | 1995-04-04 | International Business Machines Corporation | Multi-pixel access memory system |
| JP2807170B2 (ja) * | 1993-06-01 | 1998-10-08 | 松下電器産業株式会社 | 演算装置 |
| US5608741A (en) * | 1993-11-23 | 1997-03-04 | Intel Corporation | Fast parity generator using complement pass-transistor logic |
| FR2720852B1 (fr) * | 1994-06-01 | 1996-08-02 | Matra Mhs | Dispositif de détection de transition engendrant une impulsion de durée variable. |
| JP3708168B2 (ja) * | 1995-06-13 | 2005-10-19 | 富士通株式会社 | 遅延装置 |
| US5523707A (en) * | 1995-06-30 | 1996-06-04 | International Business Machines Corporation | Fast, low power exclusive or circuit |
| US5748547A (en) * | 1996-05-24 | 1998-05-05 | Shau; Jeng-Jye | High performance semiconductor memory devices having multiple dimension bit lines |
| US6148034A (en) * | 1996-12-05 | 2000-11-14 | Linden Technology Limited | Apparatus and method for determining video encoding motion compensation vectors |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101238A (en) * | 1978-01-27 | 1979-08-09 | Hitachi Ltd | Parity circuit |
| JPS56126326A (en) * | 1980-03-11 | 1981-10-03 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Logic circuit |
-
1986
- 1986-03-20 JP JP61064604A patent/JPS62220028A/ja active Granted
-
1987
- 1987-03-05 US US07/022,292 patent/US4775810A/en not_active Expired - Lifetime
- 1987-03-12 KR KR8702184A patent/KR900003071B1/ko not_active IP Right Cessation
- 1987-03-20 EP EP87104102A patent/EP0238091A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62220028A (ja) | 1987-09-28 |
| US4775810A (en) | 1988-10-04 |
| KR870009552A (ko) | 1987-10-27 |
| EP0238091A2 (en) | 1987-09-23 |
| EP0238091A3 (en) | 1989-12-27 |
| KR900003071B1 (en) | 1990-05-07 |
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|---|---|---|---|
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