JP3072887B2 - フィールドプログラマブルゲートアレイ - Google Patents
フィールドプログラマブルゲートアレイInfo
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Description
数のスイッチ素子のオン状態あるいはオフ状態を書き込
むことで、所望のユーザ論理回路を定義できるようにし
たフィールドプログラマブルゲートアレイに係り、特
に、備えられているトランジスタなどの素子の使用効率
を向上させて、より規模が大きなユーザ論理回路を定義
できるようにすると共に、パストランジスタのみで構成
される論理回路の論理演算系統のトランジスタ段数をよ
り抑えることで、動作速度を向上させながら、一方、比
較的複雑な論理も実現可能とし、特に従来のパストラン
ジスタのみで構成される論理回路では苦手な論理も、よ
り容易に実現可能とすることができるフィールドプログ
ラマブルゲートアレイに関する。
とや、動作速度を向上させることを目的とし、パストラ
ンジスタ論理回路と称するものが提供されている。この
パストランジスタ論理回路は、NチャネルMOSトラン
ジスタやPチャネルMOSトランジスタ等、入力の論理
値に応じて出力がオンオフするパストランジスタを、複
数、直列あるいは並列に接続することで、論理積演算や
論理和演算等を行う回路を構成し、所望の論理回路を得
るようにしたものである。
は、CVSL(cascode voltage switch logic)として
知られるパストランジスタ論理回路や、CPL(comple
mentary pass-transistor logic )として知られるパス
トランジスタ論理回路、又、SRPL(swing restored
pass-transistor logic)として知られるパストランジ
スタ論理回路がある。更に、このようなパストランジス
タ論理回路には、DSL(differential split-level C
MOS logic )として知られるパストランジスタ論理回路
や、DPL(double pass-transistor logic)として知
られるパストランジスタ論理回路、又、DCVSPG
(differential cascode voltage switch with the pas
s-gate)として知られるパストランジスタ論理回路があ
る。
を用いたフィールドプログラマブルゲートアレイ(fiel
d programmable gate array :以降、FPGAと称す
る)も提供されている。このFPGAは、ユーザが内部
の多数のスイッチ素子のオン状態やオフ状態を書き込む
ことで、所望のユーザ論理回路を定義できるようにされ
ている。又、近年では、このようなFPGAにも、前述
のようなパストランジスタ論理回路を備えたものが見ら
れる。
ようなプログラマブル論理ブロックを有するFPGAが
提供されている(USP5367208)。この図1で
は、NチャネルMOSトランジスタのトランジスタM1
及びPチャネルMOSトランジスタのトランジスタM2
によって、1つのパスゲートが構成されている。又、N
チャネルMOSトランジスタのトランジスタM3及びP
チャネルMOSトランジスタのトランジスタM4によっ
て、別のパスゲートが構成されている。このように、こ
の図1に示されるプログラマブル論理ブロックでは、1
系統のパスゲート1段を使用したパストランジスタ論理
回路が組み込まれている。
2に示されるようなプログラマブル論理ブロックを作り
込んだものがある。ここで、この図2に示される論理ブ
ロックG1及びOR論理ゲートG2及びAND論理ゲー
トG3によって、次式に示されるような論理演算がなさ
れている。なお、以降、「バー」は負論理を示す。
S1は、それぞれ次の通りである。
PチャネルMOSトランジスタTPとNチャネルMOS
トランジスタTNとで構成されるパスゲートを、作図の
便宜上、同3図符号Aのように定義する。このパスゲー
トは図4中のパスゲートT1〜T6である。
2のプログラマブル論理ブロック全体の内部回路構成
は、公表されてはいないが、ほぼ図4に示されるものと
考えられる。この図4に示されるプログラマブル論理ブ
ロックは、1系統の2段構成である。
c社による、2個の6入力AND論理ゲートと、4個の
2入力ANDを使用したプログラマブル論理ブロックの
ものが、USP5122685に開示されている。又、
Xilinx社の「プログラマブル・ロジック・データ
ブック」1994/1995 P2-12,13には、ルックアップテーブ
ル方式のFPGAが開示されている。
ランジスタ論理回路を備えた従来のFPGAは、使用す
るトランジスタ数の割に、実現できる回路規模が小さく
なってしまうという問題がある。パストランジスタ論理
回路では、実現しようとする論理回路によっては必要と
するトランジスタ等の素子数を抑え、トランジスタ等の
素子の使用効率を向上することができるものがある。一
方、実現しようとする論理回路によっては逆に、このよ
うな素子の使用効率が低下してしまうものがあるという
問題がある。
2入力のNAND論理回路やNOR論理回路等といった
ものでは、このような傾向が強く、従来のパストランジ
スタ論理回路を備えたFPGAでは、トランジスタ等の
素子の使用効率が低下してしまう傾向がある。従って、
このように使用効率が低下してしまうと、使用するトラ
ンジスタ数の割に、実現できる回路規模が小さくなって
しまう。
多積項演算を行うためには、複数のパスゲートをカスケ
ード接続する。このため、論理段数が深くなってしまい
遅延時間が長くなってしまうという問題を生じてしま
う。
ブロック間の配線は一般に容量が大きい。このため、消
費電力が大きくなる傾向がある。又、このような容量の
ある配線を、パストランジスタ論理回路のパスゲートの
みで構成された論理回路では駆動することができないた
め、何等かの工夫が必要である。
くなされたもので、備えられているトランジスタなどの
素子の使用効率を向上させて、より規模が大きなユーザ
論理回路を定義できるようにすると共に、パストランジ
スタのみで構成される論理回路の論理演算系統のトラン
ジスタ段数をより抑えることで、動作速度を向上させな
がら、一方、比較的複雑な論理も実現可能とし、特に従
来のパストランジスタのみで構成される論理回路では苦
手な論理も、より容易に実現可能とすることができるパ
ストランジスタ論理回路を提供することを目的とする。
の多数のスイッチ素子のオン状態あるいはオフ状態を書
き込むことで、所望のユーザ論理回路を定義できるよう
にしたフィールドプログラマブルゲートアレイにおい
て、入力の論理値に応じて出力がオンオフするパストラ
ンジスタの直列接続の定義、あるいは並列接続の定義を
前記スイッチ素子で行うことで、論理積演算や論理和演
算等を行なう、ある論理値を出力するまでの経路として
定義される論理演算系統を複数形成し、これら論理演算
系統から得られる、複数の出力をそれぞれ個別に入力す
る多入力CMOS論理回路を備えたことにより、前記課
題を解決したものである。
ネルMOSトランジスタ及び1つのインバータを有し、
一方の前記NチャネルMOSトランジスタの一方のソー
ス/ドレインが信号aの入力とされ、他方の前記Nチャ
ネルMOSトランジスタの一方のソース/ドレインが信
号bの入力とされ、これらNチャネルMOSトランジス
タそれぞれの他方のソース/ドレインが相互に接続され
て、1つの出力とされ、一方の前記NチャネルMOSト
ランジスタのゲートに信号cを入力し、他方の前記Nチ
ャネルMOSトランジスタのゲートに、前記信号cを前
記インバータで反転した信号(cバー)を入力する構成
とされた、単位パスゲートを備えるようにしたことによ
り、前記課題を解決すると共に、前記ユーザ論理回路を
定義する際に有用な前記単位パスゲートを見出し提供す
ることで、トランジスタ等の素子の使用効率を更に向上
させたものである。
MOS論理回路の少なくとも一部の入力に、該入力が未
使用となった場合に電源VDDにプルアップあるいはグ
ランドGNDにプルダウンの少なくともいずれか一方の
設定をするための前記スイッチ素子が接続されているこ
とにより、前記課題を解決すると共に、FPGAのプロ
グラマブル論理ブロックにおけるユーザ論理回路の定義
をより柔軟に行えるようにしたものである。
CMOS論理回路の出力にドライブ能力が大きいインバ
ータを設け、プログラマブル論理ブロックの外部への信
号出力を考慮するようにしたことにより、前記課題を解
決すると共に、FPGAにおけるプログラマブル論理ブ
ロックから他のプログラマブル論理ブロックへの、一般
に負荷が大きくなる傾向のある信号出力をより容易に行
えるようにしたものである。
理演算系統に対して、複数の前記多入力CMOS論理回
路を備えるようにし、これら論理演算系統の内で少なく
とも一部のものの出力が、複数の前記多入力CMOS論
理回路の、いずれの任意のものにも入力できるようにさ
れていることにより、前記課題を解決すると共に、パス
トランジスタで未使用となるものを減少し、トランジス
タ等の素子の使用効率を更に向上したものである。
入力CMOS論理回路の出力あるいは外部配線要素のい
ずれか1つを選択する前記スイッチ素子を経由してフリ
ップフロップを接続し、選択的に該フリップフロップを
用いて、前記ユーザ論理回路を定義できるようにしたこ
とにより、プログラマブル論理ブロックにおけるフリッ
プフロップを用いたユーザ論理回路の定義の便宜を図
り、更に、トランジスタ等の素子数が多いフリップフロ
ップの使用効率を向上できるようにしたものである。
系統の入力にインバータ及び前記スイッチ素子を設け、
該スイッチ素子によって、当該論理演算系統の入力の信
号の非反転あるいは反転を選択定義できるようにしたこ
とにより、前記課題を解決すると共に、FPGAのプロ
グラマブル論理ブロックへ入力された信号の非反転ある
いは反転の設定をより自由に行えるようにしたものであ
る。
る。
た論理演算を、パストランジスタを直列あるいは並列に
接続した論理回路を用いて行なって、ある論理値を出力
するまでの経路を論理演算系統と定義する。本発明にお
いては、このような論理演算系統を複数形成すると共
に、これら論理演算系統から得られる、複数の出力をそ
れぞれ個別に入力する多入力CMOS論理回路を備える
ようにしている。この多入力CMOS論理回路を本発明
は具体的に限定するものではないが、例えば、該多入力
CMOS論理回路は多入力のNAND論理回路やNOR
論理回路等を用いることができる。
ストランジスタを主とした論理回路を備えると共に、こ
の出力を後段の多入力CMOS論理回路で受けるという
ものである。即ち、本発明では、パストランジスタ論理
回路とCMOS論理回路との複合的な構成の特徴を有し
ている。
タ論理回路でより有利に実現できる論理は前段側でパス
トランジスタを用いながら構成し、一方、多変数の多論
理積項演算という、パストランジスタ論理回路では苦手
な論理は後段の多入力CMOS論理回路で構成すること
ができる。又、後段(最終段)にはこのような多入力C
MOS論理回路が備えられているため、本発明のパスト
ランジスタ論理回路より更に後段(多入力CMOS論理
回路よりも更に後段)に対する信号の立ち上がり速度や
立ち下がり速度が改善され、該信号の論理値判定閾値付
近となる時間が短縮されるため、本発明の多入力CMO
S論理回路における貫通電流をより低減することができ
る。
形態を詳細に説明する。
PGAのプログラマブル論理ブロックの構成を示すブロ
ック図である。
は、この図5に示される如く、論理回路部分D1〜D5
によって構成されている。論理回路部分D1は図6に、
論理回路部分D2は図7に、論理回路部分D3は図8
に、論理回路部分D4は図9に、又、論理回路部分D5
は図10に、それぞれの内部のより詳細な回路構成が示
される。
1は論理回路部分D3に、配線N1及びN2によって接
続されている。論理回路部分D2及び論理回路部分D3
は、配線N3及びN4によって接続されている。又、論
理回路部分D4に対して、論理回路部分D1〜D3はそ
れぞれ、配線N5〜N7によって接続されている。又、
論理回路部分D3及び論理回路部分D5は、配線N8〜
N10によって接続されている。
配線要素S0〜Snは、この図5にその全体が示される
プログラマブル論理ブロックが、外部に対して信号の入
力、あるいは出力、更には双方向での入出力を行うため
のものであり、都合(k+n)本設けられている。又、
論理回路部分D1〜D5は、図6〜図10等にも示され
る如く、電源VDD及びグランドGNDを用いて電源が
供給されているが、この図5ではプルアップに用いる電
源VDD及びプルダウンに用いるグランドGNDを明瞭
とするため、論理回路部分D1〜D3に対して、電源V
DDの配線及びグランドGNDの配線が図示されてい
る。
路部分D2は図7に示される如く、これら論理回路部分
D1及びD2は、同一の回路構成となっている。即ち、
論理回路部分D1は、合計9個のインバータI1〜I9
と、合計6個のパストランジスタM1〜M6とにより構
成されている。一方、論理回路部分D2についても、合
計9個のインバータI10〜I18と、合計6個のパス
トランジスタM7〜M12とにより構成されている。
れ以降の各図においても、それぞれの図中で直交する配
線に付与された○印は、アンチヒューズである。該アン
チヒューズは、図中で直交する該当する配線間に対して
所定以上の電圧を印加することで、これら配線間の絶縁
膜に対してストレスを加え、元々オフ状態であったこれ
ら配線間に対してオン状態を書き込むものである。本実
施形態のFPGAでは、このようなアンチヒューズを多
数備えており、ユーザはこのような内部の多数のアンチ
ヒューズ(スイッチ素子)に対して選択的にオン状態を
書き込むことで所望のユーザ論理回路を定義する。
スゲートの回路図である。
トランジスタ、即ちパストランジスタM1及びM2と、
1つのインバータとで構成される単位パスゲートが示さ
れている。ここで、パストランジスタM1の一方のソー
ス/ドレインが信号aの入力とされ、パストランジスタ
M2の一方のソース/ドレインが信号bの入力とされて
いる。又、これらパストランジスタM1及びM2それぞ
れの他方のソース/ドレインが相互に接続されて、1つ
の出力Xとされている。パストランジスタM1のゲート
には信号cが入力されている。又、パストランジスタM
2のゲートには、前記信号cをインバータIで反転した
信号(cバー)が入力されている。インバータIは信号
cに応じてパストランジスタM2をオン/オフする。従
って、パストランジスタM1とパストランジスタM2と
は、コンプリメンタリ動作を行う。なお、この図11に
示される単位パストランジスタでは、下記に示されるよ
うな論理演算がなされる。
は、パストランジスタM1〜M6及びインバータI7〜
I9によって、このような単位パスゲートが3つ構成さ
れている。又、図7に示される論理回路部分D2におい
ては、パストランジスタM7〜M12及びインバータI
16〜I18によって、このような単位パスゲートが3
つ構成されている。
スゲートは、ユーザ論理回路の定義の際に頻繁に用いる
ことができる。従って、プログラマブル論理ブロックに
おいて、このような単位パスゲートを用いながらユーザ
論理回路を定義できるようにすることで、トランジスタ
等の素子の使用効率を向上させることができる。
スゲートのフレキシブル構成を示す回路図である。
分D1のパストランジスタM1〜M6及びインバータI
7〜I9による3つの単位パスゲート、更にはアンチヒ
ューズF11、F12、F21及びF22による、フレ
キシブル構成が示される。なお、論理回路部分D2につ
いても、パストランジスタM7〜M12及びインバータ
I16〜I18による3つの単位パスゲート、又4つの
アンチヒューズによって、同様のフレキシブル構成がな
されている。
おいて、アンチヒューズF11及びF22を共にオン状
態とすることによって、下記の(5)式の論理演算を行
う構成とすることができる。あるいは、アンチヒューズ
F12及びF21を共にオン状態とすることによって、
入力信号名は異なるものの、下記の(5)式と同様の論
理演算の構成を得ることができる。
とのいずれか一方を、外部配線要素から入力した信号と
すれば、パストランジスタ論理回路2段とパストランジ
スタ論理回路1段を合成したような論理回路を構成する
こともできる。ここで、アンチヒューズF22だけオン
状態とした場合、下記の(6)式の論理演算を行う構成
となる。
れば、多様なユーザ論理回路の定義が可能となる。例え
ば、インバータI9を含む単位パスゲートを用いて、出
力Zを得るための1段構成のパストランジスタ論理回路
とすることもできる。あるいは、インバータI7を含む
単位パスゲートとインバータI9を含む単位パスゲート
とを用いて2段構成のパストランジスタ論理回路を定義
することもできる。又、インバータI8を含む単位パス
ゲートと、インバータI9を含む単位パスゲートとを用
いて2段構成のパストランジスタ論理回路を定義するこ
ともできる。あるいは、これらを組合せ、一部1段構成
で一部2段構成のパストランジスタ論理回路を定義する
ことも可能である。
NAND論理ゲートの回路図である。
ジスタTP11〜TP17及びNチャネルMOSトラン
ジスタTN11〜TN13で構成される3入力NAND
論理ゲートが示される。該論理ゲートは、(Z=((W
・X・Y)バー))の論理演算を行い、図13中の符号
G1の図記号や、符号G2で示される図記号で示すこと
とする。又、このような3入力NAND論理ゲートは、
本実施形態においては、図9に示される如く論理回路部
分D4で用いられ、図10で示される如く論理回路部分
D5に用いられている。
ランジスタTP15〜TP17は、電源電圧VDDまで
プルアップするための小さなPチャネルMOSトランジ
スタである。図13において3つの信号W〜Yのすべて
がH状態となって出力ZがL状態となると、これらPチ
ャネルMOSトランジスタTP15〜TP17はすべて
オン状態となる。このようなプルアップを行うPチャネ
ルMOSトランジスタTP15〜TP17を備えること
で、NAND論理演算を行うために用いられるPチャネ
ルMOSトランジスタTP11〜TP13がオフ状態と
なるべきところ、弱いオン状態となってしまっても、出
力Zはより確実にL状態とされるため、貫通電流が流れ
てしまうことを低減することができる。該貫通電流は、
PチャネルMOSトランジスタTP11〜TP13の少
なくともいずれか1つを流れ、更にNチャネルMOSト
ランジスタTN11〜TN13を流れる電流である。
ともいずれか1つがL状態の場合は、PチャネルMOS
トランジスタTP11〜TP13のいずれかがオフ状態
となるべきところ弱いオン状態となってしまっても、N
チャネルMOSトランジスタTN11〜TN13のいず
れか少なくとも1つがオフ状態であるため、貫通電流は
流れない。
PチャネルMOSトランジスタTP15〜TP17を備
えることで、ノイズ耐性を向上することもできる。
H状態の場合を考える。この場合、入力W〜YのH状態
の電圧レベルが低下していると、ノイズによってL状態
と判定されてしまい、出力Zは本来L状態となるべきと
ころH状態に誤動作してしまう。しかしながら、このよ
うなプルアップを行うPチャネルMOSトランジスタT
P15〜TP17を備えれば、入力信号W〜YのH状態
の電圧レベルが低下しにくくなり、ノイズ耐性が向上さ
れる。
とL状態が混在する場合を考える。この場合、出力Zは
H状態である。H状態の電圧レベルが低下している入力
信号W〜Yが、ノイズによってL状態になっても出力Z
はH状態のままであり、出力ZがL状態となって誤動作
してしまうことがない。
理ブロックの第1出力経路の一部を示す論理回路図であ
る。
バータI9を含む単位パスゲートと、論理回路部分D2
のインバータI18を含む単位パスゲートと、論理回路
部分D3からの配線N7の回路と、論理回路部分D4の
3入力NAND論理ゲートGとが示されている。ここ
で、この3入力NAND論理ゲートには、図15、又前
述の図9にも示されるように、ドライブ能力が大きなP
チャネルMOSトランジスタTP17及びNチャネルM
OSトランジスタTN14で構成されるインバータが設
けられている。該インバータは、本実施形態のプログラ
マブル論理ブロックの外部への信号出力について考慮し
て設けられており、プログラマブル論理ブロック間の比
較的容量が大きな配線でもより容易に駆動できるように
考慮されている。ここで、本実施形態では論理回路部分
D4が備える3入力NAND論理ゲート及びドライブ能
力が大きくされたインバータを経て信号を出力する経路
を第1出力経路とし、その出力を出力01としている。
びNチャネルMOSトランジスタTN14によるインバ
ータを用いないで、3入力NAND論理ゲートGの出力
駆動能力を大きくすることも考えられる。しかしなが
ら、この場合、図13に示したPチャネルMOSトラン
ジスタTP11〜TP13及びNチャネルMOSトラン
ジスタTN11〜TN13の6個のトランジスタすべて
の大きさを増大させる必要がある。又、NチャネルMO
SトランジスタTN11〜TN13はソース及びドレイ
ンで直列接続されており、インピーダンスが高くなる傾
向があるため、出力駆動能力を高めるためにはトランジ
スタサイズを格段に増大させる必要がある。このような
点を考えると、図15や図9に示される如く、又後述す
る図10及び図16のPチャネルMOSトランジスタT
P27及びNチャネルMOSトランジスタTN24の如
く、ドライブ能力の大きなインバータを備えることは、
限られた集積回路面積で外部配線要素等を効果的に駆動
する点で非常に優れている。
路の定義について簡単に説明する。まず、3入力NAN
D論理ゲートGに対して信号N5を入力しない場合、ア
ンチヒューズF61及びF82をオン状態とすればよ
い。すると、信号N5は常にH状態となり、該信号N5
の入力は、3入力NAND論理ゲートの動作に対して影
響を及ぼさなくなる。
ートGへの入力を使用しない場合は、アンチヒューズF
64及びF84をオン状態にすればよい。又、信号N7
の3入力NAND論理ゲートGへの入力を使用しない場
合は、アンチヒューズF85をオン状態にすれば、信号
N7は電源電圧VDDにプルアップされ、H状態とな
り、該信号N7は3入力NAND論理ゲートGの動作に
影響を及ぼさなくなる。
動作を無効とし、出力Zから常時H状態が出力されるよ
うにする場合を考える。この場合、まず、アンチヒュー
ズF61及びF64をオン状態にする。このようにアン
チヒューズF61及びF64をオン状態にするのは、イ
ンバータI9及びI18の入力を安定させて、これらイ
ンバータI9及びI18の不安定動作を防ぐためであ
る。更に、アンチヒューズF63、F66あるいはF6
7の少なくともいずれか1つをオン状態とすれば、出力
Zは常時H状態とすることができ、3入力NAND論理
ゲートの動作を無効とすることができる。
論理回路のプログラマブル論理ブロックの第2出力経路
を示す論理回路図である。
にある、インバータI7を含む単位パスゲートと、イン
バータI8を含む単位パスゲートとが示されている。
又、論理回路部分D2にある、インバータI16を含む
単位パスゲートと、インバータI17を含む単位パスゲ
ートとが示される。論理回路部分D3が備えるインバー
タI20が示される。更に、論理回路部分D5にある、
3入力NAND論理ゲートGと、PチャネルMOSトラ
ンジスタTP27及びNチャネルMOSトランジスタT
N24で構成されるインバータとが示される。
5にある3入力NAND論理ゲートGと、PチャネルM
OSトランジスタTP27及びNチャネルMOSトラン
ジスタTN24で構成されるインバータとを経て本プロ
グラマブル論理ブロックから外部へ信号を出力する経路
を、第2出力経路とし、その出力を出力02としてい
る。このPチャネルMOSトランジスタTP27及びN
チャネルMOSトランジスタTN24によるインバータ
は、図15を用いて前述したPチャネルMOSトランジ
スタTP17及びNチャネルMOSトランジスタTN1
4によって構成されるインバータと同様、プログラマブ
ル論理ブロックの外部の、容量が大きな配線要素等の比
較的負荷が大きいものを効果的に駆動するために備えら
れるもので、比較的大きなトランジスタが用いられてい
る。
理回路部分D2が備える複数の単位パスゲートによる複
数の論理演算系統に対して、論理回路部分D4が備える
3入力NAND論理ゲートと、論理回路部分D5が備え
る3入力NAND論理ゲートとの、複数の多入力CMO
S論理回路を備えるようにしている。又、このように複
数の論理演算系統に対して、前述の第1出力経路及び第
2出力経路というように、複数の出力経路を備えている
とも言うことができる。
算系統に対して、複数の多入力CMOS論理回路を備
え、複数の出力経路を備えることで、一方の多入力CM
OS論理回路や出力経路で用いられない単位パスゲート
を、別の多入力CMOS論理回路や出力経路に用いるこ
とができる。従って、このように複数の多入力CMOS
論理回路間で単位パスゲートが融通され、又複数の出力
経路間で単位パスゲートが融通されるため、該単位パス
ゲートの使用効率を向上することができ、無駄に使われ
ずに残ってしまう単位パスゲートを減少することができ
ている。
統の論理演算系統のパストランジスタ論理回路1段を構
成でき、資源の有効活用ができている。又、3入力NA
ND論理ゲートGの入力Yについては、前述の第1出力
経路と同様、外部配線要素からの入力が可能である。
分D4及び論理回路部分D5にフリップフロップF1及
びF2を備えていることが特徴である。このようにフリ
ップフロップF1及びF2を備えることで、本実施形態
のプログラマブル論理ブロックでは、組合せ回路のみな
らず、順序回路をもユーザ論理回路中に定義することが
できるようになっている。
フロップF1及びF2に関する変形例の回路図である。
回路では、組合せ回路だけではなく、フリップフロップ
やレジスタ、ラッチ等を用いる順序回路が必ず存在する
ものである。このような順序回路がある割合は、アプリ
ケーション毎に異なるが、経験的には「4〜8変数の多
積項演算当たりフリップフロップ1個」である。しかし
ながら、複数のプログラマブル論理ブロックでフリップ
フロップやレジスタ又ラッチを相互に融通することがで
きれば、それぞれのプログラマブル論理ブロックが備え
るこのようなフリップフロップやレジスタ又ラッチ等の
個数を低減することができる。
第1出力経路に該当する3入力NAND論理ゲートG1
と共に、第2出力経路に相当する別の3入力NAND論
理ゲートG2の出力、更には外部配線要素、又はその入
力が接続されるインバータIの出力のいずれか1つを選
択して、フリップフロップF1の入力Dへ入力すること
ができるようになっている。即ち、フリップフロップF
1の入力Dの前方に3つのアンチヒューズが備えられる
ことで、該入力Dへ入力する信号を選択できるようにな
っている。
理ブロックの入力部分の回路図である。
分D1のインバータI7を含む単位パスゲートの入力信
号a及びbは、それぞれ、インバータI1及びI2又ア
ンチヒューズによって非反転あるいは反転を選択定義で
きるようになっている。又、このようなインバータI7
の単位パスゲートの入力部分だけでなく、論理回路部分
D1〜論理回路部分D3の信号入力部分には、同様にイ
ンバータ及びアンチヒューズ(スイッチ素子)が設けら
れ、該アンチヒューズによって、入力の信号の非反転あ
るいは反転を選択定義できるようになっている。この図
18の単位パスゲートは、信号a及びbをインバータI
1あるいはI2で反転しない場合、(Z=a・c+b・
(cバー))の論理演算を行う。
理ブロックにおいて、2つの信号が相互に反転の逆位相
の関係にある場合、信号送信側からこれら2つの信号を
別々に送ると、受信側までの外部配線要素を2系統占有
してしまう。これに対して、図18に示すように入力信
号の反転の有無を選択定義できるようにしておけば、必
要に応じて受信側で入力信号を反転することが容易にで
き、外部配線要素の使用を節約できる。
I1及びI2が入力信号を反転するためのインバータで
ある。又、図18の入力信号cを反転する必要がある場
合(Z=a・(cバー)+b・c)は、外部配線要素か
ら信号を選択するときに、入力信号aとbとを入れ替え
ればよい。
態のプログラマブル論理ブロックについて説明したが、
以下に、このようなプログラマブル論理ブロックで定義
することができるユーザ論理回路の例を説明する。ここ
で、プログラマブル論理ブロックの入力信号の反転のバ
リエーションは考慮せず、すべて正論理の信号として扱
う。
きるユーザ論理回路の第1例の論理回路図である。
22に示される単位パスゲートU1〜U6は、図20に
示されるように、パストランジスタM1及びM2又イン
バータIで構成される単位パスゲートUxである。又、
NAND論理ゲートG1及びG2は、前述の図13に示
す通りである。
(7)式に示される論理演算結果が出力される。該論理
演算では、扱える変数が合計15個であり、7変数の積
項を合計16個まで扱うことができる。
(8)式に示されるような論理演算結果が出力される。
ここで、この論理演算では、扱える変数が合計7個であ
り、5変数の積項を合計4個まで扱うことができる。
ることができるユーザ論理回路の第2例の回路図であ
る。
式で示されるような論理演算結果が出力される。なお、
この論理演算において、扱える変数は合計11個であ
り、7変数の積項を合計4個扱うことができ、6変数の
積項を合計4個扱うことができ、5変数の積項を1個扱
うことができる。
(10)式で示される論理演算結果が示される。又、こ
の論理演算において、扱える変数は合計7個であり、5
変数の積項を合計4個まで扱うことができる。
定義することができるユーザ論理回路の第3例の回路図
である。
1)式に示される論理演算結果を出力することができ
る。この論理演算において、扱える変数は合計9個であ
り、6変数の積項を合計8個まで扱うことができる。
(12)式で示される論理演算結果が出力される。又、
この論理演算において、扱える変数は合計9個であり、
6変数の積項を合計8個まで扱うことができる。
本発明を適用して、FPGAにおいてパストランジスタ
論理回路を用いながら効果的にユーザ論理回路を定義で
きるようにすることができる。従って、本実施形態によ
れば、備えられているトランジスタなどの素子の使用効
率を向上させて、より規模が大きなユーザ論理回路を定
義できるようにすると共に、パストランジスタのみで構
成される論理回路の論理演算系統のトランジスタ段数を
より抑えることで、動作速度を向上させながら、一方、
比較的複雑な論理も実現可能とし、特に従来のパストラ
ンジスタのみで構成される論理回路では苦手な論理も、
より容易に実現可能とすることができるという優れた効
果を得ることができる。
ロックと、従来のパストランジスタ論理回路を用いるF
PGAのプログラマブル論理ブロックとを比較する。
Xilinx社のFPGAでは、4変数のファンクショ
ン・ジェネレータ2個と、これらの出力に1変数を加え
た3変数のファンクション・ジェネレータ1個を持つ。
は、すべての論理関数を発生できる。しかしながら、該
ファンクション・ジェネレータは、実用的な回路として
は極めて冗長である。該ファンクション・ジェネレータ
の内部回路構成は未公開であるが、アドレスデコーダ、
メモリ素子及び出力選択回路等が必要と考えられ、およ
そ144個のトランジスタを要するとみられる。又、3
変数のファンクション・ジェネレータは、およそ72個
のトランジスタを要するとみられる。従って、4変数の
ファンクション・ジェネレータ2個と3変数のファンク
ション・ジェネレータ1個とで構成される1つのプログ
ラマブル論理ブロックの組合せ回路では、合計約440
個のトランジスタが必要とみられる。
プ用の小さなPチャネルMOSトランジスタを除いて、
必要となるトランジスタは合計60個である。従って、
本実施形態のトランジスタ数は、上述のXilinx社
のもののおよそ7分の1であり、トランジスタの使用効
率が極めて高いことが判る。又、Xilinx社のもの
が9変数の積項の演算ができるのに対して、本実施形態
は7変数の積項までであるため、この点では本実施形態
は劣る。しかしながら、Xilinx社のものが9変数
までしか扱えないのに対して、本実施形態は15変数ま
で扱うことができ、この点では本実施形態は有利であ
る。Xilinx社のものが有意信号のパス段数がセレ
クタも入れて9段と予想されるのに対し、本実施形態は
6段であり、このようにパストランジスタ論理回路の段
数が短い分、本実施形態の方がより高速に動作すると見
込まれる。又、Xilinx社の有意信号がドライブす
る負荷容量の拡散容量換算数はおよそ69個と見込まれ
るのに対し、本実施形態では22個であり、本実施形態
の方が消費電力も小さいと予想される。又、Xilin
x社に対して、本実施形態の総合的なパフォーマンスは
約34倍になる。
社のCMOS論理回路を用いるFPGAとを比較する。
は、6入力AND論理ゲートが合計2個と2入力AND
論理ゲートが合計4個とマルチプレクサが設けられてお
り、2入力AND論理ゲートはいずれか1つが選択され
る。又、扱える変数が20個であるのに対して、実現で
きる回路は極めて小規模となる。しかしながら、約68
個のトランジスタを使用しているとみられる。このQu
ickLogic社のものは有意信号のパス段数が3〜
7段と予想され、高速であると考えられる。しかしなが
ら、本実施形態の積項数と同程度にするには、少なくと
も2段のプログラマブル論理ブロックのカスケード接続
が必要になる。このようにカスケード接続すると、外部
配線要素を使う必要があり、全体として本実施形態の
1.5倍程度遅く、又消費電力も約3倍程度大きいと見
込まれる。又、総合的なパフォーマンスは本実施形態の
方が約10倍になる。
理回路を用いたFPGAと本実施形態とを比較する。
スタを使用している点では、他のものに比べて最も本実
施形態に近い。しかしながら、前記USP536720
8では、1つのプログラマブル論理ブロックの構成は、
1段のパストランジスタを有する論理演算系統が1系統
のみとなっている。このように小規模であるため、使用
トランジスタ数は10個で、有意信号のパス段数も2段
と少ない。しかしながら、本実施形態の図5に示される
論理回路部分D1〜D3のみに限定した構成と同等にす
るためには、このActel社のものでは、合計6個の
プログラマブル論理ブロックを必要とする。又、本実施
形態の如く3入力NAND論理ゲートを更に2個備える
ようにするためには、Actel社のものでは更に2個
のプログラマブル論理ブロックを使うことになる。
数のプログラマブル論理ブロックを使う必要がある。こ
のため、負荷容量の大きな外部配線要素を使わざるを得
ず、本実施形態に比べて、遅延時間が約1.7倍長く、
消費電力が約5倍になる。又、総合的なパフォーマンス
は本実施形態の方が約11倍になるとみられる。
製品と本実施形態とを比較する。
回路を用いたFPGAは、パスゲート(マルチプレクサ
として用いられる)を使用している点では、本実施形態
に類似している。しかしながら、このパスゲートの用い
られるプログラマブル論理ブロックの構成は、2段のパ
スゲートを備えた論理演算系統が1系統のみである。
又、このActel社のものは、使用トランジスタ数は
28個で、有意信号のパス段数は4〜7段である。この
Actel社のもので本実施形態に近い構成のユーザ論
理回路を定義するためには、少なくとも3つのプログラ
マブル論理ブロックを必要とする。この場合、トランジ
スタ数は本実施形態の1.4倍となる。
のプログラマブル論理ブロックを使うために、負荷容量
の大きな外部配線要素を使わざるを得ず、本実施形態に
比べて、遅延時間が約2倍長く、消費電力が約3〜5倍
になると見込まれる。総合的なパフォーマンスは本実施
形態の方が約11倍になる。
ブル論理ブロックの中で、トランジスタを効率良く用い
て比較的大きな規模のユーザ論理回路を定義することが
できる。従って、トランジスタ数を同数とした場合、従
来のFPGAに比べて、本実施形態では約1.3〜7倍
のユーザ論理回路を収容することができる。
が少なく、且つ1個のプログラマブル論理ブロックの中
で比較的大きなユーザ論理回路を定義することができる
ので、従来のFPGAに比べ約1.5倍程度高速にする
ことができ、又消費電力は(1/3)〜(1/5)程度
とすることができる。又、本実施形態によれば、プログ
ラマブル論理ブロックの柔軟性が高いので、固定方式の
従来のFPGAに比べて使用し易く、チップ全体で実現
できるユーザ論理回路の回路規模を大きくすることがで
きる。又、本実施形態は、総合的なパフォーマンスを、
一般の市販品の約10〜34倍にすることができる。
論理回路を定義するスイッチ素子としてアンチヒューズ
を用いている。しかしながら、本発明のスイッチ素子
は、このようなものに限定されるものではなく、ヒュー
ズや、メモリに記憶されるデータに従ってオン状態やオ
フ状態となる半導体スイッチ等を用いてもよい。但し、
このスイッチ素子のオン抵抗は小さくする方が好まし
い。オン抵抗が大きくなってしまうと、動作速度が低下
してしまい、甚だしくは誤動作をもたらす恐れがある。
この点でアンチヒューズは最適であるといえる。
えられているトランジスタなどの素子の使用効率を向上
させて、より規模が大きなユーザ論理回路を定義できる
ようにすると共に、パストランジスタのみで構成される
論理回路の論理演算系統のトランジスタ段数をより抑え
ることで、動作速度を向上させながら、一方、比較的複
雑な論理も実現可能とし、特に従来のパストランジスタ
のみで構成される論理回路では苦手な論理も、より容易
に実現可能とすることができるという優れた効果を得る
ことができる。
GAの第1例の論理回路図
GAの第2例の論理回路図
ゲートの回路図
回路図
タ論理回路を用いるFPGAの全体構成を示すブロック
図
回路図
回路図
回路図
回路図
理回路図
回路図
図
理ゲートの回路図
ートの入力の設定を示す回路図
一部の回路図
形例の回路図
の入力部分での入力信号反転/非反転の設定部分の回路
図
のユーザ論理回路の回路図
位パスゲートの回路図
のユーザ論理回路の回路図
のユーザ論理回路の回路図
タ TN、TN1〜TN24…NチャネルMOSトランジス
タ T1〜T6…パスゲート I、I1〜I20…インバータ L0〜Lk、S0〜Sn…外部配線要素 N1〜N10…配線 VDD…電源 GND…グランド F、F1、F2…フリップフロップ F11、F12、F21、F22、F61〜F67、F
81〜F85…アンチヒューズ Ux、U1〜U6…単位パスゲート
Claims (7)
- 【請求項1】ユーザが内部の多数のスイッチ素子のオン
状態あるいはオフ状態を書き込むことで、所望のユーザ
論理回路を定義できるようにしたフィールドプログラマ
ブルゲートアレイにおいて、 入力の論理値に応じて出力がオンオフするパストランジ
スタの直列接続の定義、あるいは並列接続の定義を前記
スイッチ素子で行うことで、論理積演算や論理和演算等
を行なう、ある論理値を出力するまでの経路として定義
される論理演算系統を複数形成し、 これら論理演算系統から得られる、複数の出力をそれぞ
れ個別に入力する多入力CMOS論理回路を備えたこと
を特徴とするフィールドプログラマブルゲートアレイ。 - 【請求項2】請求項1において、 2つのNチャネルMOSトランジスタ及び1つのインバ
ータを有し、 一方の前記NチャネルMOSトランジスタの一方のソー
ス/ドレインが信号aの入力とされ、 他方の前記NチャネルMOSトランジスタの一方のソー
ス/ドレインが信号bの入力とされ、 これらNチャネルMOSトランジスタそれぞれの他方の
ソース/ドレインが相互に接続されて、1つの出力とさ
れ、 一方の前記NチャネルMOSトランジスタのゲートに信
号cを入力し、 他方の前記NチャネルMOSトランジスタのゲートに、
前記信号cを前記インバータで反転した信号(cバー)
を入力する構成とされた、 単位パスゲートを備えるようにしたことを特徴とするフ
ィールドプログラマブルゲートアレイ。 - 【請求項3】請求項1において、 前記多入力CMOS論理回路の少なくとも一部の入力
に、該入力が未使用となった場合に電源VDDにプルア
ップあるいはグランドGNDにプルダウンの少なくとも
いずれか一方の設定をするための前記スイッチ素子が接
続されていることを特徴とするフィールドプログラマブ
ルゲートアレイ。 - 【請求項4】請求項1において、 前記多入力CMOS論理回路の出力にドライブ能力が大
きいインバータを設け、プログラマブル論理ブロックの
外部への信号出力を考慮するようにしたことを特徴とす
るフィールドプログラマブルゲートアレイ。 - 【請求項5】請求項1において、 複数の前記論理演算系統に対して、複数の前記多入力C
MOS論理回路を備えるようにし、 これら論理演算系統の内で少なくとも一部のものの出力
が、複数の前記多入力CMOS論理回路の、いずれの任
意のものにも入力できるようにされていることを特徴と
するフィールドプログラマブルゲートアレイ。 - 【請求項6】請求項5において、 複数の前記多入力CMOS論理回路の出力あるいは外部
配線要素のいずれか1つを選択する前記スイッチ素子を
経由してフリップフロップを接続し、 選択的に該フリップフロップを用いて、前記ユーザ論理
回路を定義できるようにしたことを特徴とするフィール
ドプログラマブルゲートアレイ。 - 【請求項7】請求項1において、 前記論理演算系統の入力にインバータ及び前記スイッチ
素子を設け、 該スイッチ素子によって、当該論理演算系統の入力の信
号の非反転あるいは反転を選択定義できるようにしたこ
とを特徴とするフィールドプログラマブルゲートアレ
イ。
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US09/266,890 US6194914B1 (en) | 1995-09-22 | 1999-03-12 | Semiconductor integrated circuit capable of realizing logic functions |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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