JP3072888B2 - フィールドプログラマブルゲートアレイ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ユーザが内部の多
数のスイッチ素子のオン状態あるいはオフ状態を書き込
むことで、所望のユーザ論理回路を定義できるようにし
たフィールドプログラマブルゲートアレイに係り、特
に、備えられているトランジスタやスイッチ素子などの
諸素子の使用効率を向上させて、より規模が大きなユー
ザ論理回路を定義できるようにすると共に、パストラン
ジスタのみで構成される論理回路の論理演算系統のトラ
ンジスタ段数をより抑えることで、動作速度を向上させ
ると共に、容量が大きな外部配線要素へ出力する場合
や、ファンアウトが大きい場合にも動作速度を維持ない
し向上しながら消費電力を抑えるようにすることがで
き、低電源電圧においても正常動作し、更に、比較的複
雑な論理も実現可能とし、特に従来のパストランジスタ
のみで構成される論理回路では苦手な論理も、より容易
に実現可能とすることができるフィールドプログラマブ
ルゲートアレイに関する。

【０００２】

【従来の技術】従来から、用いる素子の数を低減するこ
とや、動作速度を向上させることを目的とし、パストラ
ンジスタ論理回路と称するものが提供されている。この
パストランジスタ論理回路は、ＮチャネルＭＯＳトラン
ジスタやＰチャネルＭＯＳトランジスタ等、入力の論理
値に応じて出力がオンオフするパストランジスタを、複
数、直列あるいは並列に接続することで、論理積演算や
論理和演算等を行う回路を構成し、所望の論理回路を得
るようにしたものである。

【０００３】このようなパストランジスタ論理回路に
は、ＣＶＳＬ（cascode voltage switch logic）として
知られるパストランジスタ論理回路や、ＣＰＬ（comple
mentary pass-transistor logic ）として知られるパス
トランジスタ論理回路、又、ＳＲＰＬ（swing restored
pass-transistor logic）として知られるパストランジ
スタ論理回路がある。更に、このようなパストランジス
タ論理回路には、ＤＳＬ（differential split-level C
MOS logic ）として知られるパストランジスタ論理回路
や、ＤＰＬ（double pass-transistor logic）として知
られるパストランジスタ論理回路、又、ＤＣＶＳＰＧ
（differential cascode voltage switch with the pas
s-gate）として知られるパストランジスタ論理回路があ
る。

【０００４】又、このようなパストランジスタ論理回路
を用いたフィールドプログラマブルゲートアレイ（fiel
d programmable gate array ：以降、ＦＰＧＡと称す
る）も提供されている。このＦＰＧＡは、ユーザが内部
の多数のスイッチ素子のオン状態やオフ状態を書き込む
ことで、所望のユーザ論理回路を定義できるようにされ
ている。又、近年では、このようなＦＰＧＡにも、前述
のようなパストランジスタ論理回路を備えたものが見ら
れる。

【０００５】例えば、Ａｃｔｅｌ社から図１に示される
ようなプログラマブル論理ブロックを有するＦＰＧＡが
提供されている。この図１に示される論理ブロックＧ１
及びＯＲ論理ゲートＧ２及びＡＮＤ論理ゲートＧ３で
は、次式に示されるような論理演算がなされている。な
お、以降、「バー」は負論理を示す。

【０００６】 Ｙ＝（Ｓ１バー）・（Ｓ０バー）・Ｄ００＋（Ｓ１バー）・Ｓ０・Ｄ０１ ＋Ｓ１・（Ｓ０バー）・Ｄ１０＋Ｓ１・Ｓ０・Ｄ１１ …（１）

【０００７】なお、上記の（１）式において、Ｓ０及び
Ｓ１は、それぞれ次の通りである。

【０００８】 Ｓ０＝Ａ０・Ｂ０ …（２） Ｓ１＝Ａ１＋Ｂ１ …（３）

【０００９】ここで、図２の符号Ｂで示されるように、
ＰチャネルＭＯＳトランジスタＴＰとＮチャネルＭＯＳ
トランジスタＴＮとで構成されるパスゲートを、作図の
便宜上、同２図符号Ａのように定義する。このパスゲー
トは図３中のパスゲートＴ１〜Ｔ６である。すると、前
述の（１）式の演算を行う、図１のプログラマブル論理
ブロック全体の内部回路構成は、公表されてはいない
が、ほぼ図３に示されるものと考えられる。この図３に
示されるプログラマブル論理ブロックは、１系統の２段
構成である。

【００１０】なお、ＦＰＧＡには、ＱｕｉｃｋＬｏｇｉ
ｃ社による、２個の６入力ＡＮＤ論理ゲートと４個の２
入力ＡＮＤとを使用した、図４に示されるようなプログ
ラマブル論理ブロックのものが、ＵＳＰ５１２２６８５
に開示されている。

【００１１】又、Ｘｉｌｉｎｘ社の「プログラマブル・
ロジック・データブック」1994/1995 P2-12,13には、ル
ックアップテーブル方式のＦＰＧＡが開示されている。

【００１２】

【発明が解決しようとする課題】しかしながら、パスト
ランジスタ論理回路を備えた従来のＦＰＧＡは、使用す
るトランジスタ数の割に、実現できる回路規模が小さく
なってしまうという問題がある。パストランジスタ論理
回路では、実現しようとする論理回路によっては必要と
するトランジスタ等の素子数を抑え、トランジスタ等の
素子の使用効率を向上することができるものがある。一
方、実現しようとする論理回路によっては逆に、このよ
うな素子の使用効率が低下してしまうものがあるという
問題がある。例えば、Ｘｉｌｉｎｘ社のものは、冗長な
アーキテクチャで、使用されないトランジスタが多い。
又、Ａｃｔｅｌ社やＱｕｉｃｋＬｏｇｉｃ社等のもの
は、トランジスタの使用効率は良くても、プログラマブ
ル論理ブロック１個あたりの使用効率が低い。

【００１３】一般に、比較的基本的な論理演算、例えば
２入力のＮＡＮＤ論理回路やＮＯＲ論理回路等といった
ものでは、このような傾向が強く、従来のパストランジ
スタ論理回路を備えたＦＰＧＡでは、トランジスタ等の
素子の使用効率が低下してしまう傾向がある。従って、
このように使用効率が低下してしまうと、使用するトラ
ンジスタ数の割に、実現できる回路規模が小さくなって
しまう。

【００１４】又、パストランジスタ論理回路で多変数の
多積項演算を行うためには、複数のパスゲートをカスコ
ード接続する。このため、論理段数が深くなって、信号
のパス段数が深くなってしまい遅延時間が長くなってし
まうという問題を生じてしまう。

【００１５】又、パストランジスタ論理回路のパスゲー
トにおいて、入力信号のＨレベルが電源ＶＤＤの電圧で
あったとしても、パスゲートを通過した信号のＨレベル
は、ＮチャネルＭＯＳトランジスタのスレッショルド電
圧程度低下してしまう。Ｈレベルの低下を防ぐために、
２個のＰチャネルＭＯＳトランジスタをカスコード接続
してＨレベルをプルアップする方法や、低下したＨレベ
ルのインバート信号をＰチャネルＭＯＳトランジスタの
ゲートにフィードバックしてＨレベルを電源ＶＤＤにプ
ルアップする方法がある。

【００１６】しかしながら、まず、カスコード接続する
方法は、常に信号とその反転信号の両極信号をパストラ
ンジスタ論理回路で作らなければならないためにトラン
ジスタ数が多くなり、チップ面積が増大してしまうとい
う問題がある。又、両極信号を送受するので、ＦＰＧＡ
に用いる場合はプログラマブル論理ブロック間を接続す
る外部配線要素が片極信号方式の約２倍必要になり、チ
ップ面積が増大してしまう。

【００１７】一方、低下したＨレベルのインバート信号
をＰチャネルＭＯＳトランジスタでプルアップする前述
の方法は、電源ＶＤＤが低い電圧の場合にインバータが
反転せず、回路が機能しないという問題がある。例え
ば、電源ＶＤＤが０．８Ｖで、低下したＨレベルが０．
３Ｖで、インバータの論理閾値が０．４Ｖの場合、イン
バータの出力はＨレベルのままであり、プルアップ用の
ＰチャネルＭＯＳトランジスタはオンにならない。結果
として、インバータには不要な貫通電流が流れて消費電
力の増大となる上、回路は動作しなくなる。

【００１８】ＮチャネルＭＯＳトランジスタとＰチャネ
ルＭＯＳトランジスタを用いたトランスファゲートは、
片極でよく、ＨレベルもＶＤＤまで上昇する。しかし、
ＰチャネルＭＯＳトランジスタのドライブ能力はＮチャ
ネルＭＯＳトランジスタの約１／３であるにもかかわら
ず、ＮチャネルＭＯＳトランジスタのサイズと同程度で
あり、不必要にチップ面積を増大させているという問題
がある。

【００１９】又、ＦＰＧＡにおいてプログラマブル論理
ブロック間の配線は一般に容量が大きい。このため、消
費電力が大きくなる傾向がある。又、このような容量の
ある配線を、パストランジスタ論理回路のパスゲートの
みで構成された論理回路では駆動することができないた
め、何等かの工夫が必要である。

【００２０】特に、ＦＰＧＡでは、プログラマブル論理
ブロックを接続する外部配線要素には、１００〜３００
個の多数のアンチヒューズ等の、論理回路をプログラム
するためのスイッチ素子が必要である。この様なスイッ
チ素子は容量が大きいので、外部配線要素に信号を出力
するための出力回路の負荷が増大し、消費電力が大きく
なってしまう。又、プルアップ用ＰチャネルＭＯＳトラ
ンジスタを備える回路へ出力する場合等、ファンアウト
が大きく負荷が大きい場合にも、消費電力が増大してし
まう。又、これらの消費電力が増大する場合には、動作
速度も低下する傾向がある。更には負荷が大き過ぎる
と、信号が伝わらなくなってしまう場合もある。

【００２１】本発明は、前記従来の問題点を解決するべ
くなされたもので、備えられているトランジスタやスイ
ッチ素子などの諸素子の使用効率を向上させて、より規
模が大きなユーザ論理回路を定義できるようにすると共
に、パストランジスタのみで構成される論理回路の論理
演算系統のトランジスタ段数をより抑えることで、動作
速度を向上させると共に、容量が大きな外部配線要素へ
出力する場合や、ファンアウトが大きい場合にも動作速
度を維持ないし向上しながら消費電力を抑えるようにす
ることができ、低電源電圧においても正常動作し、更
に、比較的複雑な論理も実現可能とし、特に従来のパス
トランジスタのみで構成される論理回路では苦手な論理
も、より容易に実現可能とすることができるパストラン
ジスタ論理回路を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明は、ユーザが内部
の多数のスイッチ素子のオン状態あるいはオフ状態を書
き込むことで、所望のユーザ論理回路を定義できるよう
にしたフィールドプログラマブルゲートアレイにおい
て、パストランジスタとして用いる２つのＮチャネルＭ
ＯＳトランジスタと、該ＮチャネルＭＯＳトランジスタ
より小さな、パストランジスタとして用いる２つのＰチ
ャネルＭＯＳトランジスタと、インバータとを備え、前
記ＮチャネルＭＯＳトランジスタの１つ、及び前記Ｐチ
ャネルＭＯＳトランジスタの１つがソース／ドレインで
並列接続されて、第１単位パスゲートを構成し、別の前
記ＮチャネルＭＯＳトランジスタ及び別の前記Ｐチャネ
ルＭＯＳトランジスタがソース／ドレインで並列接続さ
れて、第２単位パスゲートを構成し、前記第１単位パス
ゲートのソース／ドレインの一方には、入力信号Ａが入
力され、前記第２単位パスゲートのソース／ドレインの
一方には、入力信号Ｂが入力され、前記第１単位パスゲ
ートの他方のソース／ドレイン及び前記第２単位パスゲ
ートの他方のソース／ドレインが相互に接続されて、出
力信号Ｕを出力し、入力信号Ｐを前記インバータへ入力
することで、該インバータの出力から信号Ｑを得、同一
信号で正論理又は負論理となる２つの入力信号Ｐ及び信
号Ｑ（＝Ｐバー）について、前記第１単位パスゲートの
ＮチャネルＭＯＳトランジスタのゲート及び前記第２単
位パスゲートのＰチャネルＭＯＳトランジスタのゲート
には、前記入力信号Ｐが入力され、前記第１単位パスゲ
ートのＰチャネルＭＯＳトランジスタのゲート及び前記
第２単位パスゲートのＮチャネルＭＯＳトランジスタの
ゲートには、前記信号Ｑが入力され、このように接続さ
れた前記第１単位パスゲート及び前記第２単位パスゲー
トで構成されたペアパスゲート回路を用い、入力の論理
値に応じて動作する該ペアパスゲート回路の直列接続の
定義、あるいは並列接続の定義を前記スイッチ素子で行
うことで、論理積演算や論理和演算等を行なう、ある論
理値を出力するまでの経路として定義される論理演算系
統を複数形成し、これら論理演算系統から得られる、複
数の出力をそれぞれ個別に入力する多入力ＣＭＯＳ論理
回路を備えたことにより、前記課題を解決したものであ
る。

【００２３】又、前記ＦＰＧＡにおいて、前記ペアパス
ゲート回路を多段の、直列接続の論理演算系統として定
義することを前記スイッチ素子で行うことができ、単段
の前記ペアパスゲート回路を用いた論理演算系統の出
力、又は／及び、多段の前記ペアパスゲート回路を用い
た論理演算系統の出力を、それぞれ個別に前記多入力Ｃ
ＭＯＳ論理回路へ入力することができるようにしたこと
により、前記課題を解決すると共に、前記ユーザ論理回
路での前記ペアパスゲート回路の使用効率を向上させた
ものである。

【００２４】又、前記ＦＰＧＡにおいて、前記単位パス
ゲートのＰチャネルＭＯＳトランジスタの大きさが、共
に用いられるＮチャネルＭＯＳトランジスタの大きさの
（１／２）〜（１／１０）とされていることにより前記
課題を解決すると共に、前記ペアパスゲート回路のＮチ
ャネルＭＯＳトランジスタの大きさに対するＰチャネル
ＭＯＳトランジスタの大きさの最適化を図り、これによ
って該ペアパスゲート回路の信号伝達特性向上と集積回
路の集積度向上とをバランス良く図ったものである。

【００２５】ここで、本発明ではＭＯＳトランジスタの
大きさとは、出力駆動能力の大きさや、オン状態でのソ
ース・ドレイン間の抵抗の大きさに影響を与える諸パラ
メータである。該パラメータは、例えばＭＯＳトランジ
スタのゲート幅である。

【００２６】又、前記ＦＰＧＡにおいて、前記多入力Ｃ
ＭＯＳ論理回路の少なくとも一部の入力に、該入力が未
使用となった場合に電源ＶＤＤにプルアップあるいはグ
ランドＧＮＤにプルダウンの少なくともいずれか一方の
設定をするための前記スイッチ素子が接続されているこ
とにより、前記課題を解決すると共に、ＦＰＧＡのプロ
グラマブル論理ブロックにおけるユーザ論理回路の定義
をより柔軟に行えるようにしたものである。

【００２７】更に、前記ＦＰＧＡにおいて、前記多入力
ＣＭＯＳ論理回路の出力にドライブ能力が大きいインバ
ータを設け、プログラマブル論理ブロックの外部への信
号出力を考慮するようにしたことにより、前記課題を解
決すると共に、ＦＰＧＡにおけるプログラマブル論理ブ
ロックから他のプログラマブル論理ブロックへの、一般
に負荷が大きくなる傾向のある信号出力をより容易に行
えるようにしたものである。

【００２８】又、前記ＦＰＧＡにおいて、複数の前記論
理演算系統に対して、複数の前記多入力ＣＭＯＳ論理回
路を備えるようにし、これら論理演算系統の内で少なく
とも一部のものの出力が、複数の前記多入力ＣＭＯＳ論
理回路の、いずれの任意のものにも入力できるようにさ
れていることにより、前記課題を解決すると共に、パス
トランジスタで未使用となるものを減少し、トランジス
タ等の素子の使用効率を更に向上したものである。

【００２９】又、前記ＦＰＧＡにおいて、複数の前記多
入力ＣＭＯＳ論理回路の出力あるいは外部配線要素のい
ずれか１つを選択する前記スイッチ素子を経由してフリ
ップフロップを接続し、選択的に該フリップフロップを
用いて、前記ユーザ論理回路を定義できるようにしたこ
とにより、前記課題を解決すると共に、プログラマブル
論理ブロックにおけるフリップフロップを用いたユーザ
論理回路の定義の便宜を図り、更に、トランジスタ等の
素子数が多いフリップフロップの使用効率を向上できる
ようにしたものである。

【００３０】又、前記ＦＰＧＡにおいて、前記論理演算
系統の入力にインバータ及び前記スイッチ素子を設け、
該スイッチ素子によって、当該論理演算系統の入力の信
号の非反転あるいは反転を選択定義できるようにしたこ
とにより、前記課題を解決すると共に、ＦＰＧＡのプロ
グラマブル論理ブロックへ入力された信号の非反転ある
いは反転の設定をより自由に行えるようにしたものであ
る。

【００３１】以下、本発明の作用について簡単に説明す
る。

【００３２】ここで、１つ以上の入力の論理値に基づい
た論理演算を、パストランジスタを直列あるいは並列に
接続した論理回路を用いて行なって、ある論理値を出力
するまでの経路を論理演算系統と定義する。本発明にお
いては、このような論理演算系統を複数形成すると共
に、これら論理演算系統から得られる、複数の出力をそ
れぞれ個別に入力する多入力ＣＭＯＳ論理回路を備える
ようにしている。この多入力ＣＭＯＳ論理回路を本発明
は具体的に限定するものではないが、例えば、該多入力
ＣＭＯＳ論理回路は多入力のＮＡＮＤ論理回路やＮＯＲ
論理回路等を用いることができる。

【００３３】このように、本発明では、より前段側にパ
ストランジスタを主とした論理回路を備えると共に、こ
の出力を後段の多入力ＣＭＯＳ論理回路で受けるという
ものである。即ち、本発明では、パストランジスタ論理
回路とＣＭＯＳ論理回路との複合的な構成の特徴を有し
ている。

【００３４】このような構成によれば、パストランジス
タ論理回路でより有利に実現できる論理は前段側でパス
トランジスタを用いながら構成し、一方、多変数の多論
理積項演算という、パストランジスタ論理回路では苦手
な論理は後段の多入力ＣＭＯＳ論理回路で構成すること
ができる。又、後段（最終段）にはこのような多入力Ｃ
ＭＯＳ論理回路が備えられているため、本発明のパスト
ランジスタ論理回路より更に後段（多入力ＣＭＯＳ論理
回路よりも更に後段）に対する信号の立ち上がり速度や
立ち下がり速度が改善され、該信号の論理値判定閾値付
近となる時間が短縮されるため、本発明の多入力ＣＭＯ
Ｓ論理回路における貫通電流をより低減することができ
る。

【００３５】更に、本発明では、以下のような単位パス
ゲートの作用も有する。

【００３６】即ち、本発明は、パストランジスタ論理回
路の上述のようなパストランジスタとして、単位パスゲ
ートを用いている。

【００３７】この単位パスゲートは、ＮチャネルＭＯＳ
トランジスタ、及び該ＮチャネルＭＯＳトランジスタよ
りも小さなＰチャネルＭＯＳトランジスタがソース／ド
レインで並列接続されている。又、該単位パスゲートで
は、同一信号で正論理又は負論理となる２つの入力信号
Ｐ及びＱ（＝Ｐバー）が、それぞれ、これらＮチャネル
ＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタ
のゲートに入力されて、これらＮチャネルＭＯＳトラン
ジスタ及びＰチャネルＭＯＳトランジスタが同時にオン
オフするようにされている。

【００３８】このような単位パスゲートでは、Ｈレベル
を伝達する場合も、Ｌレベルを伝達する場合も、基本的
にはＮチャネルＭＯＳトランジスタがドライブする。従
って、まず、このような単位パスゲートでは、Ｌレベル
を伝達する際には、該ＬレベルをグランドＧＮＤ（Ｖｓ
ｓ）まで十分下げることができる。一方、Ｈレベルを伝
達する場合にも、ＰチャネルＭＯＳトランジスタが作動
するため、該Ｈレベルが電源ＶＤＤまで十分上昇され
る。

【００３９】なお、本発明で用いられる単位パスゲート
においては、用いられるＮチャネルＭＯＳトランジスタ
の大きさに比べＰチャネルＭＯＳトランジスタの大きさ
が小さくされていることが特徴である。例えば、このよ
うな単位パスゲートに用いられるＰチャネルＭＯＳトラ
ンジスタのトランジスタサイズは、共に用いられるＮチ
ャネルＭＯＳトランジスタの（１／２）〜（１／１０）
程度である。

【００４０】通常、このような単位パスゲートの出力
は、次段のパストランジスタや単位パスゲートあるいは
論理ゲートに隣接して設けられている。又、単位パスゲ
ートに用いられるＰチャネルＭＯＳトランジスタは、共
に用いられるＮチャネルＭＯＳトランジスタの動作を若
干補うことが主な目的である。従って、単位パスゲート
に用いられるＰチャネルＭＯＳトランジスタのトランジ
スタサイズがこのように小さくされていても、前述のよ
うなＨレベルの上昇の作用や、Ｌレベルの下降の作用を
十分得ることができる。

【００４１】更に、本発明では、以下のようなペアパス
ゲート回路の作用も有する。

【００４２】従来のパストランジスタ論理回路におい
て、パストランジスタは、図５に示されるような形態で
利用されることが比較的多い。本発明では、このような
点に着目している。

【００４３】この図５において、ＮチャネルＭＯＳトラ
ンジスタＭ１及びＭ２の２つのパストランジスタが示さ
れる。これらのパストランジスタには、それぞれ異なる
入力信号ＡあるいはＢが入力され、一方、共通の出力信
号Ｕを出力する。又、同一信号で正論理又は負論理とな
る２つの入力信号Ｐ及びＱ（＝Ｐバー）が、それぞれ、
これらパストランジスタ１つずつのゲートに入力されて
いる。ここで、この図５の１点鎖線内にあるこのような
回路を、以降、ペアパスゲート回路ＴＵＡと称する。

【００４４】このような図５のペアパスゲート回路ＴＵ
Ａと同等の論理機能を有するよう、前述の単位パスゲー
トを用いて構成すると、図６の１点鎖線内に示されるよ
うな回路（以降、ペアパスゲート回路ＴＵと称する）と
なる。ここで、この図６のＮチャネルＭＯＳトランジス
タＭ１及びＰチャネルＭＯＳトランジスタＭ３の単位パ
スゲートは、図５のＮチャネルＭＯＳトランジスタＭ１
に相当する。図６のＮチャネルＭＯＳトランジスタＭ２
及びＰチャネルＭＯＳトランジスタＭ４の単位パスゲー
トは、図５のＮチャネルＭＯＳトランジスタＭ２に相当
する。

【００４５】本発明で用いる単位パスゲートに用いるＮ
チャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトラ
ンジスタのオンオフを同時に行うためには、同一信号で
正論理又は負論理となる一対の信号を要する。ここで、
相互に相補的に動作する、このような単位パスゲートを
一対有する、利用頻度の高い図５に示されるようなペア
パスゲート回路ＴＵＡに着目し、このようなものに対し
て本発明のペアパスゲート回路ＴＵを用いれば、このよ
うな相補的な動作に必要な、同一信号で正論理又は負論
理となる２つの信号等に関して、回路構成を有機的に成
すことができる。即ち、元々必要となっていた、同一信
号で正論理又は負論理となる一対の信号を一つのインバ
ータを用いて入力信号Ｐから効果的に生成することがで
きるだけでなく、回路構成を有機的に成すことができ
る。

【００４６】従って、本発明によれば、まず単位パスゲ
ートを用いることで、プルアップ回路を利用せずともＨ
レベルを改善し、あるいは、プルダウン回路を利用せず
ともＬレベルを改善することができる。又、このように
出力側のＨレベルやＬレベルを改善しながらも、プルア
ップ回路やプルダウン回路が用いられていないため、前
段の出力回路の負荷を軽減することができる。従って、
本発明によれば、パストランジスタ論理回路全体の小型
化や、同一出力駆動能力での動作速度の向上を図ること
ができる。

【００４７】又、本発明のペアパスゲート回路ＴＵは、
利用頻度が高いだけでなく、このように集積回路パター
ン化という点でも有利である。即ち、比較的単純な集積
回路パターンで構成することができる。

【００４８】以上説明したとおり、本発明によれば、備
えられているトランジスタやスイッチ素子などの諸素子
の使用効率を向上させて、より規模が大きなユーザ論理
回路を定義できるようにすると共に、パストランジスタ
のみで構成される論理回路の論理演算系統のトランジス
タ段数をより抑えることで、動作速度を向上させると共
に、容量が大きな外部配線要素へ出力する場合や、ファ
ンアウトが大きい場合にも動作速度を維持ないし向上し
ながら消費電力を抑えるようにすることができ、低電源
電圧においても正常動作し、更に、比較的複雑な論理も
実現可能とし、特に従来のパストランジスタのみで構成
される論理回路では苦手な論理も、より容易に実現可能
とすることができるパストランジスタ論理回路を提供す
ることを目的とする。

【００４９】なお、本発明においては、原理的には、単
位パスゲートはパスゲート（トランスファゲート）と類
似している。しかしながら、本発明はあくまでＮチャネ
ルＭＯＳトランジスタで構成するパストランジスタ論理
回路を前提としている。従って、単位パスゲートに用い
るＰチャネルＭＯＳトランジスタは、出力のＨレベルの
上昇を補うことが目的であり、本発明においては該Ｐチ
ャネルＭＯＳトランジスタの大きさが小さくされている
ことが特徴となっている。

【００５０】なお、後述する図８以降の各図におけるペ
アパスゲート回路ＴＵ１〜ＴＵ７は、いずれも、図６に
示される構成となっており、本発明が適用されている。

【００５１】

【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。

【００５２】図７は、本発明が適用された第１実施形態
のＦＰＧＡのプログラマブル論理ブロックの構成を示す
ブロック図である。

【００５３】本実施形態のプログラマブル論理ブロック
は、この図７に示される如く、論理回路部分Ｄ１〜Ｄ５
によって構成されている。論理回路部分Ｄ１は図８に、
論理回路部分Ｄ２は図９に、論理回路部分Ｄ３は図１０
に、論理回路部分Ｄ４は図１１に、又、論理回路部分Ｄ
５は図１２に、それぞれの内部のより詳細な回路構成が
示される。

【００５４】又、図７に示される如く、論理回路部分Ｄ
１は論理回路部分Ｄ３に、配線Ｎ１及びＮ２によって接
続されている。論理回路部分Ｄ２及び論理回路部分Ｄ３
は、配線Ｎ３及びＮ４によって接続されている。又、論
理回路部分Ｄ４に対して、論理回路部分Ｄ１〜Ｄ３はそ
れぞれ、配線Ｎ５〜Ｎ７によって接続されている。又、
論理回路部分Ｄ３及び論理回路部分Ｄ５は、配線Ｎ８〜
Ｎ１０によって接続されている。

【００５５】ここで、外部配線要素Ｌ０〜Ｌｋ、又外部
配線要素Ｓ０〜Ｓｎは、この図７にその全体が示される
プログラマブル論理ブロックが、外部に対して信号の入
力、あるいは出力、更には双方向での入出力を行うため
のものであり、都合（ｋ＋ｎ）本設けられている。又、
論理回路部分Ｄ１〜Ｄ５は、図８〜図１２等にも示され
る如く、電源ＶＤＤ及びグランドＧＮＤを用いて電源が
供給されているが、この図７ではプルアップに用いる電
源ＶＤＤ及びプルダウンに用いるグランドＧＮＤを明瞭
とするため、論理回路部分Ｄ１〜Ｄ３に対して、電源Ｖ
ＤＤの配線及びグランドＧＮＤの配線が図示されてい
る。

【００５６】まず、論理回路部分Ｄ１は図８に、論理回
路部分Ｄ２は図９に示される如く、これら論理回路部分
Ｄ１及びＤ２は、同一の回路構成となっている。即ち、
論理回路部分Ｄ１は、合計６個のインバータＩ１〜Ｉ６
と、合計３個のペアパスゲート回路ＴＵ１〜ＴＵ３とに
より構成されている。一方、論理回路部分Ｄ２について
も、合計６個のインバータＩ１０〜Ｉ１５と、合計３個
のペアパスゲート回路ＴＵ４〜ＴＵ６とにより構成され
ている。なお、本実施形態のペアパスゲート回路ＴＵ１
〜ＴＵ６は全て図６に示した通りである。

【００５７】なお、これら図８及び図９において、又こ
れ以降の各図においても、それぞれの図中で直交する配
線に付与された○印は、アンチヒューズである。該アン
チヒューズは、図中で直交する該当する配線間に対して
所定以上の電圧を印加することで、これら配線間の絶縁
膜に対してストレスを加え、元々オフ状態であったこれ
ら配線間に対してオン状態を書き込むものである。本実
施形態のＦＰＧＡでは、このようなアンチヒューズを多
数備えており、ユーザはこのような内部の多数のアンチ
ヒューズ（スイッチ素子）に対して選択的にオン状態を
書き込むことで所望のユーザ論理回路を定義する。

【００５８】図１３は、本実施形態で用いられるペアパ
スゲート回路のフレキシブル構成を示す回路図である。

【００５９】この図１３では、特に、図８の論理回路部
分Ｄ１の３つのペアパスゲート回路ＴＵ１〜ＴＵ３、更
にはアンチヒューズＦ１１、Ｆ１２、Ｆ２１及びＦ２２
による、フレキシブル構成が示される。なお、論理回路
部分Ｄ２についても、３つのペアパスゲート回路ＴＵ４
〜ＴＵ６、又４つのアンチヒューズによって、同様のフ
レキシブル構成がなされている。

【００６０】ここで、この図１３のフレキシブル構成に
おいて、アンチヒューズＦ１１及びＦ２２を共にオン状
態とすることによって、下記の（４）式の論理演算を行
う構成とすることができる。あるいは、アンチヒューズ
Ｆ１２及びＦ２１を共にオン状態とすることによって、
入力信号名は異なるものの、下記の（４）式と同様の論
理演算の構成を得ることができる。

【００６１】 Ｚ＝ｊ・（ａ・ｃ＋ｂ・（ｃバー）） ＋（ｊバー）・（ｄ・ｆ＋ｅ・（ｆバー）） ＝ａ・ｃ・ｊ＋ｂ・（ｃバー）・ｊ＋ｄ・ｆ・（ｊバー） ＋ｅ・（ｆバー）・（ｊバー） …（４）

【００６２】又、この図１３において、信号ｈと信号ｉ
とのいずれか一方を、外部配線要素から入力した信号と
すれば、パストランジスタ論理回路２段とパストランジ
スタ論理回路１段を合成したような論理回路を構成する
こともできる。ここで、アンチヒューズＦ２２だけオン
状態とした場合、下記の（５）式の論理演算を行う構成
となる。

【００６３】 Ｚ＝ｈ・ｊ＋（ｊバー）・（ｄ・ｆ＋ｅ・（ｆバー）） ＝ｈ・ｊ＋ｄ・ｆ・（ｊバー）＋ｅ・（ｆバー）・（ｊバー） …（５）

【００６４】このような図１３のフレキシブル構成によ
れば、多様なユーザ論理回路の定義が可能となる。例え
ば、ペアパスゲート回路ＴＵ３を用いて、出力Ｚを得る
ための１段構成のパストランジスタ論理回路とすること
もできる。あるいは、ペアパスゲート回路ＴＵ１とペア
パスゲート回路ＴＵ３とを用いて２段構成のパストラン
ジスタ論理回路を定義することもできる。又、ペアパス
ゲート回路ＴＵ２と、ペアパスゲート回路ＴＵ３とを用
いて２段構成のパストランジスタ論理回路を定義するこ
ともできる。あるいは、これらを組合せ、一部１段構成
で一部２段構成のパストランジスタ論理回路を定義する
ことも可能である。

【００６５】図１４は、本実施形態に用いられる３入力
ＮＡＮＤ論理ゲートの回路図である。

【００６６】この図１４では、ＰチャネルＭＯＳトラン
ジスタＴＰ１１〜ＴＰ１３及びＮチャネルＭＯＳトラン
ジスタＴＮ１１〜ＴＮ１３で構成される３入力ＮＡＮＤ
論理ゲートが示される。該論理ゲートは、（Ｚ＝（Ｗ・
Ｘ・Ｙ）バー）の論理演算を行うものであり、図１４中
の符号Ｇ１の図記号や、符号Ｇ２で示される図記号で示
すこととする。又、このような３入力ＮＡＮＤ論理ゲー
トは、本実施形態においては、図１１に示される如く論
理回路部分Ｄ４で用いられ、図１２で示される如く論理
回路部分Ｄ５に用いられている。

【００６７】図１５は、本実施形態のプログラマブル論
理ブロックの第１出力経路の一部を示す論理回路図であ
る。

【００６８】この図１５では、論理回路部分Ｄ１のペア
パスゲート回路ＴＵ３と、論理回路部分Ｄ２のペアパス
ゲート回路ＴＵ６と、論理回路部分Ｄ３からの配線Ｎ７
の回路と、論理回路部分Ｄ４の３入力ＮＡＮＤ論理ゲー
トＧとが示されている。ここで、この３入力ＮＡＮＤ論
理ゲートには、図１６、又前述の図１１にも示されるよ
うに、ドライブ能力が大きなＰチャネルＭＯＳトランジ
スタＴＰ１７及びＮチャネルＭＯＳトランジスタＴＮ１
４で構成されるインバータが設けられている。該インバ
ータは、本実施形態のプログラマブル論理ブロックの外
部への信号出力について考慮して設けられており、プロ
グラマブル論理ブロック間の比較的容量が大きな配線で
もより容易に駆動できるように考慮されている。ここ
で、本実施形態では論理回路部分Ｄ４が備える３入力Ｎ
ＡＮＤ論理ゲート及びドライブ能力が大きくされたイン
バータを経て信号を出力する経路を第１出力経路とし、
その出力を出力０１としている。

【００６９】ＰチャネルＭＯＳトランジスタＴＰ１７及
びＮチャネルＭＯＳトランジスタＴＮ１４によるインバ
ータを用いないで、３入力ＮＡＮＤ論理ゲートＧ自体の
出力駆動能力を大きくすることも考えられる。しかしな
がら、この場合、図１４に示したＰチャネルＭＯＳトラ
ンジスタＴＰ１１〜ＴＰ１３及びＮチャネルＭＯＳトラ
ンジスタＴＮ１１〜ＴＮ１３の、合計６個のトランジス
タすべての大きさを増大させる必要がある。又、Ｎチャ
ネルＭＯＳトランジスタＴＮ１１〜ＴＮ１３はソース及
びドレインで直列接続されており、インピーダンスが高
くなる傾向があるため、出力駆動能力を高めるためには
トランジスタサイズを格段に増大させる必要がある。こ
のような点を考えると、図１６や図１１に示される如
く、又後述する図１２及び図１７のＰチャネルＭＯＳト
ランジスタＴＰ２７及びＮチャネルＭＯＳトランジスタ
ＴＮ２４の如く、ドライブ能力の大きなインバータを備
えることは、限られた集積回路面積で外部配線要素等を
効果的に駆動する点で非常に優れている。

【００７０】ここで、この図１５におけるユーザ論理回
路の定義について簡単に説明する。まず、３入力ＮＡＮ
Ｄ論理ゲートＧに対して信号Ｎ５を入力しない場合、ア
ンチヒューズＦ６１及びＦ８２をオン状態とすればよ
い。すると、信号Ｎ５は常にＨ状態となり、該信号Ｎ５
の入力は、３入力ＮＡＮＤ論理ゲートの動作に対して影
響を及ぼさなくなる。

【００７１】同様に、信号Ｎ６の３入力ＮＡＮＤ論理ゲ
ートＧへの入力を使用しない場合は、アンチヒューズＦ
６４及びＦ８４をオン状態にすればよい。又、信号Ｎ７
の３入力ＮＡＮＤ論理ゲートＧへの入力を使用しない場
合は、アンチヒューズＦ８５をオン状態にすれば、信号
Ｎ７は電源電圧ＶＤＤにプルアップされ、Ｈ状態とな
り、該信号Ｎ７は３入力ＮＡＮＤ論理ゲートＧの動作に
影響を及ぼさなくなる。

【００７２】次に、３入力ＮＡＮＤ論理ゲートＧ全体の
動作を無効とし、出力Ｚから常時Ｈ状態が出力されるよ
うにする場合を考える。この場合、まず、アンチヒュー
ズＦ６１及びＦ６４をオン状態にする。このようにアン
チヒューズＦ６１及びＦ６４をオン状態にするのは、ペ
アパスゲート回路ＴＵ３及びＴＵ６それぞれが内蔵する
インバータの入力を安定させて、これらインバータの不
安定動作を防ぐためである。更に、アンチヒューズＦ６
３、Ｆ６６あるいはＦ６７の少なくともいずれか１つを
オン状態とすれば、出力Ｚは常時Ｈ状態とすることがで
き、３入力ＮＡＮＤ論理ゲートの動作を無効とすること
ができる。

【００７３】図１７は、本実施形態のパストランジスタ
論理回路のプログラマブル論理ブロックの第２出力経路
を示す論理回路図である。

【００７４】この図１７では、まず、論理回路部分Ｄ１
にある、ペアパスゲート回路ＴＵ１及びＴＵ２が示され
ている。又、論理回路部分Ｄ２にある、ペアパスゲート
回路ＴＵ４及びＴＵ５が示される。論理回路部分Ｄ３が
備えるインバータＩ２０が示される。更に、論理回路部
分Ｄ５にある、３入力ＮＡＮＤ論理ゲートＧと、Ｐチャ
ネルＭＯＳトランジスタＴＰ２７及びＮチャネルＭＯＳ
トランジスタＴＮ２４で構成されるインバータとが示さ
れる。

【００７５】ここで、本実施形態では、論理回路部分Ｄ
５にある３入力ＮＡＮＤ論理ゲートＧと、ＰチャネルＭ
ＯＳトランジスタＴＰ２７及びＮチャネルＭＯＳトラン
ジスタＴＮ２４で構成されるインバータとを経て本プロ
グラマブル論理ブロック外部へ信号を出力する経路を、
第２出力経路とし、その出力を出力０２としている。こ
のＰチャネルＭＯＳトランジスタＴＰ２７及びＮチャネ
ルＭＯＳトランジスタＴＮ２４によるインバータは、図
１６を用いて前述したＰチャネルＭＯＳトランジスタＴ
Ｐ１７及びＮチャネルＭＯＳトランジスタＴＮ１４によ
って構成されるインバータと同様、プログラマブル論理
ブロックの外部の、容量が大きな配線要素等の比較的負
荷が大きいものを効果的に駆動するために備えられるも
ので、比較的大きなトランジスタが用いられている。

【００７６】本実施形態では、論理回路部分Ｄ１及び論
理回路部分Ｄ２が備える複数のペアパスゲート回路によ
る複数の論理演算系統に対して、論理回路部分Ｄ４が備
える３入力ＮＡＮＤ論理ゲートと、論理回路部分Ｄ５が
備える３入力ＮＡＮＤ論理ゲートとの、複数の多入力Ｃ
ＭＯＳ論理回路を備えるようにしている。又、このよう
に複数の論理演算系統に対して、前述の第１出力経路及
び第２出力経路というように、複数の出力経路を備えて
いるとも言うことができる。

【００７７】このように本実施形態では、複数の論理演
算系統に対して、複数の多入力ＣＭＯＳ論理回路を備
え、複数の出力経路を備えることで、一方の多入力ＣＭ
ＯＳ論理回路や出力経路で用いられないペアパスゲート
回路を、別の多入力ＣＭＯＳ論理回路や出力経路に用い
ることができる。従って、このように複数の多入力ＣＭ
ＯＳ論理回路間でペアパスゲート回路が融通され、又複
数の出力経路間でペアパスゲート回路が融通されるた
め、該ペアパスゲート回路の使用効率を向上することが
でき、無駄に使われずに残ってしまうペアパスゲート回
路を減少することができている。

【００７８】ここで、この図１７において、最大で３系
統の論理演算系統のパストランジスタ論理回路１段を構
成でき、資源の有効活用ができている。又、３入力ＮＡ
ＮＤ論理ゲートＧの入力Ｙについては、前述の第１出力
経路と同様、外部配線要素からの入力が可能である。

【００７９】なお、本実施形態については、論理回路部
分Ｄ４及び論理回路部分Ｄ５にフリップフロップＦ１及
びＦ２を備えていることが特徴である。このようにフリ
ップフロップＦ１及びＦ２を備えることで、本実施形態
のプログラマブル論理ブロックでは、組合せ回路のみな
らず、順序回路をもユーザ論理回路中に定義することが
できるようになっている。

【００８０】ここで、図１８は、本実施形態のフリップ
フロップＦ１及びＦ２に関する変形例の回路図である。

【００８１】ＦＰＧＡで定義される一般的なユーザ論理
回路では、組合せ回路だけではなく、フリップフロップ
やレジスタ、ラッチ等を用いる順序回路が必ず存在する
ものである。このような順序回路がある割合は、アプリ
ケーション毎に異なるが、経験的には「４〜８変数の多
積項演算当たりフリップフロップ１個」である。しかし
ながら、複数のプログラマブル論理ブロックでフリップ
フロップやレジスタ、ラッチを相互に融通することがで
きれば、それぞれのプログラマブル論理ブロックが備え
るこのようなフリップフロップやレジスタ、ラッチ等の
個数を低減することができる。

【００８２】ここで、図１８においては、前述のような
第１出力経路に該当する３入力ＮＡＮＤ論理ゲートＧ１
と共に、第２出力経路に相当する別の３入力ＮＡＮＤ論
理ゲートＧ２の出力、更には外部配線要素、又は外部配
線要素に入力が接続されるインバータＩの出力のいずれ
か１つを選択して、フリップフロップＦ１の入力Ｄへ入
力することができるようになっている。即ち、フリップ
フロップＦ１の入力Ｄの前方に３つのアンチヒューズが
備えられることで、該入力Ｄへ入力する信号を選択でき
るようになっている。

【００８３】図１９は、本実施形態のプログラマブル論
理ブロックの入力部分の回路図である。

【００８４】この図１９に示されるように、論理回路部
分Ｄ１のペアパスゲート回路ＴＵ１の入力信号ａ及びｂ
は、それぞれ、インバータＩ１及びＩ２とアンチヒュー
ズによって非反転あるいは反転を選択定義できるように
なっている。又、ペアパスゲート回路ＴＵ１の入力部分
だけでなく、論理回路部分Ｄ１〜論理回路部分Ｄ３の信
号入力部分には、同様にインバータ及びアンチヒューズ
（スイッチ素子）が設けられ、該アンチヒューズによっ
て、入力の信号の非反転あるいは反転を選択定義できる
ようになっている。この図１９のペアパスゲート回路
は、信号ａ及びｂをインバータＩ１あるいはＩ２で反転
しない場合、（Ｚ＝ａ・ｃ＋ｂ・（ｃバー））の論理演
算を行う。

【００８５】ある信号を受ける複数のプログラマブル論
理ブロックにおいて、２つの信号が相互に反転の逆位相
の関係にある場合、信号送信側からこれら２つの信号を
別々に送ると、受信側までの外部配線要素を２系統占有
してしまう。これに対して、図１９に示すように入力信
号の反転の有無を選択定義できるようにしておけば、必
要に応じて受信側で入力信号を反転することが容易にで
き、外部配線要素の使用を節約できる。

【００８６】ここで、この図１９においてインバータＩ
１及びＩ２が、入力信号を反転するためのインバータで
ある。又、図１９の入力信号ｃを反転する必要がある場
合（Ｚ＝ａ・（ｃバー）＋ｂ・ｃ）は、外部配線要素か
ら信号を選択するときに、入力信号ａとｂとを入れ替え
ればよい。

【００８７】以上、その全体が図７に示される本実施形
態のプログラマブル論理ブロックについて説明したが、
以下に、このようなプログラマブル論理ブロックで定義
することができるユーザ論理回路の例を説明する。ここ
で、プログラマブル論理ブロックの入力信号の反転のバ
リエーションは考慮せず、すべて正論理の信号として扱
う。

【００８８】図２０は、本実施形態で定義することがで
きるユーザ論理回路の第１例の論理回路図である。

【００８９】ここで、図２０、又後述する図２２及び図
２３又図３０に示されるペアパスゲート回路ＴＵ１〜Ｔ
Ｕ６では、図２１に示されるように、図６に示した前述
のペアパスゲートＴＵの符号Ａ、Ｂ、Ｐ及びＵを省略す
る。

【００９０】まず、図２０の出力０１からは、次の
（６）式に示される論理演算結果が出力される。該論理
演算では、扱える変数が合計１５個であり、７変数の積
項を合計１６個まで扱うことができる。

【００９１】 ０１＝ａ・ｃ・ｉ・ｊ・ｌ・ｒ・ｓ ＋ａ・ｃ・ｉ・ｋ・（ｌバー）・ｒ・ｓ ＋ａ・ｃ・ｉ・ｍ・ｏ・（ｒバー）・ｓ ＋ａ・ｃ・ｉ・ｎ・（ｏバー）・（ｒバー）・ｓ ＋ｂ・（ｃバー）・ｉ・ｊ・ｌ・ｒ・ｓ ＋ｂ・（ｃバー）・ｉ・ｋ・（ｌバー）・ｒ・ｓ ＋ｂ＋（ｃバー）・ｉ・ｍ・ｏ・（ｒバー）・ｓ ＋ｂ・（ｃバー）・ｉ・ｎ・（ｏバー）・（ｒバー）・ｓ ＋ｄ・ｆ・（ｉバー）・ｊ・ｌ・ｒ・ｓ ＋ｄ・ｆ・（ｉバー）・ｋ・（ｌバー）・ｒ・ｓ ＋ｄ・ｆ・（ｉバー）・ｍ・ｏ・（ｒバー）・ｓ ＋ｄ・ｆ・（ｉバー）・ｎ・（ｏバー）・（ｒバー）・ｓ ＋ｅ・（ｆバー）・（ｉバー）・ｊ・ｌ・ｒ・ｓ ＋ｅ・（ｆバー）・（ｉバー）・ｋ・（ｌバー）・ｒ・ｓ ＋ｅ・（ｆバー）・（ｉバー）・ｍ・ｏ・（ｒバー）・ｓ ＋ｅ・（ｆバー）・（ｉバー）・ｎ・（ｏバー）・（ｒバー）・ｓ …（６）

【００９２】又、この図２０の出力０２からは、次の
（７）式に示されるような論理演算結果が出力される。
ここで、この論理演算では、扱える変数が合計７個であ
り、５変数の積項を合計４個まで扱うことができる。

【００９３】 ０２＝ｄ・ｆ・ｍ・ｏ・ｔ ＋ｄ・ｆ・ｎ・（ｏバー）・ｔ ＋ｅ・（ｆバー）・ｍ・ｏ・ｔ ＋ｅ・（ｆバー）・ｎ・（ｏバー）・ｔ …（７）

【００９４】図２２は、本実施形態のＦＰＧＡで定義す
ることができるユーザ論理回路の第２例の回路図であ
る。

【００９５】この図２２の出力０１からは、次の（８）
式で示されるような論理演算結果が出力される。なお、
この論理演算において、扱える変数は合計１１個であ
り、７変数の積項を合計４個扱うことができ、６変数の
積項を合計４個扱うことができ、５変数の積項を１個扱
うことができる。

【００９６】 ０１＝ａ・ｃ・ｉ・ｊ・ｌ・ｒ・ｓ ＋ａ・ｃ・ｉ・ｋ・（ｌバー）・ｒ・ｓ ＋ａ・ｃ・ｉ・ｑ・（ｒバー）・ｓ ＋ｂ・（ｃバー）・ｉ・ｊ・ｌ・ｒ・ｓ ＋ｂ・（ｃバー）・ｉ・ｋ・（ｌバー）・ｒ・ｓ ＋ｂ・（ｃバー）・ｉ・ｑ・（ｒバー）・ｓ ＋ｈ・（ｉバー）・ｊ・ｌ・ｒ・ｓ ＋ｈ・（ｉバー）・ｋ・（ｌバー）・ｒ・ｓ ＋ｈ・（ｉバー）・ｑ・（ｒバー）・ｓ …（８）

【００９７】又、この図２２の出力０２からは、次の
（９）式で示される論理演算結果が示される。又、この
論理演算において、扱える変数は合計７個であり、５変
数の積項を合計４個まで扱うことができる。

【００９８】 ０２＝ｄ・ｆ・ｍ・ｏ・ｔ ＋ｄ・ｆ・ｎ・（ｏバー）・ｔ ＋ｅ・（ｆバー）・ｍ・ｏ・ｔ ＋ｅ・（ｆバー）・ｎ・（ｏバー）・ｔ …（９）

【００９９】次に、図２３は、本実施形態のＦＰＧＡで
定義することができるユーザ論理回路の第３例の回路図
である。

【０１００】この図２３の出力０１からは、次の（１
０）式に示される論理演算結果を出力することができ
る。この論理演算において、扱える変数は合計９個であ
り、６変数の積項を合計８個まで扱うことができる。

【０１０１】 ０１＝ａ・ｃ・ｇ・ｉ・ｐ・ｒ ＋ａ・ｃ・ｇ・ｉ・ｑ・（ｒバー） ＋ａ・ｃ・ｈ・（ｉバー）・ｐ・ｒ ＋ａ・ｃ・ｈ・（ｉバー）・ｑ・（ｒバー） ＋ｂ・（ｃバー）・ｇ・ｉ・ｐ・ｒ ＋ｂ・（ｃバー）・ｇ・ｉ・ｑ・（ｒバー） ＋ｂ・（ｃバー）・ｈ・（ｉバー）・ｐ・ｒ ＋ｂ・（ｃバー）・ｈ・（ｉバー）・ｑ・（ｒバー） …（１０）

【０１０２】次に、この図２３の出力０２からは、次の
（１１）式で示される論理演算結果が出力される。又、
この論理演算において、扱える変数は合計９個であり、
６変数の積項を合計８個まで扱うことができる。

【０１０３】 ０２＝ｄ・ｆ・ｊ・ｌ・ｍ・ｏ ＋ｄ・ｆ・ｊ・ｌ・ｎ・（ｏバー） ＋ｄ・ｆ・ｋ・（ｌバー）・ｍ・ｏ ＋ｄ・ｆ・ｋ・（ｌバー）・ｎ・（ｏバー） ＋ｅ・（ｆバー）・ｊ・ｌ・ｍ・ｏ ＋ｅ・（ｆバー）・ｊ・ｌ・ｎ・（ｏバー） ＋ｅ・（ｆバー）・ｋ・（ｌバー）・ｍ・ｏ ＋ｅ・（ｆバー）・ｋ・（ｌバー）・ｎ・（ｏバー） …（１１）

【０１０４】以上説明した通り、本実施形態によれば、
本発明を適用して、ＦＰＧＡにおいてパストランジスタ
論理回路を用いながら効果的にユーザ論理回路を定義で
きるようにすることができる。従って、本実施形態によ
れば、備えられているトランジスタやスイッチ素子など
の諸素子の使用効率を向上させて、より規模が大きなユ
ーザ論理回路を定義できるようにすると共に、パストラ
ンジスタのみで構成される論理回路の論理演算系統のト
ランジスタ段数をより抑えることで、動作速度を向上さ
せると共に、容量が大きな外部配線要素へ出力する場合
や、ファンアウトが大きい場合にも動作速度を維持ない
し向上しながら消費電力を抑えるようにすることがで
き、低電源電圧でも正常動作し、更に、比較的複雑な論
理も実現可能とし、特に従来のパストランジスタのみで
構成される論理回路では苦手な論理も、より容易に実現
可能とするという優れた効果を得ることができる。

【０１０５】以下、本実施形態のプログラマブル論理ブ
ロックと、従来のパストランジスタ論理回路を用いるＦ
ＰＧＡのプログラマブル論理ブロックとを比較する。

【０１０６】本実施形態では、前述のペアパスゲート回
路において、ＮチャネルＭＯＳトランジスタに対して小
さなＰチャネルＭＯＳトランジスタを並列接続してい
る。該ＰチャネルＭＯＳトランジスタの大きさは小さい
とはいえ、ＮチャネルＭＯＳトランジスタと同数用いら
れており、無視することができない。このため、実用
上、この小さなＰチャネルＭＯＳトランジスタの大きさ
を、並列接続するＮチャネルＭＯＳトランジスタの大き
さの約（１／５）として、トランジスタ数、拡散容量換
算数、パフォーマンス等の評価を行い、以下の検討を行
う。

【０１０７】まず、ルックアップテーブル方式の前述の
Ｘｉｌｉｎｘ社のＦＰＧＡでは、４変数のファンクショ
ン・ジェネレータ２個と、これらの出力に１変数を加え
た３変数のファンクション・ジェネレータ１個を持つ。

【０１０８】４変数のファンクション・ジェネレータ
は、すべての論理関数を発生できる。しかしながら、該
ファンクション・ジェネレータは、実用的な回路として
は極めて冗長である。該ファンクション・ジェネレータ
の内部回路構成は未公開であるが、アドレスデコーダ、
メモリ素子及び出力選択回路等が必要と考えられ、およ
そ１４４個のトランジスタを要するとみられる。又、３
変数のファンクション・ジェネレータは、およそ７２個
のトランジスタを要するとみられる。従って、４変数の
ファンクション・ジェネレータ２個と３変数のファンク
ション・ジェネレータ１個とで構成される１つのプログ
ラマブル論理ブロックの組合せ回路では、合計約４４０
個のトランジスタが必要とみられる。

【０１０９】これに対して、本実施形態では、必要とな
るトランジスタは合計６２個である。従って、本実施形
態のトランジスタ数は、上述のＸｉｌｉｎｘ社のものの
およそ７分の１であり、トランジスタの使用効率が極め
て高いことが判る。又、Ｘｉｌｉｎｘ社のものが９変数
の積項の演算ができるのに対して、本実施形態は７変数
の積項までであるため、この点では本実施形態は劣る。
しかしながら、Ｘｉｌｉｎｘ社のものが９変数までしか
扱えないのに対して、本実施形態は１５変数まで扱うこ
とができ、この点では本実施形態は有利である。Ｘｉｌ
ｉｎｘ社のものが有意のパス段数がセレクタも入れて９
段と予想されるのに対し、本実施形態は６段であり、こ
のようにパストランジスタ論理回路の段数が短い分、本
実施形態の方がより高速に動作すると見込まれる。又、
Ｘｉｌｉｎｘ社の有意信号がドライブする負荷容量の拡
散容量換算数はおよそ６９個と見込まれるのに対し、本
実施形態では２３個であり、本実施形態の方が消費電力
も小さいと予想される。又、Ｘｉｌｉｎｘ社に対して、
本実施形態の総合的なパフォーマンスは約３２倍にな
る。

【０１１０】次に、本実施形態とＱｕｉｃｋＬｏｇｉｃ
社のＣＭＯＳ論理回路を用いるＦＰＧＡとを比較する。

【０１１１】このＱｕｉｃｋＬｏｇｉｃ社のＦＰＧＡ
は、６入力ＡＮＤ論理ゲートが合計２個と２入力ＡＮＤ
論理ゲートが合計４個とにマルチプレクサが設けられて
おり、２入力ＡＮＤ論理ゲートはいずれか１項が選択さ
れる。又、扱える変数が２０個であるのに対して、実現
できる回路は極めて小規模となる。しかしながら、約６
８個のトランジスタを使用しているとみられる。このＱ
ｕｉｃｋＬｏｇｉｃ社のものは有意信号のパス段数が３
〜７段と予想され、高速であると考えられる。しかしな
がら、本実施形態の積項数と同程度にするには、少なく
とも２段のプログラマブル論理ブロックのカスコード接
続が必要になる。このようにカスコード接続すると、外
部配線要素を使う必要があり、全体として本実施形態の
１．５倍程度遅く、又消費電力も約３倍程度大きいと見
込まれる。又、総合的なパフォーマンスは本実施形態の
方が約１０倍になる。

【０１１２】次に、図１〜図２に示したＡｃｔｅｌ社の
パストランジスタ論理回路を用いたＦＰＧＡと本実施形
態とを比較する。

【０１１３】このＡｃｔｅｌ社のパストランジスタ論理
回路を用いたＦＰＧＡは、パスゲート（マルチプレクサ
として用いられる）を使用している点では、本実施形態
に類似している。しかしながら、このパスゲートの用い
られるプログラマブル論理ブロックの構成は、２段のパ
スゲートを備えた論理演算系統が１系統のみである。
又、このＡｃｔｅｌ社のものは、使用トランジスタ数は
２８個で、有意信号のパス段数は４〜７段である。この
Ａｃｔｅｌ社のもので本実施形態に近い構成のユーザ論
理回路を定義するためには、少なくとも３つのプログラ
マブル論理ブロックを必要とする。この場合、トランジ
スタ数は本実施形態の１．４倍となる。

【０１１４】又、Ａｃｔｅｌ社のこのＦＰＧＡは、複数
のプログラマブル論理ブロックを使うために、負荷容量
の大きな外部配線要素を使わざるを得ず、本実施形態に
比べて、遅延時間が約２倍長く、消費電力が約３〜５倍
になると見込まれる。総合的なパフォーマンスは本実施
形態の方が約１１倍になる。

【０１１５】このように、本実施形態では、プログラマ
ブル論理ブロックの中で、トランジスタを効率良く用い
て比較的大きな規模のユーザ論理回路を定義することが
できる。従って、トランジスタ数を同数とした場合、従
来のＦＰＧＡに比べて、本実施形態では約１．３〜７倍
のユーザ論理回路を収容することができる。

【０１１６】又、本実施形態では、有意信号のパス段数
が少なく、且つ１個のプログラマブル論理ブロックの中
で比較的大きなユーザ論理回路を定義することができる
ので、従来のＦＰＧＡに比べ約１．５倍程度高速にする
ことができ、又消費電力は（１／３）〜（１／５）程度
とすることができる。又、本実施形態によれば、プログ
ラマブル論理ブロックの柔軟性が高いので、固定方式の
従来のＦＰＧＡに比べて使用し易く、チップ全体で実現
できるユーザ論理回路の回路規模を大きくすることがで
きる。又、本実施形態は、総合的なパフォーマンスを、
一般の市販品の約１０〜３２倍にすることができる。

【０１１７】次に、図を用いて、本発明が適用された第
２実施形態のＦＰＧＡのプログラマブル論理ブロックを
説明する。

【０１１８】本実施形態のプログラマブル論理ブロック
は、前述の第１実施形態と同様に、図７に示される如
く、論理回路部分Ｄ１〜Ｄ５によって構成されている。
本第２実施形態は、前述の第１実施形態と、論理回路部
分Ｄ４及びＤ５が異なる。即ち、本実施形態の論理回路
部分Ｄ４及びＤ５は、３入力ＮＯＲ論理ゲートを用いて
いる。本実施形態の論理回路部分Ｄ１は図８に、論理回
路部分Ｄ２は図９に、論理回路部分Ｄ３は図１０に、論
理回路部分Ｄ４は図２４に、又、論理回路部分Ｄ５は図
２５に、それぞれの内部のより詳細な回路構成が示され
る。

【０１１９】図２６は、本実施形態に用いられる３入力
ＮＯＲ論理ゲートの回路図である。

【０１２０】この図２６では、ＰチャネルＭＯＳトラン
ジスタＴＰ１１〜ＴＰ１３及びＮチャネルＭＯＳトラン
ジスタＴＮ１１〜ＴＮ１３で構成される３入力ＮＯＲ論
理ゲートが示される。該論理ゲートは、（Ｚ＝（Ｗ＋Ｘ
＋Ｙ）バー）の論理演算を行うものであり、図２６中の
符号Ｇ１の図記号や、符号Ｇ２で示される図記号で示す
こととする。又、このような３入力ＮＯＲ論理ゲート
は、本実施形態においては、図２４に示される如く論理
回路部分Ｄ４で用いられ、図２５で示される如く論理回
路部分Ｄ５に用いられている。

【０１２１】図２７は、本実施形態のプログラマブル論
理ブロックの第１出力経路の一部を示す論理回路図であ
る。

【０１２２】この図２７では、論理回路部分Ｄ１のペア
パスゲート回路ＴＵ３と、論理回路部分Ｄ２のペアパス
ゲート回路ＴＵ６と、論理回路部分Ｄ３からの配線Ｎ７
の回路と、論理回路部分Ｄ４の３入力ＮＯＲ論理ゲート
Ｇとが示されている。ここで、この３入力ＮＯＲ論理ゲ
ートには、図２８、又前述の図２４にも示されるよう
に、ドライブ能力が大きなＰチャネルＭＯＳトランジス
タＴＰ１７及びＮチャネルＭＯＳトランジスタＴＮ１４
で構成されるインバータが設けられている。該インバー
タは、本実施形態のプログラマブル論理ブロックの外部
への信号出力について考慮して設けられており、プログ
ラマブル論理ブロック間の比較的容量が大きな配線でも
より容易に駆動できるように考慮されている。ここで、
本実施形態では論理回路部分Ｄ４が備える３入力ＮＯＲ
論理ゲート及びドライブ能力が大きくされたインバータ
を経て信号を出力する経路を第１出力経路とし、その出
力を出力０１としている。

【０１２３】ＰチャネルＭＯＳトランジスタＴＰ１７及
びＮチャネルＭＯＳトランジスタＴＮ１４によるインバ
ータを用いないで、３入力ＮＯＲ論理ゲートＧ自体の出
力駆動能力を大きくすることも考えられる。しかしなが
ら、この場合、図２６に示したＰチャネルＭＯＳトラン
ジスタＴＰ１１〜ＴＰ１３及びＮチャネルＭＯＳトラン
ジスタＴＮ１１〜ＴＮ１３の６個のトランジスタすべて
の大きさを増大させる必要がある。又、ＰチャネルＭＯ
ＳトランジスタＴＰ１１〜ＴＰ１３はソース及びドレイ
ンで直列接続されており、インピーダンスが高くなる傾
向があるため、出力駆動能力を高めるためにはトランジ
スタサイズを格段に増大させる必要がある。このような
点を考えると、図２８や図２４に示される如く、又後述
する図２５及び図２９のＰチャネルＭＯＳトランジスタ
ＴＰ２７及びＮチャネルＭＯＳトランジスタＴＮ２４の
如く、ドライブ能力の大きなインバータを備えること
は、限られた集積回路面積で外部配線要素等を効果的に
駆動する点で非常に優れている。

【０１２４】ここで、この図２７におけるユーザ論理回
路の定義について簡単に説明する。まず、３入力ＮＯＲ
論理ゲートＧに対して信号Ｎ５を入力しない場合、アン
チヒューズＦ６１及びＦ６３をオン状態とすればよい。
すると、信号Ｎ５は常にＬ状態となり、該信号Ｎ５の入
力は、３入力ＮＯＲ論理ゲートの動作に対して影響を及
ぼさなくなる。

【０１２５】同様に、信号Ｎ６の３入力ＮＯＲ論理ゲー
トＧへの入力を使用しない場合は、アンチヒューズＦ６
４及びＦ６６をオン状態にすればよい。又、信号Ｎ７の
３入力ＮＯＲ論理ゲートＧへの入力を使用しない場合
は、アンチヒューズＦ６７をオン状態にすれば、信号Ｎ
７はグランドＧＮＤにプルダウンされ、Ｌ状態となり、
該信号Ｎ７は３入力ＮＯＲ論理ゲートＧの動作に影響を
及ぼさなくなる。

【０１２６】次に、３入力ＮＯＲ論理ゲートＧ全体の動
作を無効とし、出力Ｚから常時Ｌ状態が出力されるよう
にする場合を考える。この場合、まず、アンチヒューズ
Ｆ６１及びＦ６４をオン状態にする。このようにアンチ
ヒューズＦ６１及びＦ６４をオン状態にするのは、ペア
パスゲートＴＵ３及びＴＵ６それぞれが内蔵するインバ
ータの入力を安定させて、これらインバータの不安定動
作を防ぐためである。更に、アンチヒューズＦ８２、Ｆ
８４あるいはＦ８５の少なくともいずれか１つをオン状
態とすれば、出力Ｚは常時Ｌ状態とすることができ、３
入力ＮＯＲ論理ゲートの動作を無効とすることができ
る。

【０１２７】図２９は、本実施形態のパストランジスタ
論理回路のプログラマブル論理ブロックの第２出力経路
を示す論理回路図である。

【０１２８】この図２９では、まず、論理回路部分Ｄ１
にある、ペアパスゲート回路ＴＵ１及びＴＵ２が示され
ている。又、論理回路部分Ｄ２にある、ペアパスゲート
回路ＴＵ４及びＴＵ５が示される。論理回路部分Ｄ３が
備えるインバータＩ２０が示される。更に、論理回路部
分Ｄ５にある、３入力ＮＯＲ論理ゲートＧと、Ｐチャネ
ルＭＯＳトランジスタＴＰ２７及びＮチャネルＭＯＳト
ランジスタＴＮ２４で構成されるインバータとが示され
る。

【０１２９】ここで、本実施形態では、論理回路部分Ｄ
５にある３入力ＮＯＲ論理ゲートＧと、ＰチャネルＭＯ
ＳトランジスタＴＰ２７及びＮチャネルＭＯＳトランジ
スタＴＮ２４で構成されるインバータとを経て本プログ
ラマブル論理ブロック外部へ信号を出力する経路を、第
２出力経路とし、その出力を出力０２としている。この
ＰチャネルＭＯＳトランジスタＴＰ２７及びＮチャネル
ＭＯＳトランジスタＴＮ２４によるインバータは、図２
８を用いて前述したＰチャネルＭＯＳトランジスタＴＰ
１７及びＮチャネルＭＯＳトランジスタＴＮ１４によっ
て構成されるインバータと同様、プログラマブル論理ブ
ロックの外部の、容量が大きな配線要素等の比較的負荷
が大きいものを効果的に駆動するために備えられるもの
で、比較的大きなトランジスタが用いられている。

【０１３０】本実施形態では、論理回路部分Ｄ１及び論
理回路部分Ｄ２が備える複数のペアパスゲート回路によ
る複数の論理演算系統に対して、論理回路部分Ｄ４が備
える３入力ＮＯＲ論理ゲートと、論理回路部分Ｄ５が備
える３入力ＮＯＲ論理ゲートとの、複数の多入力ＣＭＯ
Ｓ論理回路を備えるようにしている。又、このように複
数の論理演算系統に対して、前述の第１出力経路及び第
２出力経路というように、複数の出力経路を備えている
とも言うことができる。

【０１３１】このように本実施形態では、複数の論理演
算系統に対して、複数の多入力ＣＭＯＳ論理回路を備
え、複数の出力経路を備えることで、一方の多入力ＣＭ
ＯＳ論理回路や出力経路で用いられないペアパスゲート
回路を、別の多入力ＣＭＯＳ論理回路や出力経路に用い
ることができる。従って、このように複数の多入力ＣＭ
ＯＳ論理回路間でペアパスゲート回路が融通され、又複
数の出力経路間でペアパスゲート回路が融通されるた
め、該ペアパスゲート回路の使用効率を向上することが
でき、無駄に使われずに残ってしまうペアパスゲート回
路を減少することができている。

【０１３２】ここで、この図２９において、最大で３系
統の論理演算系統のパストランジスタ論理回路１段を構
成でき、資源の有効活用ができている。又、３入力ＮＯ
Ｒ論理ゲートＧの入力Ｙについては、前述の第１出力経
路と同様、外部配線要素からの入力が可能である。

【０１３３】以上、３入力信号ＮＯＲ論理ゲートを用い
る、その全体が図５に示される本実施形態のプログラマ
ブル論理ブロックについて説明したが、以下に、このよ
うなプログラマブル論理ブロックで定義することができ
るユーザ論理回路の例を説明する。ここで、プログラマ
ブル論理ブロックの入力信号の反転のバリエーションは
考慮せず、すべて正論理の信号として扱う。

【０１３４】図３０は、本実施形態で定義することがで
きるユーザ論理回路の一例の論理回路である。

【０１３５】ここで、この図３０に示されるペアパスゲ
ート回路ＴＵ１〜ＴＵ６は図６に示したとおりのもので
ある。又、これらのペアパスゲート回路ＴＵ１〜ＴＵ６
については、図２１のペアパスゲート回路ＴＵに示すと
おり、符号Ａ、Ｂ、Ｐ及びＵを省略して図３０において
図示する。

【０１３６】まず、この図３０の出力０１からは、次の
（１２）式に示される論理演算結果が示される。該論理
演算では、扱える変数が合計９個であり、３変数の積項
を合計２個まで扱うことができ、２変数の積項を合計３
個まで扱うことができ、１変数の積項を１個まで扱うこ
とができる。

【０１３７】 ０１＝ａ・ｃ・ｉ＋ｂ・（ｃバー）・ｉ ＋ｈ・（ｉバー）＋ｐ・ｒ＋ｑ・（ｒバー）＋ｓ …（１２）

【０１３８】また、この図３０の出力０２からは、次の
（１３）式に示されるような論理演算結果が出力され
る。ここで、この論理演算では、扱える変数が合計９個
であり、２変数の積項を合計６個まで扱うことができ
る。

【０１３９】 ０２＝ｄ・ｆ＋ｅ・（ｆバー）＋ｊ・ｌ ＋ｋ・（ｌバー）＋ｍ・ｏ＋ｎ・（ｏバー） …（１３）

【０１４０】なお、ここで、３入力ＮＡＮＤ論理ゲート
を用いる前述の第１実施形態と、３入力ＮＯＲ論理ゲー
トを用いる本第２実施形態とを比較する。

【０１４１】まず、ペアパスゲート回路で構成されるパ
ストランジスタ論理回路から、３入力ＮＡＮＤ論理ゲー
ト又は３入力ＮＯＲ論理ゲートに対してＨ状態の信号を
入力する場合を考える。この場合、ＮチャネルＭＯＳト
ランジスタに比べて出力駆動能力が約３倍低い、Ｐチャ
ネルＭＯＳトランジスタを直列接続する３入力ＮＯＲ論
理ゲートの方が不利となるため、３入力ＮＡＮＤ論理ゲ
ートの第１実施形態の方が有利である。即ち、図３１に
示す動作の方が、図３２に示される動作より有利とな
る。

【０１４２】一方、ペアパスゲート回路を用いたパスト
ランジスタ論理回路から、３入力ＮＡＮＤ論理ゲート又
は３入力ＮＯＲ論理ゲートへＬ状態の信号を入力する場
合を考える。この場合、３入力ＮＡＮＤ論理ゲートを用
いる第１実施形態の動作は図３３のとおりであり、３入
力ＮＯＲ論理ゲートを用いる第２実施形態では図３４に
示されるような動作となる。

【０１４３】なお、本第２実施形態のプログラマブル論
理ブロックと、従来のパストランジスタ論理回路を用い
るＦＰＧＡのプログラマブル論理ブロックとの比較結果
については、前述の第１実施形態と同様である。例え
ば、前述のルックアップテーブル方式のＸｉｌｉｎｘ社
のＦＰＧＡ、ＱｕｉｃｋＬｏｇｉｃ社のＣＭＯＳ論理回
路を用いるＦＰＧＡ、及びＡｃｔｅｌ社のパストランジ
スタ論理回路を用いるＦＰＧＡと、本第２実施形態との
比較結果は、ほぼ前述の第１実施形態の比較の場合と同
様である。

【０１４４】本第２実施形態についても、このように、
前述の第１実施形態と同様の効果を得ることができ、備
えられているトランジスタやスイッチ素子などの諸素子
の使用効率を向上させて、より規模が大きなユーザ論理
回路を定義できるようにすると共に、パストランジスタ
のみで構成される論理回路の論理演算系統のトランジス
タ段数をより抑えることで、動作速度を向上させると共
に、容量が大きな外部配線要素へ出力する場合や、ファ
ンアウトが大きい場合にも動作速度を維持ないし向上し
ながら消費電力を抑えるようにすることができ、低電源
電圧においても正常動作し、更に、比較的複雑な論理も
実現可能とし、特に従来のパストランジスタのみで構成
される論理回路では苦手な論理も、より容易に実現可能
とすることができるという優れた効果を得ることができ
る。

【０１４５】なお、第１実施形態では論理回路部分Ｄ４
及びＤ５のいずれにも、１つずつ、３入力ＮＡＮＤ論理
ゲートを用いている。又、第２実施形態については論理
回路部分Ｄ４及びＤ５のいずれにも、１つずつ、３入力
ＮＯＲ論理ゲートを用いている。ここで、これら第１実
施形態及び第２実施形態を複合的に構成し、次のような
実施形態をも考えることもできる。即ち、第１の変形例
として、論理回路部分Ｄ４には３入力ＮＡＮＤ論理ゲー
トを用い、論理回路部分Ｄ５には３入力ＮＯＲ論理ゲー
トを用いるというものである。あるいは、第２の変形例
として、論理回路部分Ｄ４には３入力ＮＯＲ論理ゲート
を用い、論理回路部分Ｄ５には３入力ＮＡＮＤ論理ゲー
トを用いるというものである。

【０１４６】これらの変形例についても、本発明を効果
的に適用することができ、優れた効果を得ることができ
る。即ち、備えられているトランジスタやスイッチ素子
などの諸素子の使用効率を向上させて、より規模が大き
なユーザ論理回路を定義できるようにすると共に、パス
トランジスタのみで構成される論理回路の論理演算系統
のトランジスタ段数をより抑えることで、動作速度を向
上させると共に、容量が大きな外部配線要素へ出力する
場合や、ファンアウトが大きい場合にも動作速度を維持
ないし向上しながら消費電力を抑えるようにすることが
でき、低電源電圧においても正常動作し、更に、比較的
複雑な論理も実現可能とし、特に従来のパストランジス
タのみで構成される論理回路では苦手な論理も、より容
易に実現可能とすることができるという優れた効果を得
ることができる。

【０１４７】なお、以上述べた本実施形態では、ユーザ
論理回路を定義するスイッチ素子としてアンチヒューズ
を用いている。しかしながら、本発明のスイッチ素子
は、このようなものに限定されるものではなく、ヒュー
ズや、メモリに記憶されるデータに従ってオン状態やオ
フ状態となる半導体スイッチ等を用いてもよい。但し、
このスイッチ素子のオン抵抗は小さくする方が好まし
い。オン抵抗が大きくなってしまうと、動作速度が低下
してしまい、甚だしくは誤動作をもたらす恐れがある。
この点でアンチヒューズは最適であるといえる。

【０１４８】

【発明の効果】以上説明した通り、本発明によれば、備
えられているトランジスタやスイッチ素子などの諸素子
の使用効率を向上させて、より規模が大きなユーザ論理
回路を定義できるようにすると共に、パストランジスタ
のみで構成される論理回路の論理演算系統のトランジス
タ段数をより抑えることで、動作速度を向上させると共
に、容量が大きな外部配線要素へ出力する場合や、ファ
ンアウトが大きい場合にも動作速度を維持ないし向上し
ながら消費電力を抑えるようにすることができ、低電源
電圧においても正常動作し、更に、比較的複雑な論理も
実現可能とし、特に従来のパストランジスタのみで構成
される論理回路では苦手な論理も、より容易に実現可能
とすることができるという優れた効果を得ることができ
る。

【図面の簡単な説明】

【図１】従来のパストランジスタ論理回路を用いたＦＰ
ＧＡの第１例の論理回路図

【図２】前記従来のＦＰＧＡの第１例に用いられるパス
ゲートの回路図

【図３】前記従来のＦＰＧＡの第１例の内部構成を示す
回路図

【図４】従来のＣＭＯＳ論理回路を用いたＦＰＧＡの第
２例の論理回路図

【図５】本発明のペアパスゲート回路に相当する従来の
ものの回路図

【図６】本発明のペアパスゲート回路の回路図

【図７】本発明が適用された第１実施形態のパストラン
ジスタ論理回路を用いるＦＰＧＡの全体構成を示すブロ
ック図

【図８】前記第１実施形態の第１の論理回路部分の論理
回路図

【図９】前記第１実施形態の第２の論理回路部分の論理
回路図

【図１０】前記第１実施形態の第３の論理回路部分の論
理回路図

【図１１】前記第１実施形態の第４の論理回路部分の論
理回路図

【図１２】前記第１実施形態の第５の論理回路部分の論
理回路図

【図１３】前記第１実施形態のフレキシブル構成を示す
回路図

【図１４】前記第１実施形態に用いられる３入力ＮＡＮ
Ｄ論理ゲートの回路図

【図１５】前記第１実施形態における３入力ＮＡＮＤ論
理ゲートの入力の設定を示す回路図

【図１６】前記第１実施形態に用いられる第１の出力経
路の一部の回路図

【図１７】前記第１実施形態の第２の出力経路の回路図

【図１８】前記第１実施形態のフリップフロップに関す
る変形例の回路図

【図１９】前記第１実施形態のプログラマブル論理ブロ
ックの入力部分での入力信号反転／非反転の設定部分の
回路図

【図２０】前記第１実施形態で定義することができる第
１例のユーザ論理回路の回路図

【図２１】前記第１例のユーザ論理回路に用いられるペ
アパスゲートの回路図

【図２２】前記第１実施形態で定義することができる第
２例のユーザ論理回路の回路図

【図２３】前記第１実施形態で定義することができる第
３例のユーザ論理回路の回路図

【図２４】本発明が適用された第２実施形態のパストラ
ンジスタ論理回路を用いるＦＰＧＡに用いられる第４の
論理回路部分の論理回路図

【図２５】前記第２実施形態の第５の論理回路部分の論
理回路図

【図２６】前記第２実施形態に用いられる３入力ＮＯＲ
論理ゲートの回路図

【図２７】前記第２実施形態における３入力ＮＯＲ論理
ゲートの入力の設定を示す回路図

【図２８】前記第２実施形態に用いられる第１の出力経
路の一部の回路図

【図２９】前記第２実施形態の第２の出力経路の回路図

【図３０】前記第２実施形態で定義することができるユ
ーザ論理回路の一例の回路図

【図３１】本発明が適用されるペアパスゲート回路を用
いた構成の第１の回路構成例の概略を示す回路図

【図３２】本発明が適用されるペアパスゲート回路を用
いた構成の第２の回路構成例の概略を示す回路図

【図３３】本発明が適用されるペアパスゲート回路を用
いた構成の第３の回路構成例の概略を示す回路図

【図３４】本発明が適用されるペアパスゲート回路を用
いた構成の第４の回路構成例の概略を示す回路図

【符号の説明】

Ｄ１〜Ｄ５…論理回路部分 Ｍ１〜Ｍ１２…パストランジスタ Ｇ、Ｇ１〜Ｇ３…論理ゲート ＴＰ、ＴＰ１〜ＴＰ２７…ＰチャネルＭＯＳトランジス
タ ＴＮ、ＴＮ１〜ＴＮ２４…ＮチャネルＭＯＳトランジス
タ Ｔ１〜Ｔ６…パスゲート Ｉ、Ｉ１〜Ｉ６、Ｉ１０〜Ｉ１５、Ｉ１９、Ｉ２０…イ
ンバータ Ｌ０〜Ｌｋ、Ｓ０〜Ｓｎ…外部配線要素 Ｎ１〜Ｎ１０…配線 ＶＤＤ…電源 ＧＮＤ…グランド Ｆ、Ｆ１、Ｆ２…フリップフロップ Ｆ１１、Ｆ１２、Ｆ２１、Ｆ２２、Ｆ６１〜Ｆ６７、Ｆ
８１〜Ｆ８５…アンチヒューズ ＴＵｘ、ＴＵ１〜ＴＵ６…ペアパスゲート回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−162723（ＪＰ，Ａ) 特開 平９−64283（ＪＰ，Ａ) 特開 平６−27202（ＪＰ，Ａ) 特公 平７−3838（ＪＰ，Ｂ２) 特公 平７−3837（ＪＰ，Ｂ２) 特表 平６−506098（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/173 - 19/177

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】ユーザが内部の多数のスイッチ素子のオン
   状態あるいはオフ状態を書き込むことで、所望のユーザ
   論理回路を定義できるようにしたフィールドプログラマ
   ブルゲートアレイにおいて、 パストランジスタとして用いる２つのＮチャネルＭＯＳ
   トランジスタと、該ＮチャネルＭＯＳトランジスタより
   小さな、パストランジスタとして用いる２つのＰチャネ
   ルＭＯＳトランジスタと、インバータとを備え、 前記ＮチャネルＭＯＳトランジスタの１つ、及び前記Ｐ
   チャネルＭＯＳトランジスタの１つがソース／ドレイン
   で並列接続されて、第１単位パスゲートを構成し、 別の前記ＮチャネルＭＯＳトランジスタ及び別の前記Ｐ
   チャネルＭＯＳトランジスタがソース／ドレインで並列
   接続されて、第２単位パスゲートを構成し、 前記第１単位パスゲートのソース／ドレインの一方に
   は、入力信号Ａが入力され、 前記第２単位パスゲートのソース／ドレインの一方に
   は、入力信号Ｂが入力され、 前記第１単位パスゲートの他方のソース／ドレイン及び
   前記第２単位パスゲートの他方のソース／ドレインが相
   互に接続されて、出力信号Ｕを出力し、 入力信号Ｐを前記インバータへ入力することで、該イン
   バータの出力から信号Ｑを得、 同一信号で正論理又は負論理となる２つの入力信号Ｐ及
   び信号Ｑ（＝Ｐバー）について、前記第１単位パスゲー
   トのＮチャネルＭＯＳトランジスタのゲート及び前記第
   ２単位パスゲートのＰチャネルＭＯＳトランジスタのゲ
   ートには、前記入力信号Ｐが入力され、 前記第１単位パスゲートのＰチャネルＭＯＳトランジス
   タのゲート及び前記第２単位パスゲートのＮチャネルＭ
   ＯＳトランジスタのゲートには、前記信号Ｑが入力さ
   れ、 このように接続された前記第１単位パスゲート及び前記
   第２単位パスゲートで構成されたペアパスゲート回路を
   用い、 入力の論理値に応じて動作する該ペアパスゲート回路の
   直列接続の定義、あるいは並列接続の定義を前記スイッ
   チ素子で行うことで、論理積演算や論理和演算等を行な
   う、ある論理値を出力するまでの経路として定義される
   論理演算系統を複数形成し、 これら論理演算系統から得られる、複数の出力をそれぞ
   れ個別に入力する多入力ＣＭＯＳ論理回路を備えたこと
   を特徴とするフィールドプログラマブルゲートアレイ。
2. 【請求項２】請求項１において、 前記ペアパスゲート回路を多段の、直列接続の論理演算
   系統として定義することを前記スイッチ素子で行うこと
   ができ、 単段の前記ペアパスゲート回路を用いた論理演算系統の
   出力、又は／及び、多段の前記ペアパスゲート回路を用
   いた論理演算系統の出力を、それぞれ個別に前記多入力
   ＣＭＯＳ論理回路へ入力することができることを特徴と
   するフィールドプログラマブルゲートアレイ。
3. 【請求項３】請求項１又は２において、 前記単位パスゲートのＰチャネルＭＯＳトランジスタの
   大きさが、共に用いられるＮチャネルＭＯＳトランジス
   タの大きさの（１／２）〜（１／１０）とされているこ
   とを特徴とするフィールドプログラマブルゲートアレ
   イ。
4. 【請求項４】請求項１において、 前記多入力ＣＭＯＳ論理回路の少なくとも一部の入力
   に、該入力が未使用となった場合に電源ＶＤＤにプルア
   ップあるいはグランドＧＮＤにプルダウンの少なくとも
   いずれか一方の設定をするための前記スイッチ素子が接
   続されていることを特徴とするフィールドプログラマブ
   ルゲートアレイ。
5. 【請求項５】請求項１において、 前記多入力ＣＭＯＳ論理回路の出力にドライブ能力が大
   きいインバータを設け、プログラマブル論理ブロックの
   外部への信号出力を考慮するようにしたことを特徴とす
   るフィールドプログラマブルゲートアレイ。
6. 【請求項６】請求項１において、 複数の前記論理演算系統に対して、複数の前記多入力Ｃ
   ＭＯＳ論理回路を備えるようにし、 これら論理演算系統の内で少なくとも一部のものの出力
   が、複数の前記多入力ＣＭＯＳ論理回路の、いずれの任
   意のものにも入力できるようにされていることを特徴と
   するフィールドプログラマブルゲートアレイ。
7. 【請求項７】請求項５において、 複数の前記多入力ＣＭＯＳ論理回路の出力あるいは外部
   配線要素のいずれか１つを選択する前記スイッチ素子を
   経由してフリップフロップを接続し、 選択的に該フリップフロップを用いて、前記ユーザ論理
   回路を定義できるようにしたことを特徴とするフィール
   ドプログラマブルゲートアレイ。
8. 【請求項８】請求項１において、 前記論理演算系統の入力にインバータ及び前記スイッチ
   素子を設け、 該スイッチ素子によって、当該論理演算系統の入力の信
   号の非反転あるいは反転を選択定義できるようにしたこ
   とを特徴とするフィールドプログラマブルゲートアレ
   イ。