JP3072888B2 - フィールドプログラマブルゲートアレイ - Google Patents
フィールドプログラマブルゲートアレイInfo
- Publication number
- JP3072888B2 JP3072888B2 JP07325756A JP32575695A JP3072888B2 JP 3072888 B2 JP3072888 B2 JP 3072888B2 JP 07325756 A JP07325756 A JP 07325756A JP 32575695 A JP32575695 A JP 32575695A JP 3072888 B2 JP3072888 B2 JP 3072888B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- logic
- logic circuit
- channel mos
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、ユーザが内部の多
数のスイッチ素子のオン状態あるいはオフ状態を書き込
むことで、所望のユーザ論理回路を定義できるようにし
たフィールドプログラマブルゲートアレイに係り、特
に、備えられているトランジスタやスイッチ素子などの
諸素子の使用効率を向上させて、より規模が大きなユー
ザ論理回路を定義できるようにすると共に、パストラン
ジスタのみで構成される論理回路の論理演算系統のトラ
ンジスタ段数をより抑えることで、動作速度を向上させ
ると共に、容量が大きな外部配線要素へ出力する場合
や、ファンアウトが大きい場合にも動作速度を維持ない
し向上しながら消費電力を抑えるようにすることがで
き、低電源電圧においても正常動作し、更に、比較的複
雑な論理も実現可能とし、特に従来のパストランジスタ
のみで構成される論理回路では苦手な論理も、より容易
に実現可能とすることができるフィールドプログラマブ
ルゲートアレイに関する。
数のスイッチ素子のオン状態あるいはオフ状態を書き込
むことで、所望のユーザ論理回路を定義できるようにし
たフィールドプログラマブルゲートアレイに係り、特
に、備えられているトランジスタやスイッチ素子などの
諸素子の使用効率を向上させて、より規模が大きなユー
ザ論理回路を定義できるようにすると共に、パストラン
ジスタのみで構成される論理回路の論理演算系統のトラ
ンジスタ段数をより抑えることで、動作速度を向上させ
ると共に、容量が大きな外部配線要素へ出力する場合
や、ファンアウトが大きい場合にも動作速度を維持ない
し向上しながら消費電力を抑えるようにすることがで
き、低電源電圧においても正常動作し、更に、比較的複
雑な論理も実現可能とし、特に従来のパストランジスタ
のみで構成される論理回路では苦手な論理も、より容易
に実現可能とすることができるフィールドプログラマブ
ルゲートアレイに関する。
【0002】
【従来の技術】従来から、用いる素子の数を低減するこ
とや、動作速度を向上させることを目的とし、パストラ
ンジスタ論理回路と称するものが提供されている。この
パストランジスタ論理回路は、NチャネルMOSトラン
ジスタやPチャネルMOSトランジスタ等、入力の論理
値に応じて出力がオンオフするパストランジスタを、複
数、直列あるいは並列に接続することで、論理積演算や
論理和演算等を行う回路を構成し、所望の論理回路を得
るようにしたものである。
とや、動作速度を向上させることを目的とし、パストラ
ンジスタ論理回路と称するものが提供されている。この
パストランジスタ論理回路は、NチャネルMOSトラン
ジスタやPチャネルMOSトランジスタ等、入力の論理
値に応じて出力がオンオフするパストランジスタを、複
数、直列あるいは並列に接続することで、論理積演算や
論理和演算等を行う回路を構成し、所望の論理回路を得
るようにしたものである。
【0003】このようなパストランジスタ論理回路に
は、CVSL(cascode voltage switch logic)として
知られるパストランジスタ論理回路や、CPL(comple
mentary pass-transistor logic )として知られるパス
トランジスタ論理回路、又、SRPL(swing restored
pass-transistor logic)として知られるパストランジ
スタ論理回路がある。更に、このようなパストランジス
タ論理回路には、DSL(differential split-level C
MOS logic )として知られるパストランジスタ論理回路
や、DPL(double pass-transistor logic)として知
られるパストランジスタ論理回路、又、DCVSPG
(differential cascode voltage switch with the pas
s-gate)として知られるパストランジスタ論理回路があ
る。
は、CVSL(cascode voltage switch logic)として
知られるパストランジスタ論理回路や、CPL(comple
mentary pass-transistor logic )として知られるパス
トランジスタ論理回路、又、SRPL(swing restored
pass-transistor logic)として知られるパストランジ
スタ論理回路がある。更に、このようなパストランジス
タ論理回路には、DSL(differential split-level C
MOS logic )として知られるパストランジスタ論理回路
や、DPL(double pass-transistor logic)として知
られるパストランジスタ論理回路、又、DCVSPG
(differential cascode voltage switch with the pas
s-gate)として知られるパストランジスタ論理回路があ
る。
【0004】又、このようなパストランジスタ論理回路
を用いたフィールドプログラマブルゲートアレイ(fiel
d programmable gate array :以降、FPGAと称す
る)も提供されている。このFPGAは、ユーザが内部
の多数のスイッチ素子のオン状態やオフ状態を書き込む
ことで、所望のユーザ論理回路を定義できるようにされ
ている。又、近年では、このようなFPGAにも、前述
のようなパストランジスタ論理回路を備えたものが見ら
れる。
を用いたフィールドプログラマブルゲートアレイ(fiel
d programmable gate array :以降、FPGAと称す
る)も提供されている。このFPGAは、ユーザが内部
の多数のスイッチ素子のオン状態やオフ状態を書き込む
ことで、所望のユーザ論理回路を定義できるようにされ
ている。又、近年では、このようなFPGAにも、前述
のようなパストランジスタ論理回路を備えたものが見ら
れる。
【0005】例えば、Actel社から図1に示される
ようなプログラマブル論理ブロックを有するFPGAが
提供されている。この図1に示される論理ブロックG1
及びOR論理ゲートG2及びAND論理ゲートG3で
は、次式に示されるような論理演算がなされている。な
お、以降、「バー」は負論理を示す。
ようなプログラマブル論理ブロックを有するFPGAが
提供されている。この図1に示される論理ブロックG1
及びOR論理ゲートG2及びAND論理ゲートG3で
は、次式に示されるような論理演算がなされている。な
お、以降、「バー」は負論理を示す。
【0006】 Y=(S1バー)・(S0バー)・D00+(S1バー)・S0・D01 +S1・(S0バー)・D10+S1・S0・D11 …(1)
【0007】なお、上記の(1)式において、S0及び
S1は、それぞれ次の通りである。
S1は、それぞれ次の通りである。
【0008】 S0=A0・B0 …(2) S1=A1+B1 …(3)
【0009】ここで、図2の符号Bで示されるように、
PチャネルMOSトランジスタTPとNチャネルMOS
トランジスタTNとで構成されるパスゲートを、作図の
便宜上、同2図符号Aのように定義する。このパスゲー
トは図3中のパスゲートT1〜T6である。すると、前
述の(1)式の演算を行う、図1のプログラマブル論理
ブロック全体の内部回路構成は、公表されてはいない
が、ほぼ図3に示されるものと考えられる。この図3に
示されるプログラマブル論理ブロックは、1系統の2段
構成である。
PチャネルMOSトランジスタTPとNチャネルMOS
トランジスタTNとで構成されるパスゲートを、作図の
便宜上、同2図符号Aのように定義する。このパスゲー
トは図3中のパスゲートT1〜T6である。すると、前
述の(1)式の演算を行う、図1のプログラマブル論理
ブロック全体の内部回路構成は、公表されてはいない
が、ほぼ図3に示されるものと考えられる。この図3に
示されるプログラマブル論理ブロックは、1系統の2段
構成である。
【0010】なお、FPGAには、QuickLogi
c社による、2個の6入力AND論理ゲートと4個の2
入力ANDとを使用した、図4に示されるようなプログ
ラマブル論理ブロックのものが、USP5122685
に開示されている。
c社による、2個の6入力AND論理ゲートと4個の2
入力ANDとを使用した、図4に示されるようなプログ
ラマブル論理ブロックのものが、USP5122685
に開示されている。
【0011】又、Xilinx社の「プログラマブル・
ロジック・データブック」1994/1995 P2-12,13には、ル
ックアップテーブル方式のFPGAが開示されている。
ロジック・データブック」1994/1995 P2-12,13には、ル
ックアップテーブル方式のFPGAが開示されている。
【0012】
【発明が解決しようとする課題】しかしながら、パスト
ランジスタ論理回路を備えた従来のFPGAは、使用す
るトランジスタ数の割に、実現できる回路規模が小さく
なってしまうという問題がある。パストランジスタ論理
回路では、実現しようとする論理回路によっては必要と
するトランジスタ等の素子数を抑え、トランジスタ等の
素子の使用効率を向上することができるものがある。一
方、実現しようとする論理回路によっては逆に、このよ
うな素子の使用効率が低下してしまうものがあるという
問題がある。例えば、Xilinx社のものは、冗長な
アーキテクチャで、使用されないトランジスタが多い。
又、Actel社やQuickLogic社等のもの
は、トランジスタの使用効率は良くても、プログラマブ
ル論理ブロック1個あたりの使用効率が低い。
ランジスタ論理回路を備えた従来のFPGAは、使用す
るトランジスタ数の割に、実現できる回路規模が小さく
なってしまうという問題がある。パストランジスタ論理
回路では、実現しようとする論理回路によっては必要と
するトランジスタ等の素子数を抑え、トランジスタ等の
素子の使用効率を向上することができるものがある。一
方、実現しようとする論理回路によっては逆に、このよ
うな素子の使用効率が低下してしまうものがあるという
問題がある。例えば、Xilinx社のものは、冗長な
アーキテクチャで、使用されないトランジスタが多い。
又、Actel社やQuickLogic社等のもの
は、トランジスタの使用効率は良くても、プログラマブ
ル論理ブロック1個あたりの使用効率が低い。
【0013】一般に、比較的基本的な論理演算、例えば
2入力のNAND論理回路やNOR論理回路等といった
ものでは、このような傾向が強く、従来のパストランジ
スタ論理回路を備えたFPGAでは、トランジスタ等の
素子の使用効率が低下してしまう傾向がある。従って、
このように使用効率が低下してしまうと、使用するトラ
ンジスタ数の割に、実現できる回路規模が小さくなって
しまう。
2入力のNAND論理回路やNOR論理回路等といった
ものでは、このような傾向が強く、従来のパストランジ
スタ論理回路を備えたFPGAでは、トランジスタ等の
素子の使用効率が低下してしまう傾向がある。従って、
このように使用効率が低下してしまうと、使用するトラ
ンジスタ数の割に、実現できる回路規模が小さくなって
しまう。
【0014】又、パストランジスタ論理回路で多変数の
多積項演算を行うためには、複数のパスゲートをカスコ
ード接続する。このため、論理段数が深くなって、信号
のパス段数が深くなってしまい遅延時間が長くなってし
まうという問題を生じてしまう。
多積項演算を行うためには、複数のパスゲートをカスコ
ード接続する。このため、論理段数が深くなって、信号
のパス段数が深くなってしまい遅延時間が長くなってし
まうという問題を生じてしまう。
【0015】又、パストランジスタ論理回路のパスゲー
トにおいて、入力信号のHレベルが電源VDDの電圧で
あったとしても、パスゲートを通過した信号のHレベル
は、NチャネルMOSトランジスタのスレッショルド電
圧程度低下してしまう。Hレベルの低下を防ぐために、
2個のPチャネルMOSトランジスタをカスコード接続
してHレベルをプルアップする方法や、低下したHレベ
ルのインバート信号をPチャネルMOSトランジスタの
ゲートにフィードバックしてHレベルを電源VDDにプ
ルアップする方法がある。
トにおいて、入力信号のHレベルが電源VDDの電圧で
あったとしても、パスゲートを通過した信号のHレベル
は、NチャネルMOSトランジスタのスレッショルド電
圧程度低下してしまう。Hレベルの低下を防ぐために、
2個のPチャネルMOSトランジスタをカスコード接続
してHレベルをプルアップする方法や、低下したHレベ
ルのインバート信号をPチャネルMOSトランジスタの
ゲートにフィードバックしてHレベルを電源VDDにプ
ルアップする方法がある。
【0016】しかしながら、まず、カスコード接続する
方法は、常に信号とその反転信号の両極信号をパストラ
ンジスタ論理回路で作らなければならないためにトラン
ジスタ数が多くなり、チップ面積が増大してしまうとい
う問題がある。又、両極信号を送受するので、FPGA
に用いる場合はプログラマブル論理ブロック間を接続す
る外部配線要素が片極信号方式の約2倍必要になり、チ
ップ面積が増大してしまう。
方法は、常に信号とその反転信号の両極信号をパストラ
ンジスタ論理回路で作らなければならないためにトラン
ジスタ数が多くなり、チップ面積が増大してしまうとい
う問題がある。又、両極信号を送受するので、FPGA
に用いる場合はプログラマブル論理ブロック間を接続す
る外部配線要素が片極信号方式の約2倍必要になり、チ
ップ面積が増大してしまう。
【0017】一方、低下したHレベルのインバート信号
をPチャネルMOSトランジスタでプルアップする前述
の方法は、電源VDDが低い電圧の場合にインバータが
反転せず、回路が機能しないという問題がある。例え
ば、電源VDDが0.8Vで、低下したHレベルが0.
3Vで、インバータの論理閾値が0.4Vの場合、イン
バータの出力はHレベルのままであり、プルアップ用の
PチャネルMOSトランジスタはオンにならない。結果
として、インバータには不要な貫通電流が流れて消費電
力の増大となる上、回路は動作しなくなる。
をPチャネルMOSトランジスタでプルアップする前述
の方法は、電源VDDが低い電圧の場合にインバータが
反転せず、回路が機能しないという問題がある。例え
ば、電源VDDが0.8Vで、低下したHレベルが0.
3Vで、インバータの論理閾値が0.4Vの場合、イン
バータの出力はHレベルのままであり、プルアップ用の
PチャネルMOSトランジスタはオンにならない。結果
として、インバータには不要な貫通電流が流れて消費電
力の増大となる上、回路は動作しなくなる。
【0018】NチャネルMOSトランジスタとPチャネ
ルMOSトランジスタを用いたトランスファゲートは、
片極でよく、HレベルもVDDまで上昇する。しかし、
PチャネルMOSトランジスタのドライブ能力はNチャ
ネルMOSトランジスタの約1/3であるにもかかわら
ず、NチャネルMOSトランジスタのサイズと同程度で
あり、不必要にチップ面積を増大させているという問題
がある。
ルMOSトランジスタを用いたトランスファゲートは、
片極でよく、HレベルもVDDまで上昇する。しかし、
PチャネルMOSトランジスタのドライブ能力はNチャ
ネルMOSトランジスタの約1/3であるにもかかわら
ず、NチャネルMOSトランジスタのサイズと同程度で
あり、不必要にチップ面積を増大させているという問題
がある。
【0019】又、FPGAにおいてプログラマブル論理
ブロック間の配線は一般に容量が大きい。このため、消
費電力が大きくなる傾向がある。又、このような容量の
ある配線を、パストランジスタ論理回路のパスゲートの
みで構成された論理回路では駆動することができないた
め、何等かの工夫が必要である。
ブロック間の配線は一般に容量が大きい。このため、消
費電力が大きくなる傾向がある。又、このような容量の
ある配線を、パストランジスタ論理回路のパスゲートの
みで構成された論理回路では駆動することができないた
め、何等かの工夫が必要である。
【0020】特に、FPGAでは、プログラマブル論理
ブロックを接続する外部配線要素には、100〜300
個の多数のアンチヒューズ等の、論理回路をプログラム
するためのスイッチ素子が必要である。この様なスイッ
チ素子は容量が大きいので、外部配線要素に信号を出力
するための出力回路の負荷が増大し、消費電力が大きく
なってしまう。又、プルアップ用PチャネルMOSトラ
ンジスタを備える回路へ出力する場合等、ファンアウト
が大きく負荷が大きい場合にも、消費電力が増大してし
まう。又、これらの消費電力が増大する場合には、動作
速度も低下する傾向がある。更には負荷が大き過ぎる
と、信号が伝わらなくなってしまう場合もある。
ブロックを接続する外部配線要素には、100〜300
個の多数のアンチヒューズ等の、論理回路をプログラム
するためのスイッチ素子が必要である。この様なスイッ
チ素子は容量が大きいので、外部配線要素に信号を出力
するための出力回路の負荷が増大し、消費電力が大きく
なってしまう。又、プルアップ用PチャネルMOSトラ
ンジスタを備える回路へ出力する場合等、ファンアウト
が大きく負荷が大きい場合にも、消費電力が増大してし
まう。又、これらの消費電力が増大する場合には、動作
速度も低下する傾向がある。更には負荷が大き過ぎる
と、信号が伝わらなくなってしまう場合もある。
【0021】本発明は、前記従来の問題点を解決するべ
くなされたもので、備えられているトランジスタやスイ
ッチ素子などの諸素子の使用効率を向上させて、より規
模が大きなユーザ論理回路を定義できるようにすると共
に、パストランジスタのみで構成される論理回路の論理
演算系統のトランジスタ段数をより抑えることで、動作
速度を向上させると共に、容量が大きな外部配線要素へ
出力する場合や、ファンアウトが大きい場合にも動作速
度を維持ないし向上しながら消費電力を抑えるようにす
ることができ、低電源電圧においても正常動作し、更
に、比較的複雑な論理も実現可能とし、特に従来のパス
トランジスタのみで構成される論理回路では苦手な論理
も、より容易に実現可能とすることができるパストラン
ジスタ論理回路を提供することを目的とする。
くなされたもので、備えられているトランジスタやスイ
ッチ素子などの諸素子の使用効率を向上させて、より規
模が大きなユーザ論理回路を定義できるようにすると共
に、パストランジスタのみで構成される論理回路の論理
演算系統のトランジスタ段数をより抑えることで、動作
速度を向上させると共に、容量が大きな外部配線要素へ
出力する場合や、ファンアウトが大きい場合にも動作速
度を維持ないし向上しながら消費電力を抑えるようにす
ることができ、低電源電圧においても正常動作し、更
に、比較的複雑な論理も実現可能とし、特に従来のパス
トランジスタのみで構成される論理回路では苦手な論理
も、より容易に実現可能とすることができるパストラン
ジスタ論理回路を提供することを目的とする。
【0022】
【課題を解決するための手段】本発明は、ユーザが内部
の多数のスイッチ素子のオン状態あるいはオフ状態を書
き込むことで、所望のユーザ論理回路を定義できるよう
にしたフィールドプログラマブルゲートアレイにおい
て、パストランジスタとして用いる2つのNチャネルM
OSトランジスタと、該NチャネルMOSトランジスタ
より小さな、パストランジスタとして用いる2つのPチ
ャネルMOSトランジスタと、インバータとを備え、前
記NチャネルMOSトランジスタの1つ、及び前記Pチ
ャネルMOSトランジスタの1つがソース/ドレインで
並列接続されて、第1単位パスゲートを構成し、別の前
記NチャネルMOSトランジスタ及び別の前記Pチャネ
ルMOSトランジスタがソース/ドレインで並列接続さ
れて、第2単位パスゲートを構成し、前記第1単位パス
ゲートのソース/ドレインの一方には、入力信号Aが入
力され、前記第2単位パスゲートのソース/ドレインの
一方には、入力信号Bが入力され、前記第1単位パスゲ
ートの他方のソース/ドレイン及び前記第2単位パスゲ
ートの他方のソース/ドレインが相互に接続されて、出
力信号Uを出力し、入力信号Pを前記インバータへ入力
することで、該インバータの出力から信号Qを得、同一
信号で正論理又は負論理となる2つの入力信号P及び信
号Q(=Pバー)について、前記第1単位パスゲートの
NチャネルMOSトランジスタのゲート及び前記第2単
位パスゲートのPチャネルMOSトランジスタのゲート
には、前記入力信号Pが入力され、前記第1単位パスゲ
ートのPチャネルMOSトランジスタのゲート及び前記
第2単位パスゲートのNチャネルMOSトランジスタの
ゲートには、前記信号Qが入力され、このように接続さ
れた前記第1単位パスゲート及び前記第2単位パスゲー
トで構成されたペアパスゲート回路を用い、入力の論理
値に応じて動作する該ペアパスゲート回路の直列接続の
定義、あるいは並列接続の定義を前記スイッチ素子で行
うことで、論理積演算や論理和演算等を行なう、ある論
理値を出力するまでの経路として定義される論理演算系
統を複数形成し、これら論理演算系統から得られる、複
数の出力をそれぞれ個別に入力する多入力CMOS論理
回路を備えたことにより、前記課題を解決したものであ
る。
の多数のスイッチ素子のオン状態あるいはオフ状態を書
き込むことで、所望のユーザ論理回路を定義できるよう
にしたフィールドプログラマブルゲートアレイにおい
て、パストランジスタとして用いる2つのNチャネルM
OSトランジスタと、該NチャネルMOSトランジスタ
より小さな、パストランジスタとして用いる2つのPチ
ャネルMOSトランジスタと、インバータとを備え、前
記NチャネルMOSトランジスタの1つ、及び前記Pチ
ャネルMOSトランジスタの1つがソース/ドレインで
並列接続されて、第1単位パスゲートを構成し、別の前
記NチャネルMOSトランジスタ及び別の前記Pチャネ
ルMOSトランジスタがソース/ドレインで並列接続さ
れて、第2単位パスゲートを構成し、前記第1単位パス
ゲートのソース/ドレインの一方には、入力信号Aが入
力され、前記第2単位パスゲートのソース/ドレインの
一方には、入力信号Bが入力され、前記第1単位パスゲ
ートの他方のソース/ドレイン及び前記第2単位パスゲ
ートの他方のソース/ドレインが相互に接続されて、出
力信号Uを出力し、入力信号Pを前記インバータへ入力
することで、該インバータの出力から信号Qを得、同一
信号で正論理又は負論理となる2つの入力信号P及び信
号Q(=Pバー)について、前記第1単位パスゲートの
NチャネルMOSトランジスタのゲート及び前記第2単
位パスゲートのPチャネルMOSトランジスタのゲート
には、前記入力信号Pが入力され、前記第1単位パスゲ
ートのPチャネルMOSトランジスタのゲート及び前記
第2単位パスゲートのNチャネルMOSトランジスタの
ゲートには、前記信号Qが入力され、このように接続さ
れた前記第1単位パスゲート及び前記第2単位パスゲー
トで構成されたペアパスゲート回路を用い、入力の論理
値に応じて動作する該ペアパスゲート回路の直列接続の
定義、あるいは並列接続の定義を前記スイッチ素子で行
うことで、論理積演算や論理和演算等を行なう、ある論
理値を出力するまでの経路として定義される論理演算系
統を複数形成し、これら論理演算系統から得られる、複
数の出力をそれぞれ個別に入力する多入力CMOS論理
回路を備えたことにより、前記課題を解決したものであ
る。
【0023】又、前記FPGAにおいて、前記ペアパス
ゲート回路を多段の、直列接続の論理演算系統として定
義することを前記スイッチ素子で行うことができ、単段
の前記ペアパスゲート回路を用いた論理演算系統の出
力、又は/及び、多段の前記ペアパスゲート回路を用い
た論理演算系統の出力を、それぞれ個別に前記多入力C
MOS論理回路へ入力することができるようにしたこと
により、前記課題を解決すると共に、前記ユーザ論理回
路での前記ペアパスゲート回路の使用効率を向上させた
ものである。
ゲート回路を多段の、直列接続の論理演算系統として定
義することを前記スイッチ素子で行うことができ、単段
の前記ペアパスゲート回路を用いた論理演算系統の出
力、又は/及び、多段の前記ペアパスゲート回路を用い
た論理演算系統の出力を、それぞれ個別に前記多入力C
MOS論理回路へ入力することができるようにしたこと
により、前記課題を解決すると共に、前記ユーザ論理回
路での前記ペアパスゲート回路の使用効率を向上させた
ものである。
【0024】又、前記FPGAにおいて、前記単位パス
ゲートのPチャネルMOSトランジスタの大きさが、共
に用いられるNチャネルMOSトランジスタの大きさの
(1/2)〜(1/10)とされていることにより前記
課題を解決すると共に、前記ペアパスゲート回路のNチ
ャネルMOSトランジスタの大きさに対するPチャネル
MOSトランジスタの大きさの最適化を図り、これによ
って該ペアパスゲート回路の信号伝達特性向上と集積回
路の集積度向上とをバランス良く図ったものである。
ゲートのPチャネルMOSトランジスタの大きさが、共
に用いられるNチャネルMOSトランジスタの大きさの
(1/2)〜(1/10)とされていることにより前記
課題を解決すると共に、前記ペアパスゲート回路のNチ
ャネルMOSトランジスタの大きさに対するPチャネル
MOSトランジスタの大きさの最適化を図り、これによ
って該ペアパスゲート回路の信号伝達特性向上と集積回
路の集積度向上とをバランス良く図ったものである。
【0025】ここで、本発明ではMOSトランジスタの
大きさとは、出力駆動能力の大きさや、オン状態でのソ
ース・ドレイン間の抵抗の大きさに影響を与える諸パラ
メータである。該パラメータは、例えばMOSトランジ
スタのゲート幅である。
大きさとは、出力駆動能力の大きさや、オン状態でのソ
ース・ドレイン間の抵抗の大きさに影響を与える諸パラ
メータである。該パラメータは、例えばMOSトランジ
スタのゲート幅である。
【0026】又、前記FPGAにおいて、前記多入力C
MOS論理回路の少なくとも一部の入力に、該入力が未
使用となった場合に電源VDDにプルアップあるいはグ
ランドGNDにプルダウンの少なくともいずれか一方の
設定をするための前記スイッチ素子が接続されているこ
とにより、前記課題を解決すると共に、FPGAのプロ
グラマブル論理ブロックにおけるユーザ論理回路の定義
をより柔軟に行えるようにしたものである。
MOS論理回路の少なくとも一部の入力に、該入力が未
使用となった場合に電源VDDにプルアップあるいはグ
ランドGNDにプルダウンの少なくともいずれか一方の
設定をするための前記スイッチ素子が接続されているこ
とにより、前記課題を解決すると共に、FPGAのプロ
グラマブル論理ブロックにおけるユーザ論理回路の定義
をより柔軟に行えるようにしたものである。
【0027】更に、前記FPGAにおいて、前記多入力
CMOS論理回路の出力にドライブ能力が大きいインバ
ータを設け、プログラマブル論理ブロックの外部への信
号出力を考慮するようにしたことにより、前記課題を解
決すると共に、FPGAにおけるプログラマブル論理ブ
ロックから他のプログラマブル論理ブロックへの、一般
に負荷が大きくなる傾向のある信号出力をより容易に行
えるようにしたものである。
CMOS論理回路の出力にドライブ能力が大きいインバ
ータを設け、プログラマブル論理ブロックの外部への信
号出力を考慮するようにしたことにより、前記課題を解
決すると共に、FPGAにおけるプログラマブル論理ブ
ロックから他のプログラマブル論理ブロックへの、一般
に負荷が大きくなる傾向のある信号出力をより容易に行
えるようにしたものである。
【0028】又、前記FPGAにおいて、複数の前記論
理演算系統に対して、複数の前記多入力CMOS論理回
路を備えるようにし、これら論理演算系統の内で少なく
とも一部のものの出力が、複数の前記多入力CMOS論
理回路の、いずれの任意のものにも入力できるようにさ
れていることにより、前記課題を解決すると共に、パス
トランジスタで未使用となるものを減少し、トランジス
タ等の素子の使用効率を更に向上したものである。
理演算系統に対して、複数の前記多入力CMOS論理回
路を備えるようにし、これら論理演算系統の内で少なく
とも一部のものの出力が、複数の前記多入力CMOS論
理回路の、いずれの任意のものにも入力できるようにさ
れていることにより、前記課題を解決すると共に、パス
トランジスタで未使用となるものを減少し、トランジス
タ等の素子の使用効率を更に向上したものである。
【0029】又、前記FPGAにおいて、複数の前記多
入力CMOS論理回路の出力あるいは外部配線要素のい
ずれか1つを選択する前記スイッチ素子を経由してフリ
ップフロップを接続し、選択的に該フリップフロップを
用いて、前記ユーザ論理回路を定義できるようにしたこ
とにより、前記課題を解決すると共に、プログラマブル
論理ブロックにおけるフリップフロップを用いたユーザ
論理回路の定義の便宜を図り、更に、トランジスタ等の
素子数が多いフリップフロップの使用効率を向上できる
ようにしたものである。
入力CMOS論理回路の出力あるいは外部配線要素のい
ずれか1つを選択する前記スイッチ素子を経由してフリ
ップフロップを接続し、選択的に該フリップフロップを
用いて、前記ユーザ論理回路を定義できるようにしたこ
とにより、前記課題を解決すると共に、プログラマブル
論理ブロックにおけるフリップフロップを用いたユーザ
論理回路の定義の便宜を図り、更に、トランジスタ等の
素子数が多いフリップフロップの使用効率を向上できる
ようにしたものである。
【0030】又、前記FPGAにおいて、前記論理演算
系統の入力にインバータ及び前記スイッチ素子を設け、
該スイッチ素子によって、当該論理演算系統の入力の信
号の非反転あるいは反転を選択定義できるようにしたこ
とにより、前記課題を解決すると共に、FPGAのプロ
グラマブル論理ブロックへ入力された信号の非反転ある
いは反転の設定をより自由に行えるようにしたものであ
る。
系統の入力にインバータ及び前記スイッチ素子を設け、
該スイッチ素子によって、当該論理演算系統の入力の信
号の非反転あるいは反転を選択定義できるようにしたこ
とにより、前記課題を解決すると共に、FPGAのプロ
グラマブル論理ブロックへ入力された信号の非反転ある
いは反転の設定をより自由に行えるようにしたものであ
る。
【0031】以下、本発明の作用について簡単に説明す
る。
る。
【0032】ここで、1つ以上の入力の論理値に基づい
た論理演算を、パストランジスタを直列あるいは並列に
接続した論理回路を用いて行なって、ある論理値を出力
するまでの経路を論理演算系統と定義する。本発明にお
いては、このような論理演算系統を複数形成すると共
に、これら論理演算系統から得られる、複数の出力をそ
れぞれ個別に入力する多入力CMOS論理回路を備える
ようにしている。この多入力CMOS論理回路を本発明
は具体的に限定するものではないが、例えば、該多入力
CMOS論理回路は多入力のNAND論理回路やNOR
論理回路等を用いることができる。
た論理演算を、パストランジスタを直列あるいは並列に
接続した論理回路を用いて行なって、ある論理値を出力
するまでの経路を論理演算系統と定義する。本発明にお
いては、このような論理演算系統を複数形成すると共
に、これら論理演算系統から得られる、複数の出力をそ
れぞれ個別に入力する多入力CMOS論理回路を備える
ようにしている。この多入力CMOS論理回路を本発明
は具体的に限定するものではないが、例えば、該多入力
CMOS論理回路は多入力のNAND論理回路やNOR
論理回路等を用いることができる。
【0033】このように、本発明では、より前段側にパ
ストランジスタを主とした論理回路を備えると共に、こ
の出力を後段の多入力CMOS論理回路で受けるという
ものである。即ち、本発明では、パストランジスタ論理
回路とCMOS論理回路との複合的な構成の特徴を有し
ている。
ストランジスタを主とした論理回路を備えると共に、こ
の出力を後段の多入力CMOS論理回路で受けるという
ものである。即ち、本発明では、パストランジスタ論理
回路とCMOS論理回路との複合的な構成の特徴を有し
ている。
【0034】このような構成によれば、パストランジス
タ論理回路でより有利に実現できる論理は前段側でパス
トランジスタを用いながら構成し、一方、多変数の多論
理積項演算という、パストランジスタ論理回路では苦手
な論理は後段の多入力CMOS論理回路で構成すること
ができる。又、後段(最終段)にはこのような多入力C
MOS論理回路が備えられているため、本発明のパスト
ランジスタ論理回路より更に後段(多入力CMOS論理
回路よりも更に後段)に対する信号の立ち上がり速度や
立ち下がり速度が改善され、該信号の論理値判定閾値付
近となる時間が短縮されるため、本発明の多入力CMO
S論理回路における貫通電流をより低減することができ
る。
タ論理回路でより有利に実現できる論理は前段側でパス
トランジスタを用いながら構成し、一方、多変数の多論
理積項演算という、パストランジスタ論理回路では苦手
な論理は後段の多入力CMOS論理回路で構成すること
ができる。又、後段(最終段)にはこのような多入力C
MOS論理回路が備えられているため、本発明のパスト
ランジスタ論理回路より更に後段(多入力CMOS論理
回路よりも更に後段)に対する信号の立ち上がり速度や
立ち下がり速度が改善され、該信号の論理値判定閾値付
近となる時間が短縮されるため、本発明の多入力CMO
S論理回路における貫通電流をより低減することができ
る。
【0035】更に、本発明では、以下のような単位パス
ゲートの作用も有する。
ゲートの作用も有する。
【0036】即ち、本発明は、パストランジスタ論理回
路の上述のようなパストランジスタとして、単位パスゲ
ートを用いている。
路の上述のようなパストランジスタとして、単位パスゲ
ートを用いている。
【0037】この単位パスゲートは、NチャネルMOS
トランジスタ、及び該NチャネルMOSトランジスタよ
りも小さなPチャネルMOSトランジスタがソース/ド
レインで並列接続されている。又、該単位パスゲートで
は、同一信号で正論理又は負論理となる2つの入力信号
P及びQ(=Pバー)が、それぞれ、これらNチャネル
MOSトランジスタ及びPチャネルMOSトランジスタ
のゲートに入力されて、これらNチャネルMOSトラン
ジスタ及びPチャネルMOSトランジスタが同時にオン
オフするようにされている。
トランジスタ、及び該NチャネルMOSトランジスタよ
りも小さなPチャネルMOSトランジスタがソース/ド
レインで並列接続されている。又、該単位パスゲートで
は、同一信号で正論理又は負論理となる2つの入力信号
P及びQ(=Pバー)が、それぞれ、これらNチャネル
MOSトランジスタ及びPチャネルMOSトランジスタ
のゲートに入力されて、これらNチャネルMOSトラン
ジスタ及びPチャネルMOSトランジスタが同時にオン
オフするようにされている。
【0038】このような単位パスゲートでは、Hレベル
を伝達する場合も、Lレベルを伝達する場合も、基本的
にはNチャネルMOSトランジスタがドライブする。従
って、まず、このような単位パスゲートでは、Lレベル
を伝達する際には、該LレベルをグランドGND(Vs
s)まで十分下げることができる。一方、Hレベルを伝
達する場合にも、PチャネルMOSトランジスタが作動
するため、該Hレベルが電源VDDまで十分上昇され
る。
を伝達する場合も、Lレベルを伝達する場合も、基本的
にはNチャネルMOSトランジスタがドライブする。従
って、まず、このような単位パスゲートでは、Lレベル
を伝達する際には、該LレベルをグランドGND(Vs
s)まで十分下げることができる。一方、Hレベルを伝
達する場合にも、PチャネルMOSトランジスタが作動
するため、該Hレベルが電源VDDまで十分上昇され
る。
【0039】なお、本発明で用いられる単位パスゲート
においては、用いられるNチャネルMOSトランジスタ
の大きさに比べPチャネルMOSトランジスタの大きさ
が小さくされていることが特徴である。例えば、このよ
うな単位パスゲートに用いられるPチャネルMOSトラ
ンジスタのトランジスタサイズは、共に用いられるNチ
ャネルMOSトランジスタの(1/2)〜(1/10)
程度である。
においては、用いられるNチャネルMOSトランジスタ
の大きさに比べPチャネルMOSトランジスタの大きさ
が小さくされていることが特徴である。例えば、このよ
うな単位パスゲートに用いられるPチャネルMOSトラ
ンジスタのトランジスタサイズは、共に用いられるNチ
ャネルMOSトランジスタの(1/2)〜(1/10)
程度である。
【0040】通常、このような単位パスゲートの出力
は、次段のパストランジスタや単位パスゲートあるいは
論理ゲートに隣接して設けられている。又、単位パスゲ
ートに用いられるPチャネルMOSトランジスタは、共
に用いられるNチャネルMOSトランジスタの動作を若
干補うことが主な目的である。従って、単位パスゲート
に用いられるPチャネルMOSトランジスタのトランジ
スタサイズがこのように小さくされていても、前述のよ
うなHレベルの上昇の作用や、Lレベルの下降の作用を
十分得ることができる。
は、次段のパストランジスタや単位パスゲートあるいは
論理ゲートに隣接して設けられている。又、単位パスゲ
ートに用いられるPチャネルMOSトランジスタは、共
に用いられるNチャネルMOSトランジスタの動作を若
干補うことが主な目的である。従って、単位パスゲート
に用いられるPチャネルMOSトランジスタのトランジ
スタサイズがこのように小さくされていても、前述のよ
うなHレベルの上昇の作用や、Lレベルの下降の作用を
十分得ることができる。
【0041】更に、本発明では、以下のようなペアパス
ゲート回路の作用も有する。
ゲート回路の作用も有する。
【0042】従来のパストランジスタ論理回路におい
て、パストランジスタは、図5に示されるような形態で
利用されることが比較的多い。本発明では、このような
点に着目している。
て、パストランジスタは、図5に示されるような形態で
利用されることが比較的多い。本発明では、このような
点に着目している。
【0043】この図5において、NチャネルMOSトラ
ンジスタM1及びM2の2つのパストランジスタが示さ
れる。これらのパストランジスタには、それぞれ異なる
入力信号AあるいはBが入力され、一方、共通の出力信
号Uを出力する。又、同一信号で正論理又は負論理とな
る2つの入力信号P及びQ(=Pバー)が、それぞれ、
これらパストランジスタ1つずつのゲートに入力されて
いる。ここで、この図5の1点鎖線内にあるこのような
回路を、以降、ペアパスゲート回路TUAと称する。
ンジスタM1及びM2の2つのパストランジスタが示さ
れる。これらのパストランジスタには、それぞれ異なる
入力信号AあるいはBが入力され、一方、共通の出力信
号Uを出力する。又、同一信号で正論理又は負論理とな
る2つの入力信号P及びQ(=Pバー)が、それぞれ、
これらパストランジスタ1つずつのゲートに入力されて
いる。ここで、この図5の1点鎖線内にあるこのような
回路を、以降、ペアパスゲート回路TUAと称する。
【0044】このような図5のペアパスゲート回路TU
Aと同等の論理機能を有するよう、前述の単位パスゲー
トを用いて構成すると、図6の1点鎖線内に示されるよ
うな回路(以降、ペアパスゲート回路TUと称する)と
なる。ここで、この図6のNチャネルMOSトランジス
タM1及びPチャネルMOSトランジスタM3の単位パ
スゲートは、図5のNチャネルMOSトランジスタM1
に相当する。図6のNチャネルMOSトランジスタM2
及びPチャネルMOSトランジスタM4の単位パスゲー
トは、図5のNチャネルMOSトランジスタM2に相当
する。
Aと同等の論理機能を有するよう、前述の単位パスゲー
トを用いて構成すると、図6の1点鎖線内に示されるよ
うな回路(以降、ペアパスゲート回路TUと称する)と
なる。ここで、この図6のNチャネルMOSトランジス
タM1及びPチャネルMOSトランジスタM3の単位パ
スゲートは、図5のNチャネルMOSトランジスタM1
に相当する。図6のNチャネルMOSトランジスタM2
及びPチャネルMOSトランジスタM4の単位パスゲー
トは、図5のNチャネルMOSトランジスタM2に相当
する。
【0045】本発明で用いる単位パスゲートに用いるN
チャネルMOSトランジスタ及びPチャネルMOSトラ
ンジスタのオンオフを同時に行うためには、同一信号で
正論理又は負論理となる一対の信号を要する。ここで、
相互に相補的に動作する、このような単位パスゲートを
一対有する、利用頻度の高い図5に示されるようなペア
パスゲート回路TUAに着目し、このようなものに対し
て本発明のペアパスゲート回路TUを用いれば、このよ
うな相補的な動作に必要な、同一信号で正論理又は負論
理となる2つの信号等に関して、回路構成を有機的に成
すことができる。即ち、元々必要となっていた、同一信
号で正論理又は負論理となる一対の信号を一つのインバ
ータを用いて入力信号Pから効果的に生成することがで
きるだけでなく、回路構成を有機的に成すことができ
る。
チャネルMOSトランジスタ及びPチャネルMOSトラ
ンジスタのオンオフを同時に行うためには、同一信号で
正論理又は負論理となる一対の信号を要する。ここで、
相互に相補的に動作する、このような単位パスゲートを
一対有する、利用頻度の高い図5に示されるようなペア
パスゲート回路TUAに着目し、このようなものに対し
て本発明のペアパスゲート回路TUを用いれば、このよ
うな相補的な動作に必要な、同一信号で正論理又は負論
理となる2つの信号等に関して、回路構成を有機的に成
すことができる。即ち、元々必要となっていた、同一信
号で正論理又は負論理となる一対の信号を一つのインバ
ータを用いて入力信号Pから効果的に生成することがで
きるだけでなく、回路構成を有機的に成すことができ
る。
【0046】従って、本発明によれば、まず単位パスゲ
ートを用いることで、プルアップ回路を利用せずともH
レベルを改善し、あるいは、プルダウン回路を利用せず
ともLレベルを改善することができる。又、このように
出力側のHレベルやLレベルを改善しながらも、プルア
ップ回路やプルダウン回路が用いられていないため、前
段の出力回路の負荷を軽減することができる。従って、
本発明によれば、パストランジスタ論理回路全体の小型
化や、同一出力駆動能力での動作速度の向上を図ること
ができる。
ートを用いることで、プルアップ回路を利用せずともH
レベルを改善し、あるいは、プルダウン回路を利用せず
ともLレベルを改善することができる。又、このように
出力側のHレベルやLレベルを改善しながらも、プルア
ップ回路やプルダウン回路が用いられていないため、前
段の出力回路の負荷を軽減することができる。従って、
本発明によれば、パストランジスタ論理回路全体の小型
化や、同一出力駆動能力での動作速度の向上を図ること
ができる。
【0047】又、本発明のペアパスゲート回路TUは、
利用頻度が高いだけでなく、このように集積回路パター
ン化という点でも有利である。即ち、比較的単純な集積
回路パターンで構成することができる。
利用頻度が高いだけでなく、このように集積回路パター
ン化という点でも有利である。即ち、比較的単純な集積
回路パターンで構成することができる。
【0048】以上説明したとおり、本発明によれば、備
えられているトランジスタやスイッチ素子などの諸素子
の使用効率を向上させて、より規模が大きなユーザ論理
回路を定義できるようにすると共に、パストランジスタ
のみで構成される論理回路の論理演算系統のトランジス
タ段数をより抑えることで、動作速度を向上させると共
に、容量が大きな外部配線要素へ出力する場合や、ファ
ンアウトが大きい場合にも動作速度を維持ないし向上し
ながら消費電力を抑えるようにすることができ、低電源
電圧においても正常動作し、更に、比較的複雑な論理も
実現可能とし、特に従来のパストランジスタのみで構成
される論理回路では苦手な論理も、より容易に実現可能
とすることができるパストランジスタ論理回路を提供す
ることを目的とする。
えられているトランジスタやスイッチ素子などの諸素子
の使用効率を向上させて、より規模が大きなユーザ論理
回路を定義できるようにすると共に、パストランジスタ
のみで構成される論理回路の論理演算系統のトランジス
タ段数をより抑えることで、動作速度を向上させると共
に、容量が大きな外部配線要素へ出力する場合や、ファ
ンアウトが大きい場合にも動作速度を維持ないし向上し
ながら消費電力を抑えるようにすることができ、低電源
電圧においても正常動作し、更に、比較的複雑な論理も
実現可能とし、特に従来のパストランジスタのみで構成
される論理回路では苦手な論理も、より容易に実現可能
とすることができるパストランジスタ論理回路を提供す
ることを目的とする。
【0049】なお、本発明においては、原理的には、単
位パスゲートはパスゲート(トランスファゲート)と類
似している。しかしながら、本発明はあくまでNチャネ
ルMOSトランジスタで構成するパストランジスタ論理
回路を前提としている。従って、単位パスゲートに用い
るPチャネルMOSトランジスタは、出力のHレベルの
上昇を補うことが目的であり、本発明においては該Pチ
ャネルMOSトランジスタの大きさが小さくされている
ことが特徴となっている。
位パスゲートはパスゲート(トランスファゲート)と類
似している。しかしながら、本発明はあくまでNチャネ
ルMOSトランジスタで構成するパストランジスタ論理
回路を前提としている。従って、単位パスゲートに用い
るPチャネルMOSトランジスタは、出力のHレベルの
上昇を補うことが目的であり、本発明においては該Pチ
ャネルMOSトランジスタの大きさが小さくされている
ことが特徴となっている。
【0050】なお、後述する図8以降の各図におけるペ
アパスゲート回路TU1〜TU7は、いずれも、図6に
示される構成となっており、本発明が適用されている。
アパスゲート回路TU1〜TU7は、いずれも、図6に
示される構成となっており、本発明が適用されている。
【0051】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【0052】図7は、本発明が適用された第1実施形態
のFPGAのプログラマブル論理ブロックの構成を示す
ブロック図である。
のFPGAのプログラマブル論理ブロックの構成を示す
ブロック図である。
【0053】本実施形態のプログラマブル論理ブロック
は、この図7に示される如く、論理回路部分D1〜D5
によって構成されている。論理回路部分D1は図8に、
論理回路部分D2は図9に、論理回路部分D3は図10
に、論理回路部分D4は図11に、又、論理回路部分D
5は図12に、それぞれの内部のより詳細な回路構成が
示される。
は、この図7に示される如く、論理回路部分D1〜D5
によって構成されている。論理回路部分D1は図8に、
論理回路部分D2は図9に、論理回路部分D3は図10
に、論理回路部分D4は図11に、又、論理回路部分D
5は図12に、それぞれの内部のより詳細な回路構成が
示される。
【0054】又、図7に示される如く、論理回路部分D
1は論理回路部分D3に、配線N1及びN2によって接
続されている。論理回路部分D2及び論理回路部分D3
は、配線N3及びN4によって接続されている。又、論
理回路部分D4に対して、論理回路部分D1〜D3はそ
れぞれ、配線N5〜N7によって接続されている。又、
論理回路部分D3及び論理回路部分D5は、配線N8〜
N10によって接続されている。
1は論理回路部分D3に、配線N1及びN2によって接
続されている。論理回路部分D2及び論理回路部分D3
は、配線N3及びN4によって接続されている。又、論
理回路部分D4に対して、論理回路部分D1〜D3はそ
れぞれ、配線N5〜N7によって接続されている。又、
論理回路部分D3及び論理回路部分D5は、配線N8〜
N10によって接続されている。
【0055】ここで、外部配線要素L0〜Lk、又外部
配線要素S0〜Snは、この図7にその全体が示される
プログラマブル論理ブロックが、外部に対して信号の入
力、あるいは出力、更には双方向での入出力を行うため
のものであり、都合(k+n)本設けられている。又、
論理回路部分D1〜D5は、図8〜図12等にも示され
る如く、電源VDD及びグランドGNDを用いて電源が
供給されているが、この図7ではプルアップに用いる電
源VDD及びプルダウンに用いるグランドGNDを明瞭
とするため、論理回路部分D1〜D3に対して、電源V
DDの配線及びグランドGNDの配線が図示されてい
る。
配線要素S0〜Snは、この図7にその全体が示される
プログラマブル論理ブロックが、外部に対して信号の入
力、あるいは出力、更には双方向での入出力を行うため
のものであり、都合(k+n)本設けられている。又、
論理回路部分D1〜D5は、図8〜図12等にも示され
る如く、電源VDD及びグランドGNDを用いて電源が
供給されているが、この図7ではプルアップに用いる電
源VDD及びプルダウンに用いるグランドGNDを明瞭
とするため、論理回路部分D1〜D3に対して、電源V
DDの配線及びグランドGNDの配線が図示されてい
る。
【0056】まず、論理回路部分D1は図8に、論理回
路部分D2は図9に示される如く、これら論理回路部分
D1及びD2は、同一の回路構成となっている。即ち、
論理回路部分D1は、合計6個のインバータI1〜I6
と、合計3個のペアパスゲート回路TU1〜TU3とに
より構成されている。一方、論理回路部分D2について
も、合計6個のインバータI10〜I15と、合計3個
のペアパスゲート回路TU4〜TU6とにより構成され
ている。なお、本実施形態のペアパスゲート回路TU1
〜TU6は全て図6に示した通りである。
路部分D2は図9に示される如く、これら論理回路部分
D1及びD2は、同一の回路構成となっている。即ち、
論理回路部分D1は、合計6個のインバータI1〜I6
と、合計3個のペアパスゲート回路TU1〜TU3とに
より構成されている。一方、論理回路部分D2について
も、合計6個のインバータI10〜I15と、合計3個
のペアパスゲート回路TU4〜TU6とにより構成され
ている。なお、本実施形態のペアパスゲート回路TU1
〜TU6は全て図6に示した通りである。
【0057】なお、これら図8及び図9において、又こ
れ以降の各図においても、それぞれの図中で直交する配
線に付与された○印は、アンチヒューズである。該アン
チヒューズは、図中で直交する該当する配線間に対して
所定以上の電圧を印加することで、これら配線間の絶縁
膜に対してストレスを加え、元々オフ状態であったこれ
ら配線間に対してオン状態を書き込むものである。本実
施形態のFPGAでは、このようなアンチヒューズを多
数備えており、ユーザはこのような内部の多数のアンチ
ヒューズ(スイッチ素子)に対して選択的にオン状態を
書き込むことで所望のユーザ論理回路を定義する。
れ以降の各図においても、それぞれの図中で直交する配
線に付与された○印は、アンチヒューズである。該アン
チヒューズは、図中で直交する該当する配線間に対して
所定以上の電圧を印加することで、これら配線間の絶縁
膜に対してストレスを加え、元々オフ状態であったこれ
ら配線間に対してオン状態を書き込むものである。本実
施形態のFPGAでは、このようなアンチヒューズを多
数備えており、ユーザはこのような内部の多数のアンチ
ヒューズ(スイッチ素子)に対して選択的にオン状態を
書き込むことで所望のユーザ論理回路を定義する。
【0058】図13は、本実施形態で用いられるペアパ
スゲート回路のフレキシブル構成を示す回路図である。
スゲート回路のフレキシブル構成を示す回路図である。
【0059】この図13では、特に、図8の論理回路部
分D1の3つのペアパスゲート回路TU1〜TU3、更
にはアンチヒューズF11、F12、F21及びF22
による、フレキシブル構成が示される。なお、論理回路
部分D2についても、3つのペアパスゲート回路TU4
〜TU6、又4つのアンチヒューズによって、同様のフ
レキシブル構成がなされている。
分D1の3つのペアパスゲート回路TU1〜TU3、更
にはアンチヒューズF11、F12、F21及びF22
による、フレキシブル構成が示される。なお、論理回路
部分D2についても、3つのペアパスゲート回路TU4
〜TU6、又4つのアンチヒューズによって、同様のフ
レキシブル構成がなされている。
【0060】ここで、この図13のフレキシブル構成に
おいて、アンチヒューズF11及びF22を共にオン状
態とすることによって、下記の(4)式の論理演算を行
う構成とすることができる。あるいは、アンチヒューズ
F12及びF21を共にオン状態とすることによって、
入力信号名は異なるものの、下記の(4)式と同様の論
理演算の構成を得ることができる。
おいて、アンチヒューズF11及びF22を共にオン状
態とすることによって、下記の(4)式の論理演算を行
う構成とすることができる。あるいは、アンチヒューズ
F12及びF21を共にオン状態とすることによって、
入力信号名は異なるものの、下記の(4)式と同様の論
理演算の構成を得ることができる。
【0061】 Z=j・(a・c+b・(cバー)) +(jバー)・(d・f+e・(fバー)) =a・c・j+b・(cバー)・j+d・f・(jバー) +e・(fバー)・(jバー) …(4)
【0062】又、この図13において、信号hと信号i
とのいずれか一方を、外部配線要素から入力した信号と
すれば、パストランジスタ論理回路2段とパストランジ
スタ論理回路1段を合成したような論理回路を構成する
こともできる。ここで、アンチヒューズF22だけオン
状態とした場合、下記の(5)式の論理演算を行う構成
となる。
とのいずれか一方を、外部配線要素から入力した信号と
すれば、パストランジスタ論理回路2段とパストランジ
スタ論理回路1段を合成したような論理回路を構成する
こともできる。ここで、アンチヒューズF22だけオン
状態とした場合、下記の(5)式の論理演算を行う構成
となる。
【0063】 Z=h・j+(jバー)・(d・f+e・(fバー)) =h・j+d・f・(jバー)+e・(fバー)・(jバー) …(5)
【0064】このような図13のフレキシブル構成によ
れば、多様なユーザ論理回路の定義が可能となる。例え
ば、ペアパスゲート回路TU3を用いて、出力Zを得る
ための1段構成のパストランジスタ論理回路とすること
もできる。あるいは、ペアパスゲート回路TU1とペア
パスゲート回路TU3とを用いて2段構成のパストラン
ジスタ論理回路を定義することもできる。又、ペアパス
ゲート回路TU2と、ペアパスゲート回路TU3とを用
いて2段構成のパストランジスタ論理回路を定義するこ
ともできる。あるいは、これらを組合せ、一部1段構成
で一部2段構成のパストランジスタ論理回路を定義する
ことも可能である。
れば、多様なユーザ論理回路の定義が可能となる。例え
ば、ペアパスゲート回路TU3を用いて、出力Zを得る
ための1段構成のパストランジスタ論理回路とすること
もできる。あるいは、ペアパスゲート回路TU1とペア
パスゲート回路TU3とを用いて2段構成のパストラン
ジスタ論理回路を定義することもできる。又、ペアパス
ゲート回路TU2と、ペアパスゲート回路TU3とを用
いて2段構成のパストランジスタ論理回路を定義するこ
ともできる。あるいは、これらを組合せ、一部1段構成
で一部2段構成のパストランジスタ論理回路を定義する
ことも可能である。
【0065】図14は、本実施形態に用いられる3入力
NAND論理ゲートの回路図である。
NAND論理ゲートの回路図である。
【0066】この図14では、PチャネルMOSトラン
ジスタTP11〜TP13及びNチャネルMOSトラン
ジスタTN11〜TN13で構成される3入力NAND
論理ゲートが示される。該論理ゲートは、(Z=(W・
X・Y)バー)の論理演算を行うものであり、図14中
の符号G1の図記号や、符号G2で示される図記号で示
すこととする。又、このような3入力NAND論理ゲー
トは、本実施形態においては、図11に示される如く論
理回路部分D4で用いられ、図12で示される如く論理
回路部分D5に用いられている。
ジスタTP11〜TP13及びNチャネルMOSトラン
ジスタTN11〜TN13で構成される3入力NAND
論理ゲートが示される。該論理ゲートは、(Z=(W・
X・Y)バー)の論理演算を行うものであり、図14中
の符号G1の図記号や、符号G2で示される図記号で示
すこととする。又、このような3入力NAND論理ゲー
トは、本実施形態においては、図11に示される如く論
理回路部分D4で用いられ、図12で示される如く論理
回路部分D5に用いられている。
【0067】図15は、本実施形態のプログラマブル論
理ブロックの第1出力経路の一部を示す論理回路図であ
る。
理ブロックの第1出力経路の一部を示す論理回路図であ
る。
【0068】この図15では、論理回路部分D1のペア
パスゲート回路TU3と、論理回路部分D2のペアパス
ゲート回路TU6と、論理回路部分D3からの配線N7
の回路と、論理回路部分D4の3入力NAND論理ゲー
トGとが示されている。ここで、この3入力NAND論
理ゲートには、図16、又前述の図11にも示されるよ
うに、ドライブ能力が大きなPチャネルMOSトランジ
スタTP17及びNチャネルMOSトランジスタTN1
4で構成されるインバータが設けられている。該インバ
ータは、本実施形態のプログラマブル論理ブロックの外
部への信号出力について考慮して設けられており、プロ
グラマブル論理ブロック間の比較的容量が大きな配線で
もより容易に駆動できるように考慮されている。ここ
で、本実施形態では論理回路部分D4が備える3入力N
AND論理ゲート及びドライブ能力が大きくされたイン
バータを経て信号を出力する経路を第1出力経路とし、
その出力を出力01としている。
パスゲート回路TU3と、論理回路部分D2のペアパス
ゲート回路TU6と、論理回路部分D3からの配線N7
の回路と、論理回路部分D4の3入力NAND論理ゲー
トGとが示されている。ここで、この3入力NAND論
理ゲートには、図16、又前述の図11にも示されるよ
うに、ドライブ能力が大きなPチャネルMOSトランジ
スタTP17及びNチャネルMOSトランジスタTN1
4で構成されるインバータが設けられている。該インバ
ータは、本実施形態のプログラマブル論理ブロックの外
部への信号出力について考慮して設けられており、プロ
グラマブル論理ブロック間の比較的容量が大きな配線で
もより容易に駆動できるように考慮されている。ここ
で、本実施形態では論理回路部分D4が備える3入力N
AND論理ゲート及びドライブ能力が大きくされたイン
バータを経て信号を出力する経路を第1出力経路とし、
その出力を出力01としている。
【0069】PチャネルMOSトランジスタTP17及
びNチャネルMOSトランジスタTN14によるインバ
ータを用いないで、3入力NAND論理ゲートG自体の
出力駆動能力を大きくすることも考えられる。しかしな
がら、この場合、図14に示したPチャネルMOSトラ
ンジスタTP11〜TP13及びNチャネルMOSトラ
ンジスタTN11〜TN13の、合計6個のトランジス
タすべての大きさを増大させる必要がある。又、Nチャ
ネルMOSトランジスタTN11〜TN13はソース及
びドレインで直列接続されており、インピーダンスが高
くなる傾向があるため、出力駆動能力を高めるためには
トランジスタサイズを格段に増大させる必要がある。こ
のような点を考えると、図16や図11に示される如
く、又後述する図12及び図17のPチャネルMOSト
ランジスタTP27及びNチャネルMOSトランジスタ
TN24の如く、ドライブ能力の大きなインバータを備
えることは、限られた集積回路面積で外部配線要素等を
効果的に駆動する点で非常に優れている。
びNチャネルMOSトランジスタTN14によるインバ
ータを用いないで、3入力NAND論理ゲートG自体の
出力駆動能力を大きくすることも考えられる。しかしな
がら、この場合、図14に示したPチャネルMOSトラ
ンジスタTP11〜TP13及びNチャネルMOSトラ
ンジスタTN11〜TN13の、合計6個のトランジス
タすべての大きさを増大させる必要がある。又、Nチャ
ネルMOSトランジスタTN11〜TN13はソース及
びドレインで直列接続されており、インピーダンスが高
くなる傾向があるため、出力駆動能力を高めるためには
トランジスタサイズを格段に増大させる必要がある。こ
のような点を考えると、図16や図11に示される如
く、又後述する図12及び図17のPチャネルMOSト
ランジスタTP27及びNチャネルMOSトランジスタ
TN24の如く、ドライブ能力の大きなインバータを備
えることは、限られた集積回路面積で外部配線要素等を
効果的に駆動する点で非常に優れている。
【0070】ここで、この図15におけるユーザ論理回
路の定義について簡単に説明する。まず、3入力NAN
D論理ゲートGに対して信号N5を入力しない場合、ア
ンチヒューズF61及びF82をオン状態とすればよ
い。すると、信号N5は常にH状態となり、該信号N5
の入力は、3入力NAND論理ゲートの動作に対して影
響を及ぼさなくなる。
路の定義について簡単に説明する。まず、3入力NAN
D論理ゲートGに対して信号N5を入力しない場合、ア
ンチヒューズF61及びF82をオン状態とすればよ
い。すると、信号N5は常にH状態となり、該信号N5
の入力は、3入力NAND論理ゲートの動作に対して影
響を及ぼさなくなる。
【0071】同様に、信号N6の3入力NAND論理ゲ
ートGへの入力を使用しない場合は、アンチヒューズF
64及びF84をオン状態にすればよい。又、信号N7
の3入力NAND論理ゲートGへの入力を使用しない場
合は、アンチヒューズF85をオン状態にすれば、信号
N7は電源電圧VDDにプルアップされ、H状態とな
り、該信号N7は3入力NAND論理ゲートGの動作に
影響を及ぼさなくなる。
ートGへの入力を使用しない場合は、アンチヒューズF
64及びF84をオン状態にすればよい。又、信号N7
の3入力NAND論理ゲートGへの入力を使用しない場
合は、アンチヒューズF85をオン状態にすれば、信号
N7は電源電圧VDDにプルアップされ、H状態とな
り、該信号N7は3入力NAND論理ゲートGの動作に
影響を及ぼさなくなる。
【0072】次に、3入力NAND論理ゲートG全体の
動作を無効とし、出力Zから常時H状態が出力されるよ
うにする場合を考える。この場合、まず、アンチヒュー
ズF61及びF64をオン状態にする。このようにアン
チヒューズF61及びF64をオン状態にするのは、ペ
アパスゲート回路TU3及びTU6それぞれが内蔵する
インバータの入力を安定させて、これらインバータの不
安定動作を防ぐためである。更に、アンチヒューズF6
3、F66あるいはF67の少なくともいずれか1つを
オン状態とすれば、出力Zは常時H状態とすることがで
き、3入力NAND論理ゲートの動作を無効とすること
ができる。
動作を無効とし、出力Zから常時H状態が出力されるよ
うにする場合を考える。この場合、まず、アンチヒュー
ズF61及びF64をオン状態にする。このようにアン
チヒューズF61及びF64をオン状態にするのは、ペ
アパスゲート回路TU3及びTU6それぞれが内蔵する
インバータの入力を安定させて、これらインバータの不
安定動作を防ぐためである。更に、アンチヒューズF6
3、F66あるいはF67の少なくともいずれか1つを
オン状態とすれば、出力Zは常時H状態とすることがで
き、3入力NAND論理ゲートの動作を無効とすること
ができる。
【0073】図17は、本実施形態のパストランジスタ
論理回路のプログラマブル論理ブロックの第2出力経路
を示す論理回路図である。
論理回路のプログラマブル論理ブロックの第2出力経路
を示す論理回路図である。
【0074】この図17では、まず、論理回路部分D1
にある、ペアパスゲート回路TU1及びTU2が示され
ている。又、論理回路部分D2にある、ペアパスゲート
回路TU4及びTU5が示される。論理回路部分D3が
備えるインバータI20が示される。更に、論理回路部
分D5にある、3入力NAND論理ゲートGと、Pチャ
ネルMOSトランジスタTP27及びNチャネルMOS
トランジスタTN24で構成されるインバータとが示さ
れる。
にある、ペアパスゲート回路TU1及びTU2が示され
ている。又、論理回路部分D2にある、ペアパスゲート
回路TU4及びTU5が示される。論理回路部分D3が
備えるインバータI20が示される。更に、論理回路部
分D5にある、3入力NAND論理ゲートGと、Pチャ
ネルMOSトランジスタTP27及びNチャネルMOS
トランジスタTN24で構成されるインバータとが示さ
れる。
【0075】ここで、本実施形態では、論理回路部分D
5にある3入力NAND論理ゲートGと、PチャネルM
OSトランジスタTP27及びNチャネルMOSトラン
ジスタTN24で構成されるインバータとを経て本プロ
グラマブル論理ブロック外部へ信号を出力する経路を、
第2出力経路とし、その出力を出力02としている。こ
のPチャネルMOSトランジスタTP27及びNチャネ
ルMOSトランジスタTN24によるインバータは、図
16を用いて前述したPチャネルMOSトランジスタT
P17及びNチャネルMOSトランジスタTN14によ
って構成されるインバータと同様、プログラマブル論理
ブロックの外部の、容量が大きな配線要素等の比較的負
荷が大きいものを効果的に駆動するために備えられるも
ので、比較的大きなトランジスタが用いられている。
5にある3入力NAND論理ゲートGと、PチャネルM
OSトランジスタTP27及びNチャネルMOSトラン
ジスタTN24で構成されるインバータとを経て本プロ
グラマブル論理ブロック外部へ信号を出力する経路を、
第2出力経路とし、その出力を出力02としている。こ
のPチャネルMOSトランジスタTP27及びNチャネ
ルMOSトランジスタTN24によるインバータは、図
16を用いて前述したPチャネルMOSトランジスタT
P17及びNチャネルMOSトランジスタTN14によ
って構成されるインバータと同様、プログラマブル論理
ブロックの外部の、容量が大きな配線要素等の比較的負
荷が大きいものを効果的に駆動するために備えられるも
ので、比較的大きなトランジスタが用いられている。
【0076】本実施形態では、論理回路部分D1及び論
理回路部分D2が備える複数のペアパスゲート回路によ
る複数の論理演算系統に対して、論理回路部分D4が備
える3入力NAND論理ゲートと、論理回路部分D5が
備える3入力NAND論理ゲートとの、複数の多入力C
MOS論理回路を備えるようにしている。又、このよう
に複数の論理演算系統に対して、前述の第1出力経路及
び第2出力経路というように、複数の出力経路を備えて
いるとも言うことができる。
理回路部分D2が備える複数のペアパスゲート回路によ
る複数の論理演算系統に対して、論理回路部分D4が備
える3入力NAND論理ゲートと、論理回路部分D5が
備える3入力NAND論理ゲートとの、複数の多入力C
MOS論理回路を備えるようにしている。又、このよう
に複数の論理演算系統に対して、前述の第1出力経路及
び第2出力経路というように、複数の出力経路を備えて
いるとも言うことができる。
【0077】このように本実施形態では、複数の論理演
算系統に対して、複数の多入力CMOS論理回路を備
え、複数の出力経路を備えることで、一方の多入力CM
OS論理回路や出力経路で用いられないペアパスゲート
回路を、別の多入力CMOS論理回路や出力経路に用い
ることができる。従って、このように複数の多入力CM
OS論理回路間でペアパスゲート回路が融通され、又複
数の出力経路間でペアパスゲート回路が融通されるた
め、該ペアパスゲート回路の使用効率を向上することが
でき、無駄に使われずに残ってしまうペアパスゲート回
路を減少することができている。
算系統に対して、複数の多入力CMOS論理回路を備
え、複数の出力経路を備えることで、一方の多入力CM
OS論理回路や出力経路で用いられないペアパスゲート
回路を、別の多入力CMOS論理回路や出力経路に用い
ることができる。従って、このように複数の多入力CM
OS論理回路間でペアパスゲート回路が融通され、又複
数の出力経路間でペアパスゲート回路が融通されるた
め、該ペアパスゲート回路の使用効率を向上することが
でき、無駄に使われずに残ってしまうペアパスゲート回
路を減少することができている。
【0078】ここで、この図17において、最大で3系
統の論理演算系統のパストランジスタ論理回路1段を構
成でき、資源の有効活用ができている。又、3入力NA
ND論理ゲートGの入力Yについては、前述の第1出力
経路と同様、外部配線要素からの入力が可能である。
統の論理演算系統のパストランジスタ論理回路1段を構
成でき、資源の有効活用ができている。又、3入力NA
ND論理ゲートGの入力Yについては、前述の第1出力
経路と同様、外部配線要素からの入力が可能である。
【0079】なお、本実施形態については、論理回路部
分D4及び論理回路部分D5にフリップフロップF1及
びF2を備えていることが特徴である。このようにフリ
ップフロップF1及びF2を備えることで、本実施形態
のプログラマブル論理ブロックでは、組合せ回路のみな
らず、順序回路をもユーザ論理回路中に定義することが
できるようになっている。
分D4及び論理回路部分D5にフリップフロップF1及
びF2を備えていることが特徴である。このようにフリ
ップフロップF1及びF2を備えることで、本実施形態
のプログラマブル論理ブロックでは、組合せ回路のみな
らず、順序回路をもユーザ論理回路中に定義することが
できるようになっている。
【0080】ここで、図18は、本実施形態のフリップ
フロップF1及びF2に関する変形例の回路図である。
フロップF1及びF2に関する変形例の回路図である。
【0081】FPGAで定義される一般的なユーザ論理
回路では、組合せ回路だけではなく、フリップフロップ
やレジスタ、ラッチ等を用いる順序回路が必ず存在する
ものである。このような順序回路がある割合は、アプリ
ケーション毎に異なるが、経験的には「4〜8変数の多
積項演算当たりフリップフロップ1個」である。しかし
ながら、複数のプログラマブル論理ブロックでフリップ
フロップやレジスタ、ラッチを相互に融通することがで
きれば、それぞれのプログラマブル論理ブロックが備え
るこのようなフリップフロップやレジスタ、ラッチ等の
個数を低減することができる。
回路では、組合せ回路だけではなく、フリップフロップ
やレジスタ、ラッチ等を用いる順序回路が必ず存在する
ものである。このような順序回路がある割合は、アプリ
ケーション毎に異なるが、経験的には「4〜8変数の多
積項演算当たりフリップフロップ1個」である。しかし
ながら、複数のプログラマブル論理ブロックでフリップ
フロップやレジスタ、ラッチを相互に融通することがで
きれば、それぞれのプログラマブル論理ブロックが備え
るこのようなフリップフロップやレジスタ、ラッチ等の
個数を低減することができる。
【0082】ここで、図18においては、前述のような
第1出力経路に該当する3入力NAND論理ゲートG1
と共に、第2出力経路に相当する別の3入力NAND論
理ゲートG2の出力、更には外部配線要素、又は外部配
線要素に入力が接続されるインバータIの出力のいずれ
か1つを選択して、フリップフロップF1の入力Dへ入
力することができるようになっている。即ち、フリップ
フロップF1の入力Dの前方に3つのアンチヒューズが
備えられることで、該入力Dへ入力する信号を選択でき
るようになっている。
第1出力経路に該当する3入力NAND論理ゲートG1
と共に、第2出力経路に相当する別の3入力NAND論
理ゲートG2の出力、更には外部配線要素、又は外部配
線要素に入力が接続されるインバータIの出力のいずれ
か1つを選択して、フリップフロップF1の入力Dへ入
力することができるようになっている。即ち、フリップ
フロップF1の入力Dの前方に3つのアンチヒューズが
備えられることで、該入力Dへ入力する信号を選択でき
るようになっている。
【0083】図19は、本実施形態のプログラマブル論
理ブロックの入力部分の回路図である。
理ブロックの入力部分の回路図である。
【0084】この図19に示されるように、論理回路部
分D1のペアパスゲート回路TU1の入力信号a及びb
は、それぞれ、インバータI1及びI2とアンチヒュー
ズによって非反転あるいは反転を選択定義できるように
なっている。又、ペアパスゲート回路TU1の入力部分
だけでなく、論理回路部分D1〜論理回路部分D3の信
号入力部分には、同様にインバータ及びアンチヒューズ
(スイッチ素子)が設けられ、該アンチヒューズによっ
て、入力の信号の非反転あるいは反転を選択定義できる
ようになっている。この図19のペアパスゲート回路
は、信号a及びbをインバータI1あるいはI2で反転
しない場合、(Z=a・c+b・(cバー))の論理演
算を行う。
分D1のペアパスゲート回路TU1の入力信号a及びb
は、それぞれ、インバータI1及びI2とアンチヒュー
ズによって非反転あるいは反転を選択定義できるように
なっている。又、ペアパスゲート回路TU1の入力部分
だけでなく、論理回路部分D1〜論理回路部分D3の信
号入力部分には、同様にインバータ及びアンチヒューズ
(スイッチ素子)が設けられ、該アンチヒューズによっ
て、入力の信号の非反転あるいは反転を選択定義できる
ようになっている。この図19のペアパスゲート回路
は、信号a及びbをインバータI1あるいはI2で反転
しない場合、(Z=a・c+b・(cバー))の論理演
算を行う。
【0085】ある信号を受ける複数のプログラマブル論
理ブロックにおいて、2つの信号が相互に反転の逆位相
の関係にある場合、信号送信側からこれら2つの信号を
別々に送ると、受信側までの外部配線要素を2系統占有
してしまう。これに対して、図19に示すように入力信
号の反転の有無を選択定義できるようにしておけば、必
要に応じて受信側で入力信号を反転することが容易にで
き、外部配線要素の使用を節約できる。
理ブロックにおいて、2つの信号が相互に反転の逆位相
の関係にある場合、信号送信側からこれら2つの信号を
別々に送ると、受信側までの外部配線要素を2系統占有
してしまう。これに対して、図19に示すように入力信
号の反転の有無を選択定義できるようにしておけば、必
要に応じて受信側で入力信号を反転することが容易にで
き、外部配線要素の使用を節約できる。
【0086】ここで、この図19においてインバータI
1及びI2が、入力信号を反転するためのインバータで
ある。又、図19の入力信号cを反転する必要がある場
合(Z=a・(cバー)+b・c)は、外部配線要素か
ら信号を選択するときに、入力信号aとbとを入れ替え
ればよい。
1及びI2が、入力信号を反転するためのインバータで
ある。又、図19の入力信号cを反転する必要がある場
合(Z=a・(cバー)+b・c)は、外部配線要素か
ら信号を選択するときに、入力信号aとbとを入れ替え
ればよい。
【0087】以上、その全体が図7に示される本実施形
態のプログラマブル論理ブロックについて説明したが、
以下に、このようなプログラマブル論理ブロックで定義
することができるユーザ論理回路の例を説明する。ここ
で、プログラマブル論理ブロックの入力信号の反転のバ
リエーションは考慮せず、すべて正論理の信号として扱
う。
態のプログラマブル論理ブロックについて説明したが、
以下に、このようなプログラマブル論理ブロックで定義
することができるユーザ論理回路の例を説明する。ここ
で、プログラマブル論理ブロックの入力信号の反転のバ
リエーションは考慮せず、すべて正論理の信号として扱
う。
【0088】図20は、本実施形態で定義することがで
きるユーザ論理回路の第1例の論理回路図である。
きるユーザ論理回路の第1例の論理回路図である。
【0089】ここで、図20、又後述する図22及び図
23又図30に示されるペアパスゲート回路TU1〜T
U6では、図21に示されるように、図6に示した前述
のペアパスゲートTUの符号A、B、P及びUを省略す
る。
23又図30に示されるペアパスゲート回路TU1〜T
U6では、図21に示されるように、図6に示した前述
のペアパスゲートTUの符号A、B、P及びUを省略す
る。
【0090】まず、図20の出力01からは、次の
(6)式に示される論理演算結果が出力される。該論理
演算では、扱える変数が合計15個であり、7変数の積
項を合計16個まで扱うことができる。
(6)式に示される論理演算結果が出力される。該論理
演算では、扱える変数が合計15個であり、7変数の積
項を合計16個まで扱うことができる。
【0091】 01=a・c・i・j・l・r・s +a・c・i・k・(lバー)・r・s +a・c・i・m・o・(rバー)・s +a・c・i・n・(oバー)・(rバー)・s +b・(cバー)・i・j・l・r・s +b・(cバー)・i・k・(lバー)・r・s +b+(cバー)・i・m・o・(rバー)・s +b・(cバー)・i・n・(oバー)・(rバー)・s +d・f・(iバー)・j・l・r・s +d・f・(iバー)・k・(lバー)・r・s +d・f・(iバー)・m・o・(rバー)・s +d・f・(iバー)・n・(oバー)・(rバー)・s +e・(fバー)・(iバー)・j・l・r・s +e・(fバー)・(iバー)・k・(lバー)・r・s +e・(fバー)・(iバー)・m・o・(rバー)・s +e・(fバー)・(iバー)・n・(oバー)・(rバー)・s …(6)
【0092】又、この図20の出力02からは、次の
(7)式に示されるような論理演算結果が出力される。
ここで、この論理演算では、扱える変数が合計7個であ
り、5変数の積項を合計4個まで扱うことができる。
(7)式に示されるような論理演算結果が出力される。
ここで、この論理演算では、扱える変数が合計7個であ
り、5変数の積項を合計4個まで扱うことができる。
【0093】 02=d・f・m・o・t +d・f・n・(oバー)・t +e・(fバー)・m・o・t +e・(fバー)・n・(oバー)・t …(7)
【0094】図22は、本実施形態のFPGAで定義す
ることができるユーザ論理回路の第2例の回路図であ
る。
ることができるユーザ論理回路の第2例の回路図であ
る。
【0095】この図22の出力01からは、次の(8)
式で示されるような論理演算結果が出力される。なお、
この論理演算において、扱える変数は合計11個であ
り、7変数の積項を合計4個扱うことができ、6変数の
積項を合計4個扱うことができ、5変数の積項を1個扱
うことができる。
式で示されるような論理演算結果が出力される。なお、
この論理演算において、扱える変数は合計11個であ
り、7変数の積項を合計4個扱うことができ、6変数の
積項を合計4個扱うことができ、5変数の積項を1個扱
うことができる。
【0096】 01=a・c・i・j・l・r・s +a・c・i・k・(lバー)・r・s +a・c・i・q・(rバー)・s +b・(cバー)・i・j・l・r・s +b・(cバー)・i・k・(lバー)・r・s +b・(cバー)・i・q・(rバー)・s +h・(iバー)・j・l・r・s +h・(iバー)・k・(lバー)・r・s +h・(iバー)・q・(rバー)・s …(8)
【0097】又、この図22の出力02からは、次の
(9)式で示される論理演算結果が示される。又、この
論理演算において、扱える変数は合計7個であり、5変
数の積項を合計4個まで扱うことができる。
(9)式で示される論理演算結果が示される。又、この
論理演算において、扱える変数は合計7個であり、5変
数の積項を合計4個まで扱うことができる。
【0098】 02=d・f・m・o・t +d・f・n・(oバー)・t +e・(fバー)・m・o・t +e・(fバー)・n・(oバー)・t …(9)
【0099】次に、図23は、本実施形態のFPGAで
定義することができるユーザ論理回路の第3例の回路図
である。
定義することができるユーザ論理回路の第3例の回路図
である。
【0100】この図23の出力01からは、次の(1
0)式に示される論理演算結果を出力することができ
る。この論理演算において、扱える変数は合計9個であ
り、6変数の積項を合計8個まで扱うことができる。
0)式に示される論理演算結果を出力することができ
る。この論理演算において、扱える変数は合計9個であ
り、6変数の積項を合計8個まで扱うことができる。
【0101】 01=a・c・g・i・p・r +a・c・g・i・q・(rバー) +a・c・h・(iバー)・p・r +a・c・h・(iバー)・q・(rバー) +b・(cバー)・g・i・p・r +b・(cバー)・g・i・q・(rバー) +b・(cバー)・h・(iバー)・p・r +b・(cバー)・h・(iバー)・q・(rバー) …(10)
【0102】次に、この図23の出力02からは、次の
(11)式で示される論理演算結果が出力される。又、
この論理演算において、扱える変数は合計9個であり、
6変数の積項を合計8個まで扱うことができる。
(11)式で示される論理演算結果が出力される。又、
この論理演算において、扱える変数は合計9個であり、
6変数の積項を合計8個まで扱うことができる。
【0103】 02=d・f・j・l・m・o +d・f・j・l・n・(oバー) +d・f・k・(lバー)・m・o +d・f・k・(lバー)・n・(oバー) +e・(fバー)・j・l・m・o +e・(fバー)・j・l・n・(oバー) +e・(fバー)・k・(lバー)・m・o +e・(fバー)・k・(lバー)・n・(oバー) …(11)
【0104】以上説明した通り、本実施形態によれば、
本発明を適用して、FPGAにおいてパストランジスタ
論理回路を用いながら効果的にユーザ論理回路を定義で
きるようにすることができる。従って、本実施形態によ
れば、備えられているトランジスタやスイッチ素子など
の諸素子の使用効率を向上させて、より規模が大きなユ
ーザ論理回路を定義できるようにすると共に、パストラ
ンジスタのみで構成される論理回路の論理演算系統のト
ランジスタ段数をより抑えることで、動作速度を向上さ
せると共に、容量が大きな外部配線要素へ出力する場合
や、ファンアウトが大きい場合にも動作速度を維持ない
し向上しながら消費電力を抑えるようにすることがで
き、低電源電圧でも正常動作し、更に、比較的複雑な論
理も実現可能とし、特に従来のパストランジスタのみで
構成される論理回路では苦手な論理も、より容易に実現
可能とするという優れた効果を得ることができる。
本発明を適用して、FPGAにおいてパストランジスタ
論理回路を用いながら効果的にユーザ論理回路を定義で
きるようにすることができる。従って、本実施形態によ
れば、備えられているトランジスタやスイッチ素子など
の諸素子の使用効率を向上させて、より規模が大きなユ
ーザ論理回路を定義できるようにすると共に、パストラ
ンジスタのみで構成される論理回路の論理演算系統のト
ランジスタ段数をより抑えることで、動作速度を向上さ
せると共に、容量が大きな外部配線要素へ出力する場合
や、ファンアウトが大きい場合にも動作速度を維持ない
し向上しながら消費電力を抑えるようにすることがで
き、低電源電圧でも正常動作し、更に、比較的複雑な論
理も実現可能とし、特に従来のパストランジスタのみで
構成される論理回路では苦手な論理も、より容易に実現
可能とするという優れた効果を得ることができる。
【0105】以下、本実施形態のプログラマブル論理ブ
ロックと、従来のパストランジスタ論理回路を用いるF
PGAのプログラマブル論理ブロックとを比較する。
ロックと、従来のパストランジスタ論理回路を用いるF
PGAのプログラマブル論理ブロックとを比較する。
【0106】本実施形態では、前述のペアパスゲート回
路において、NチャネルMOSトランジスタに対して小
さなPチャネルMOSトランジスタを並列接続してい
る。該PチャネルMOSトランジスタの大きさは小さい
とはいえ、NチャネルMOSトランジスタと同数用いら
れており、無視することができない。このため、実用
上、この小さなPチャネルMOSトランジスタの大きさ
を、並列接続するNチャネルMOSトランジスタの大き
さの約(1/5)として、トランジスタ数、拡散容量換
算数、パフォーマンス等の評価を行い、以下の検討を行
う。
路において、NチャネルMOSトランジスタに対して小
さなPチャネルMOSトランジスタを並列接続してい
る。該PチャネルMOSトランジスタの大きさは小さい
とはいえ、NチャネルMOSトランジスタと同数用いら
れており、無視することができない。このため、実用
上、この小さなPチャネルMOSトランジスタの大きさ
を、並列接続するNチャネルMOSトランジスタの大き
さの約(1/5)として、トランジスタ数、拡散容量換
算数、パフォーマンス等の評価を行い、以下の検討を行
う。
【0107】まず、ルックアップテーブル方式の前述の
Xilinx社のFPGAでは、4変数のファンクショ
ン・ジェネレータ2個と、これらの出力に1変数を加え
た3変数のファンクション・ジェネレータ1個を持つ。
Xilinx社のFPGAでは、4変数のファンクショ
ン・ジェネレータ2個と、これらの出力に1変数を加え
た3変数のファンクション・ジェネレータ1個を持つ。
【0108】4変数のファンクション・ジェネレータ
は、すべての論理関数を発生できる。しかしながら、該
ファンクション・ジェネレータは、実用的な回路として
は極めて冗長である。該ファンクション・ジェネレータ
の内部回路構成は未公開であるが、アドレスデコーダ、
メモリ素子及び出力選択回路等が必要と考えられ、およ
そ144個のトランジスタを要するとみられる。又、3
変数のファンクション・ジェネレータは、およそ72個
のトランジスタを要するとみられる。従って、4変数の
ファンクション・ジェネレータ2個と3変数のファンク
ション・ジェネレータ1個とで構成される1つのプログ
ラマブル論理ブロックの組合せ回路では、合計約440
個のトランジスタが必要とみられる。
は、すべての論理関数を発生できる。しかしながら、該
ファンクション・ジェネレータは、実用的な回路として
は極めて冗長である。該ファンクション・ジェネレータ
の内部回路構成は未公開であるが、アドレスデコーダ、
メモリ素子及び出力選択回路等が必要と考えられ、およ
そ144個のトランジスタを要するとみられる。又、3
変数のファンクション・ジェネレータは、およそ72個
のトランジスタを要するとみられる。従って、4変数の
ファンクション・ジェネレータ2個と3変数のファンク
ション・ジェネレータ1個とで構成される1つのプログ
ラマブル論理ブロックの組合せ回路では、合計約440
個のトランジスタが必要とみられる。
【0109】これに対して、本実施形態では、必要とな
るトランジスタは合計62個である。従って、本実施形
態のトランジスタ数は、上述のXilinx社のものの
およそ7分の1であり、トランジスタの使用効率が極め
て高いことが判る。又、Xilinx社のものが9変数
の積項の演算ができるのに対して、本実施形態は7変数
の積項までであるため、この点では本実施形態は劣る。
しかしながら、Xilinx社のものが9変数までしか
扱えないのに対して、本実施形態は15変数まで扱うこ
とができ、この点では本実施形態は有利である。Xil
inx社のものが有意のパス段数がセレクタも入れて9
段と予想されるのに対し、本実施形態は6段であり、こ
のようにパストランジスタ論理回路の段数が短い分、本
実施形態の方がより高速に動作すると見込まれる。又、
Xilinx社の有意信号がドライブする負荷容量の拡
散容量換算数はおよそ69個と見込まれるのに対し、本
実施形態では23個であり、本実施形態の方が消費電力
も小さいと予想される。又、Xilinx社に対して、
本実施形態の総合的なパフォーマンスは約32倍にな
る。
るトランジスタは合計62個である。従って、本実施形
態のトランジスタ数は、上述のXilinx社のものの
およそ7分の1であり、トランジスタの使用効率が極め
て高いことが判る。又、Xilinx社のものが9変数
の積項の演算ができるのに対して、本実施形態は7変数
の積項までであるため、この点では本実施形態は劣る。
しかしながら、Xilinx社のものが9変数までしか
扱えないのに対して、本実施形態は15変数まで扱うこ
とができ、この点では本実施形態は有利である。Xil
inx社のものが有意のパス段数がセレクタも入れて9
段と予想されるのに対し、本実施形態は6段であり、こ
のようにパストランジスタ論理回路の段数が短い分、本
実施形態の方がより高速に動作すると見込まれる。又、
Xilinx社の有意信号がドライブする負荷容量の拡
散容量換算数はおよそ69個と見込まれるのに対し、本
実施形態では23個であり、本実施形態の方が消費電力
も小さいと予想される。又、Xilinx社に対して、
本実施形態の総合的なパフォーマンスは約32倍にな
る。
【0110】次に、本実施形態とQuickLogic
社のCMOS論理回路を用いるFPGAとを比較する。
社のCMOS論理回路を用いるFPGAとを比較する。
【0111】このQuickLogic社のFPGA
は、6入力AND論理ゲートが合計2個と2入力AND
論理ゲートが合計4個とにマルチプレクサが設けられて
おり、2入力AND論理ゲートはいずれか1項が選択さ
れる。又、扱える変数が20個であるのに対して、実現
できる回路は極めて小規模となる。しかしながら、約6
8個のトランジスタを使用しているとみられる。このQ
uickLogic社のものは有意信号のパス段数が3
〜7段と予想され、高速であると考えられる。しかしな
がら、本実施形態の積項数と同程度にするには、少なく
とも2段のプログラマブル論理ブロックのカスコード接
続が必要になる。このようにカスコード接続すると、外
部配線要素を使う必要があり、全体として本実施形態の
1.5倍程度遅く、又消費電力も約3倍程度大きいと見
込まれる。又、総合的なパフォーマンスは本実施形態の
方が約10倍になる。
は、6入力AND論理ゲートが合計2個と2入力AND
論理ゲートが合計4個とにマルチプレクサが設けられて
おり、2入力AND論理ゲートはいずれか1項が選択さ
れる。又、扱える変数が20個であるのに対して、実現
できる回路は極めて小規模となる。しかしながら、約6
8個のトランジスタを使用しているとみられる。このQ
uickLogic社のものは有意信号のパス段数が3
〜7段と予想され、高速であると考えられる。しかしな
がら、本実施形態の積項数と同程度にするには、少なく
とも2段のプログラマブル論理ブロックのカスコード接
続が必要になる。このようにカスコード接続すると、外
部配線要素を使う必要があり、全体として本実施形態の
1.5倍程度遅く、又消費電力も約3倍程度大きいと見
込まれる。又、総合的なパフォーマンスは本実施形態の
方が約10倍になる。
【0112】次に、図1〜図2に示したActel社の
パストランジスタ論理回路を用いたFPGAと本実施形
態とを比較する。
パストランジスタ論理回路を用いたFPGAと本実施形
態とを比較する。
【0113】このActel社のパストランジスタ論理
回路を用いたFPGAは、パスゲート(マルチプレクサ
として用いられる)を使用している点では、本実施形態
に類似している。しかしながら、このパスゲートの用い
られるプログラマブル論理ブロックの構成は、2段のパ
スゲートを備えた論理演算系統が1系統のみである。
又、このActel社のものは、使用トランジスタ数は
28個で、有意信号のパス段数は4〜7段である。この
Actel社のもので本実施形態に近い構成のユーザ論
理回路を定義するためには、少なくとも3つのプログラ
マブル論理ブロックを必要とする。この場合、トランジ
スタ数は本実施形態の1.4倍となる。
回路を用いたFPGAは、パスゲート(マルチプレクサ
として用いられる)を使用している点では、本実施形態
に類似している。しかしながら、このパスゲートの用い
られるプログラマブル論理ブロックの構成は、2段のパ
スゲートを備えた論理演算系統が1系統のみである。
又、このActel社のものは、使用トランジスタ数は
28個で、有意信号のパス段数は4〜7段である。この
Actel社のもので本実施形態に近い構成のユーザ論
理回路を定義するためには、少なくとも3つのプログラ
マブル論理ブロックを必要とする。この場合、トランジ
スタ数は本実施形態の1.4倍となる。
【0114】又、Actel社のこのFPGAは、複数
のプログラマブル論理ブロックを使うために、負荷容量
の大きな外部配線要素を使わざるを得ず、本実施形態に
比べて、遅延時間が約2倍長く、消費電力が約3〜5倍
になると見込まれる。総合的なパフォーマンスは本実施
形態の方が約11倍になる。
のプログラマブル論理ブロックを使うために、負荷容量
の大きな外部配線要素を使わざるを得ず、本実施形態に
比べて、遅延時間が約2倍長く、消費電力が約3〜5倍
になると見込まれる。総合的なパフォーマンスは本実施
形態の方が約11倍になる。
【0115】このように、本実施形態では、プログラマ
ブル論理ブロックの中で、トランジスタを効率良く用い
て比較的大きな規模のユーザ論理回路を定義することが
できる。従って、トランジスタ数を同数とした場合、従
来のFPGAに比べて、本実施形態では約1.3〜7倍
のユーザ論理回路を収容することができる。
ブル論理ブロックの中で、トランジスタを効率良く用い
て比較的大きな規模のユーザ論理回路を定義することが
できる。従って、トランジスタ数を同数とした場合、従
来のFPGAに比べて、本実施形態では約1.3〜7倍
のユーザ論理回路を収容することができる。
【0116】又、本実施形態では、有意信号のパス段数
が少なく、且つ1個のプログラマブル論理ブロックの中
で比較的大きなユーザ論理回路を定義することができる
ので、従来のFPGAに比べ約1.5倍程度高速にする
ことができ、又消費電力は(1/3)〜(1/5)程度
とすることができる。又、本実施形態によれば、プログ
ラマブル論理ブロックの柔軟性が高いので、固定方式の
従来のFPGAに比べて使用し易く、チップ全体で実現
できるユーザ論理回路の回路規模を大きくすることがで
きる。又、本実施形態は、総合的なパフォーマンスを、
一般の市販品の約10〜32倍にすることができる。
が少なく、且つ1個のプログラマブル論理ブロックの中
で比較的大きなユーザ論理回路を定義することができる
ので、従来のFPGAに比べ約1.5倍程度高速にする
ことができ、又消費電力は(1/3)〜(1/5)程度
とすることができる。又、本実施形態によれば、プログ
ラマブル論理ブロックの柔軟性が高いので、固定方式の
従来のFPGAに比べて使用し易く、チップ全体で実現
できるユーザ論理回路の回路規模を大きくすることがで
きる。又、本実施形態は、総合的なパフォーマンスを、
一般の市販品の約10〜32倍にすることができる。
【0117】次に、図を用いて、本発明が適用された第
2実施形態のFPGAのプログラマブル論理ブロックを
説明する。
2実施形態のFPGAのプログラマブル論理ブロックを
説明する。
【0118】本実施形態のプログラマブル論理ブロック
は、前述の第1実施形態と同様に、図7に示される如
く、論理回路部分D1〜D5によって構成されている。
本第2実施形態は、前述の第1実施形態と、論理回路部
分D4及びD5が異なる。即ち、本実施形態の論理回路
部分D4及びD5は、3入力NOR論理ゲートを用いて
いる。本実施形態の論理回路部分D1は図8に、論理回
路部分D2は図9に、論理回路部分D3は図10に、論
理回路部分D4は図24に、又、論理回路部分D5は図
25に、それぞれの内部のより詳細な回路構成が示され
る。
は、前述の第1実施形態と同様に、図7に示される如
く、論理回路部分D1〜D5によって構成されている。
本第2実施形態は、前述の第1実施形態と、論理回路部
分D4及びD5が異なる。即ち、本実施形態の論理回路
部分D4及びD5は、3入力NOR論理ゲートを用いて
いる。本実施形態の論理回路部分D1は図8に、論理回
路部分D2は図9に、論理回路部分D3は図10に、論
理回路部分D4は図24に、又、論理回路部分D5は図
25に、それぞれの内部のより詳細な回路構成が示され
る。
【0119】図26は、本実施形態に用いられる3入力
NOR論理ゲートの回路図である。
NOR論理ゲートの回路図である。
【0120】この図26では、PチャネルMOSトラン
ジスタTP11〜TP13及びNチャネルMOSトラン
ジスタTN11〜TN13で構成される3入力NOR論
理ゲートが示される。該論理ゲートは、(Z=(W+X
+Y)バー)の論理演算を行うものであり、図26中の
符号G1の図記号や、符号G2で示される図記号で示す
こととする。又、このような3入力NOR論理ゲート
は、本実施形態においては、図24に示される如く論理
回路部分D4で用いられ、図25で示される如く論理回
路部分D5に用いられている。
ジスタTP11〜TP13及びNチャネルMOSトラン
ジスタTN11〜TN13で構成される3入力NOR論
理ゲートが示される。該論理ゲートは、(Z=(W+X
+Y)バー)の論理演算を行うものであり、図26中の
符号G1の図記号や、符号G2で示される図記号で示す
こととする。又、このような3入力NOR論理ゲート
は、本実施形態においては、図24に示される如く論理
回路部分D4で用いられ、図25で示される如く論理回
路部分D5に用いられている。
【0121】図27は、本実施形態のプログラマブル論
理ブロックの第1出力経路の一部を示す論理回路図であ
る。
理ブロックの第1出力経路の一部を示す論理回路図であ
る。
【0122】この図27では、論理回路部分D1のペア
パスゲート回路TU3と、論理回路部分D2のペアパス
ゲート回路TU6と、論理回路部分D3からの配線N7
の回路と、論理回路部分D4の3入力NOR論理ゲート
Gとが示されている。ここで、この3入力NOR論理ゲ
ートには、図28、又前述の図24にも示されるよう
に、ドライブ能力が大きなPチャネルMOSトランジス
タTP17及びNチャネルMOSトランジスタTN14
で構成されるインバータが設けられている。該インバー
タは、本実施形態のプログラマブル論理ブロックの外部
への信号出力について考慮して設けられており、プログ
ラマブル論理ブロック間の比較的容量が大きな配線でも
より容易に駆動できるように考慮されている。ここで、
本実施形態では論理回路部分D4が備える3入力NOR
論理ゲート及びドライブ能力が大きくされたインバータ
を経て信号を出力する経路を第1出力経路とし、その出
力を出力01としている。
パスゲート回路TU3と、論理回路部分D2のペアパス
ゲート回路TU6と、論理回路部分D3からの配線N7
の回路と、論理回路部分D4の3入力NOR論理ゲート
Gとが示されている。ここで、この3入力NOR論理ゲ
ートには、図28、又前述の図24にも示されるよう
に、ドライブ能力が大きなPチャネルMOSトランジス
タTP17及びNチャネルMOSトランジスタTN14
で構成されるインバータが設けられている。該インバー
タは、本実施形態のプログラマブル論理ブロックの外部
への信号出力について考慮して設けられており、プログ
ラマブル論理ブロック間の比較的容量が大きな配線でも
より容易に駆動できるように考慮されている。ここで、
本実施形態では論理回路部分D4が備える3入力NOR
論理ゲート及びドライブ能力が大きくされたインバータ
を経て信号を出力する経路を第1出力経路とし、その出
力を出力01としている。
【0123】PチャネルMOSトランジスタTP17及
びNチャネルMOSトランジスタTN14によるインバ
ータを用いないで、3入力NOR論理ゲートG自体の出
力駆動能力を大きくすることも考えられる。しかしなが
ら、この場合、図26に示したPチャネルMOSトラン
ジスタTP11〜TP13及びNチャネルMOSトラン
ジスタTN11〜TN13の6個のトランジスタすべて
の大きさを増大させる必要がある。又、PチャネルMO
SトランジスタTP11〜TP13はソース及びドレイ
ンで直列接続されており、インピーダンスが高くなる傾
向があるため、出力駆動能力を高めるためにはトランジ
スタサイズを格段に増大させる必要がある。このような
点を考えると、図28や図24に示される如く、又後述
する図25及び図29のPチャネルMOSトランジスタ
TP27及びNチャネルMOSトランジスタTN24の
如く、ドライブ能力の大きなインバータを備えること
は、限られた集積回路面積で外部配線要素等を効果的に
駆動する点で非常に優れている。
びNチャネルMOSトランジスタTN14によるインバ
ータを用いないで、3入力NOR論理ゲートG自体の出
力駆動能力を大きくすることも考えられる。しかしなが
ら、この場合、図26に示したPチャネルMOSトラン
ジスタTP11〜TP13及びNチャネルMOSトラン
ジスタTN11〜TN13の6個のトランジスタすべて
の大きさを増大させる必要がある。又、PチャネルMO
SトランジスタTP11〜TP13はソース及びドレイ
ンで直列接続されており、インピーダンスが高くなる傾
向があるため、出力駆動能力を高めるためにはトランジ
スタサイズを格段に増大させる必要がある。このような
点を考えると、図28や図24に示される如く、又後述
する図25及び図29のPチャネルMOSトランジスタ
TP27及びNチャネルMOSトランジスタTN24の
如く、ドライブ能力の大きなインバータを備えること
は、限られた集積回路面積で外部配線要素等を効果的に
駆動する点で非常に優れている。
【0124】ここで、この図27におけるユーザ論理回
路の定義について簡単に説明する。まず、3入力NOR
論理ゲートGに対して信号N5を入力しない場合、アン
チヒューズF61及びF63をオン状態とすればよい。
すると、信号N5は常にL状態となり、該信号N5の入
力は、3入力NOR論理ゲートの動作に対して影響を及
ぼさなくなる。
路の定義について簡単に説明する。まず、3入力NOR
論理ゲートGに対して信号N5を入力しない場合、アン
チヒューズF61及びF63をオン状態とすればよい。
すると、信号N5は常にL状態となり、該信号N5の入
力は、3入力NOR論理ゲートの動作に対して影響を及
ぼさなくなる。
【0125】同様に、信号N6の3入力NOR論理ゲー
トGへの入力を使用しない場合は、アンチヒューズF6
4及びF66をオン状態にすればよい。又、信号N7の
3入力NOR論理ゲートGへの入力を使用しない場合
は、アンチヒューズF67をオン状態にすれば、信号N
7はグランドGNDにプルダウンされ、L状態となり、
該信号N7は3入力NOR論理ゲートGの動作に影響を
及ぼさなくなる。
トGへの入力を使用しない場合は、アンチヒューズF6
4及びF66をオン状態にすればよい。又、信号N7の
3入力NOR論理ゲートGへの入力を使用しない場合
は、アンチヒューズF67をオン状態にすれば、信号N
7はグランドGNDにプルダウンされ、L状態となり、
該信号N7は3入力NOR論理ゲートGの動作に影響を
及ぼさなくなる。
【0126】次に、3入力NOR論理ゲートG全体の動
作を無効とし、出力Zから常時L状態が出力されるよう
にする場合を考える。この場合、まず、アンチヒューズ
F61及びF64をオン状態にする。このようにアンチ
ヒューズF61及びF64をオン状態にするのは、ペア
パスゲートTU3及びTU6それぞれが内蔵するインバ
ータの入力を安定させて、これらインバータの不安定動
作を防ぐためである。更に、アンチヒューズF82、F
84あるいはF85の少なくともいずれか1つをオン状
態とすれば、出力Zは常時L状態とすることができ、3
入力NOR論理ゲートの動作を無効とすることができ
る。
作を無効とし、出力Zから常時L状態が出力されるよう
にする場合を考える。この場合、まず、アンチヒューズ
F61及びF64をオン状態にする。このようにアンチ
ヒューズF61及びF64をオン状態にするのは、ペア
パスゲートTU3及びTU6それぞれが内蔵するインバ
ータの入力を安定させて、これらインバータの不安定動
作を防ぐためである。更に、アンチヒューズF82、F
84あるいはF85の少なくともいずれか1つをオン状
態とすれば、出力Zは常時L状態とすることができ、3
入力NOR論理ゲートの動作を無効とすることができ
る。
【0127】図29は、本実施形態のパストランジスタ
論理回路のプログラマブル論理ブロックの第2出力経路
を示す論理回路図である。
論理回路のプログラマブル論理ブロックの第2出力経路
を示す論理回路図である。
【0128】この図29では、まず、論理回路部分D1
にある、ペアパスゲート回路TU1及びTU2が示され
ている。又、論理回路部分D2にある、ペアパスゲート
回路TU4及びTU5が示される。論理回路部分D3が
備えるインバータI20が示される。更に、論理回路部
分D5にある、3入力NOR論理ゲートGと、Pチャネ
ルMOSトランジスタTP27及びNチャネルMOSト
ランジスタTN24で構成されるインバータとが示され
る。
にある、ペアパスゲート回路TU1及びTU2が示され
ている。又、論理回路部分D2にある、ペアパスゲート
回路TU4及びTU5が示される。論理回路部分D3が
備えるインバータI20が示される。更に、論理回路部
分D5にある、3入力NOR論理ゲートGと、Pチャネ
ルMOSトランジスタTP27及びNチャネルMOSト
ランジスタTN24で構成されるインバータとが示され
る。
【0129】ここで、本実施形態では、論理回路部分D
5にある3入力NOR論理ゲートGと、PチャネルMO
SトランジスタTP27及びNチャネルMOSトランジ
スタTN24で構成されるインバータとを経て本プログ
ラマブル論理ブロック外部へ信号を出力する経路を、第
2出力経路とし、その出力を出力02としている。この
PチャネルMOSトランジスタTP27及びNチャネル
MOSトランジスタTN24によるインバータは、図2
8を用いて前述したPチャネルMOSトランジスタTP
17及びNチャネルMOSトランジスタTN14によっ
て構成されるインバータと同様、プログラマブル論理ブ
ロックの外部の、容量が大きな配線要素等の比較的負荷
が大きいものを効果的に駆動するために備えられるもの
で、比較的大きなトランジスタが用いられている。
5にある3入力NOR論理ゲートGと、PチャネルMO
SトランジスタTP27及びNチャネルMOSトランジ
スタTN24で構成されるインバータとを経て本プログ
ラマブル論理ブロック外部へ信号を出力する経路を、第
2出力経路とし、その出力を出力02としている。この
PチャネルMOSトランジスタTP27及びNチャネル
MOSトランジスタTN24によるインバータは、図2
8を用いて前述したPチャネルMOSトランジスタTP
17及びNチャネルMOSトランジスタTN14によっ
て構成されるインバータと同様、プログラマブル論理ブ
ロックの外部の、容量が大きな配線要素等の比較的負荷
が大きいものを効果的に駆動するために備えられるもの
で、比較的大きなトランジスタが用いられている。
【0130】本実施形態では、論理回路部分D1及び論
理回路部分D2が備える複数のペアパスゲート回路によ
る複数の論理演算系統に対して、論理回路部分D4が備
える3入力NOR論理ゲートと、論理回路部分D5が備
える3入力NOR論理ゲートとの、複数の多入力CMO
S論理回路を備えるようにしている。又、このように複
数の論理演算系統に対して、前述の第1出力経路及び第
2出力経路というように、複数の出力経路を備えている
とも言うことができる。
理回路部分D2が備える複数のペアパスゲート回路によ
る複数の論理演算系統に対して、論理回路部分D4が備
える3入力NOR論理ゲートと、論理回路部分D5が備
える3入力NOR論理ゲートとの、複数の多入力CMO
S論理回路を備えるようにしている。又、このように複
数の論理演算系統に対して、前述の第1出力経路及び第
2出力経路というように、複数の出力経路を備えている
とも言うことができる。
【0131】このように本実施形態では、複数の論理演
算系統に対して、複数の多入力CMOS論理回路を備
え、複数の出力経路を備えることで、一方の多入力CM
OS論理回路や出力経路で用いられないペアパスゲート
回路を、別の多入力CMOS論理回路や出力経路に用い
ることができる。従って、このように複数の多入力CM
OS論理回路間でペアパスゲート回路が融通され、又複
数の出力経路間でペアパスゲート回路が融通されるた
め、該ペアパスゲート回路の使用効率を向上することが
でき、無駄に使われずに残ってしまうペアパスゲート回
路を減少することができている。
算系統に対して、複数の多入力CMOS論理回路を備
え、複数の出力経路を備えることで、一方の多入力CM
OS論理回路や出力経路で用いられないペアパスゲート
回路を、別の多入力CMOS論理回路や出力経路に用い
ることができる。従って、このように複数の多入力CM
OS論理回路間でペアパスゲート回路が融通され、又複
数の出力経路間でペアパスゲート回路が融通されるた
め、該ペアパスゲート回路の使用効率を向上することが
でき、無駄に使われずに残ってしまうペアパスゲート回
路を減少することができている。
【0132】ここで、この図29において、最大で3系
統の論理演算系統のパストランジスタ論理回路1段を構
成でき、資源の有効活用ができている。又、3入力NO
R論理ゲートGの入力Yについては、前述の第1出力経
路と同様、外部配線要素からの入力が可能である。
統の論理演算系統のパストランジスタ論理回路1段を構
成でき、資源の有効活用ができている。又、3入力NO
R論理ゲートGの入力Yについては、前述の第1出力経
路と同様、外部配線要素からの入力が可能である。
【0133】以上、3入力信号NOR論理ゲートを用い
る、その全体が図5に示される本実施形態のプログラマ
ブル論理ブロックについて説明したが、以下に、このよ
うなプログラマブル論理ブロックで定義することができ
るユーザ論理回路の例を説明する。ここで、プログラマ
ブル論理ブロックの入力信号の反転のバリエーションは
考慮せず、すべて正論理の信号として扱う。
る、その全体が図5に示される本実施形態のプログラマ
ブル論理ブロックについて説明したが、以下に、このよ
うなプログラマブル論理ブロックで定義することができ
るユーザ論理回路の例を説明する。ここで、プログラマ
ブル論理ブロックの入力信号の反転のバリエーションは
考慮せず、すべて正論理の信号として扱う。
【0134】図30は、本実施形態で定義することがで
きるユーザ論理回路の一例の論理回路である。
きるユーザ論理回路の一例の論理回路である。
【0135】ここで、この図30に示されるペアパスゲ
ート回路TU1〜TU6は図6に示したとおりのもので
ある。又、これらのペアパスゲート回路TU1〜TU6
については、図21のペアパスゲート回路TUに示すと
おり、符号A、B、P及びUを省略して図30において
図示する。
ート回路TU1〜TU6は図6に示したとおりのもので
ある。又、これらのペアパスゲート回路TU1〜TU6
については、図21のペアパスゲート回路TUに示すと
おり、符号A、B、P及びUを省略して図30において
図示する。
【0136】まず、この図30の出力01からは、次の
(12)式に示される論理演算結果が示される。該論理
演算では、扱える変数が合計9個であり、3変数の積項
を合計2個まで扱うことができ、2変数の積項を合計3
個まで扱うことができ、1変数の積項を1個まで扱うこ
とができる。
(12)式に示される論理演算結果が示される。該論理
演算では、扱える変数が合計9個であり、3変数の積項
を合計2個まで扱うことができ、2変数の積項を合計3
個まで扱うことができ、1変数の積項を1個まで扱うこ
とができる。
【0137】 01=a・c・i+b・(cバー)・i +h・(iバー)+p・r+q・(rバー)+s …(12)
【0138】また、この図30の出力02からは、次の
(13)式に示されるような論理演算結果が出力され
る。ここで、この論理演算では、扱える変数が合計9個
であり、2変数の積項を合計6個まで扱うことができ
る。
(13)式に示されるような論理演算結果が出力され
る。ここで、この論理演算では、扱える変数が合計9個
であり、2変数の積項を合計6個まで扱うことができ
る。
【0139】 02=d・f+e・(fバー)+j・l +k・(lバー)+m・o+n・(oバー) …(13)
【0140】なお、ここで、3入力NAND論理ゲート
を用いる前述の第1実施形態と、3入力NOR論理ゲー
トを用いる本第2実施形態とを比較する。
を用いる前述の第1実施形態と、3入力NOR論理ゲー
トを用いる本第2実施形態とを比較する。
【0141】まず、ペアパスゲート回路で構成されるパ
ストランジスタ論理回路から、3入力NAND論理ゲー
ト又は3入力NOR論理ゲートに対してH状態の信号を
入力する場合を考える。この場合、NチャネルMOSト
ランジスタに比べて出力駆動能力が約3倍低い、Pチャ
ネルMOSトランジスタを直列接続する3入力NOR論
理ゲートの方が不利となるため、3入力NAND論理ゲ
ートの第1実施形態の方が有利である。即ち、図31に
示す動作の方が、図32に示される動作より有利とな
る。
ストランジスタ論理回路から、3入力NAND論理ゲー
ト又は3入力NOR論理ゲートに対してH状態の信号を
入力する場合を考える。この場合、NチャネルMOSト
ランジスタに比べて出力駆動能力が約3倍低い、Pチャ
ネルMOSトランジスタを直列接続する3入力NOR論
理ゲートの方が不利となるため、3入力NAND論理ゲ
ートの第1実施形態の方が有利である。即ち、図31に
示す動作の方が、図32に示される動作より有利とな
る。
【0142】一方、ペアパスゲート回路を用いたパスト
ランジスタ論理回路から、3入力NAND論理ゲート又
は3入力NOR論理ゲートへL状態の信号を入力する場
合を考える。この場合、3入力NAND論理ゲートを用
いる第1実施形態の動作は図33のとおりであり、3入
力NOR論理ゲートを用いる第2実施形態では図34に
示されるような動作となる。
ランジスタ論理回路から、3入力NAND論理ゲート又
は3入力NOR論理ゲートへL状態の信号を入力する場
合を考える。この場合、3入力NAND論理ゲートを用
いる第1実施形態の動作は図33のとおりであり、3入
力NOR論理ゲートを用いる第2実施形態では図34に
示されるような動作となる。
【0143】なお、本第2実施形態のプログラマブル論
理ブロックと、従来のパストランジスタ論理回路を用い
るFPGAのプログラマブル論理ブロックとの比較結果
については、前述の第1実施形態と同様である。例え
ば、前述のルックアップテーブル方式のXilinx社
のFPGA、QuickLogic社のCMOS論理回
路を用いるFPGA、及びActel社のパストランジ
スタ論理回路を用いるFPGAと、本第2実施形態との
比較結果は、ほぼ前述の第1実施形態の比較の場合と同
様である。
理ブロックと、従来のパストランジスタ論理回路を用い
るFPGAのプログラマブル論理ブロックとの比較結果
については、前述の第1実施形態と同様である。例え
ば、前述のルックアップテーブル方式のXilinx社
のFPGA、QuickLogic社のCMOS論理回
路を用いるFPGA、及びActel社のパストランジ
スタ論理回路を用いるFPGAと、本第2実施形態との
比較結果は、ほぼ前述の第1実施形態の比較の場合と同
様である。
【0144】本第2実施形態についても、このように、
前述の第1実施形態と同様の効果を得ることができ、備
えられているトランジスタやスイッチ素子などの諸素子
の使用効率を向上させて、より規模が大きなユーザ論理
回路を定義できるようにすると共に、パストランジスタ
のみで構成される論理回路の論理演算系統のトランジス
タ段数をより抑えることで、動作速度を向上させると共
に、容量が大きな外部配線要素へ出力する場合や、ファ
ンアウトが大きい場合にも動作速度を維持ないし向上し
ながら消費電力を抑えるようにすることができ、低電源
電圧においても正常動作し、更に、比較的複雑な論理も
実現可能とし、特に従来のパストランジスタのみで構成
される論理回路では苦手な論理も、より容易に実現可能
とすることができるという優れた効果を得ることができ
る。
前述の第1実施形態と同様の効果を得ることができ、備
えられているトランジスタやスイッチ素子などの諸素子
の使用効率を向上させて、より規模が大きなユーザ論理
回路を定義できるようにすると共に、パストランジスタ
のみで構成される論理回路の論理演算系統のトランジス
タ段数をより抑えることで、動作速度を向上させると共
に、容量が大きな外部配線要素へ出力する場合や、ファ
ンアウトが大きい場合にも動作速度を維持ないし向上し
ながら消費電力を抑えるようにすることができ、低電源
電圧においても正常動作し、更に、比較的複雑な論理も
実現可能とし、特に従来のパストランジスタのみで構成
される論理回路では苦手な論理も、より容易に実現可能
とすることができるという優れた効果を得ることができ
る。
【0145】なお、第1実施形態では論理回路部分D4
及びD5のいずれにも、1つずつ、3入力NAND論理
ゲートを用いている。又、第2実施形態については論理
回路部分D4及びD5のいずれにも、1つずつ、3入力
NOR論理ゲートを用いている。ここで、これら第1実
施形態及び第2実施形態を複合的に構成し、次のような
実施形態をも考えることもできる。即ち、第1の変形例
として、論理回路部分D4には3入力NAND論理ゲー
トを用い、論理回路部分D5には3入力NOR論理ゲー
トを用いるというものである。あるいは、第2の変形例
として、論理回路部分D4には3入力NOR論理ゲート
を用い、論理回路部分D5には3入力NAND論理ゲー
トを用いるというものである。
及びD5のいずれにも、1つずつ、3入力NAND論理
ゲートを用いている。又、第2実施形態については論理
回路部分D4及びD5のいずれにも、1つずつ、3入力
NOR論理ゲートを用いている。ここで、これら第1実
施形態及び第2実施形態を複合的に構成し、次のような
実施形態をも考えることもできる。即ち、第1の変形例
として、論理回路部分D4には3入力NAND論理ゲー
トを用い、論理回路部分D5には3入力NOR論理ゲー
トを用いるというものである。あるいは、第2の変形例
として、論理回路部分D4には3入力NOR論理ゲート
を用い、論理回路部分D5には3入力NAND論理ゲー
トを用いるというものである。
【0146】これらの変形例についても、本発明を効果
的に適用することができ、優れた効果を得ることができ
る。即ち、備えられているトランジスタやスイッチ素子
などの諸素子の使用効率を向上させて、より規模が大き
なユーザ論理回路を定義できるようにすると共に、パス
トランジスタのみで構成される論理回路の論理演算系統
のトランジスタ段数をより抑えることで、動作速度を向
上させると共に、容量が大きな外部配線要素へ出力する
場合や、ファンアウトが大きい場合にも動作速度を維持
ないし向上しながら消費電力を抑えるようにすることが
でき、低電源電圧においても正常動作し、更に、比較的
複雑な論理も実現可能とし、特に従来のパストランジス
タのみで構成される論理回路では苦手な論理も、より容
易に実現可能とすることができるという優れた効果を得
ることができる。
的に適用することができ、優れた効果を得ることができ
る。即ち、備えられているトランジスタやスイッチ素子
などの諸素子の使用効率を向上させて、より規模が大き
なユーザ論理回路を定義できるようにすると共に、パス
トランジスタのみで構成される論理回路の論理演算系統
のトランジスタ段数をより抑えることで、動作速度を向
上させると共に、容量が大きな外部配線要素へ出力する
場合や、ファンアウトが大きい場合にも動作速度を維持
ないし向上しながら消費電力を抑えるようにすることが
でき、低電源電圧においても正常動作し、更に、比較的
複雑な論理も実現可能とし、特に従来のパストランジス
タのみで構成される論理回路では苦手な論理も、より容
易に実現可能とすることができるという優れた効果を得
ることができる。
【0147】なお、以上述べた本実施形態では、ユーザ
論理回路を定義するスイッチ素子としてアンチヒューズ
を用いている。しかしながら、本発明のスイッチ素子
は、このようなものに限定されるものではなく、ヒュー
ズや、メモリに記憶されるデータに従ってオン状態やオ
フ状態となる半導体スイッチ等を用いてもよい。但し、
このスイッチ素子のオン抵抗は小さくする方が好まし
い。オン抵抗が大きくなってしまうと、動作速度が低下
してしまい、甚だしくは誤動作をもたらす恐れがある。
この点でアンチヒューズは最適であるといえる。
論理回路を定義するスイッチ素子としてアンチヒューズ
を用いている。しかしながら、本発明のスイッチ素子
は、このようなものに限定されるものではなく、ヒュー
ズや、メモリに記憶されるデータに従ってオン状態やオ
フ状態となる半導体スイッチ等を用いてもよい。但し、
このスイッチ素子のオン抵抗は小さくする方が好まし
い。オン抵抗が大きくなってしまうと、動作速度が低下
してしまい、甚だしくは誤動作をもたらす恐れがある。
この点でアンチヒューズは最適であるといえる。
【0148】
【発明の効果】以上説明した通り、本発明によれば、備
えられているトランジスタやスイッチ素子などの諸素子
の使用効率を向上させて、より規模が大きなユーザ論理
回路を定義できるようにすると共に、パストランジスタ
のみで構成される論理回路の論理演算系統のトランジス
タ段数をより抑えることで、動作速度を向上させると共
に、容量が大きな外部配線要素へ出力する場合や、ファ
ンアウトが大きい場合にも動作速度を維持ないし向上し
ながら消費電力を抑えるようにすることができ、低電源
電圧においても正常動作し、更に、比較的複雑な論理も
実現可能とし、特に従来のパストランジスタのみで構成
される論理回路では苦手な論理も、より容易に実現可能
とすることができるという優れた効果を得ることができ
る。
えられているトランジスタやスイッチ素子などの諸素子
の使用効率を向上させて、より規模が大きなユーザ論理
回路を定義できるようにすると共に、パストランジスタ
のみで構成される論理回路の論理演算系統のトランジス
タ段数をより抑えることで、動作速度を向上させると共
に、容量が大きな外部配線要素へ出力する場合や、ファ
ンアウトが大きい場合にも動作速度を維持ないし向上し
ながら消費電力を抑えるようにすることができ、低電源
電圧においても正常動作し、更に、比較的複雑な論理も
実現可能とし、特に従来のパストランジスタのみで構成
される論理回路では苦手な論理も、より容易に実現可能
とすることができるという優れた効果を得ることができ
る。
【図1】従来のパストランジスタ論理回路を用いたFP
GAの第1例の論理回路図
GAの第1例の論理回路図
【図2】前記従来のFPGAの第1例に用いられるパス
ゲートの回路図
ゲートの回路図
【図3】前記従来のFPGAの第1例の内部構成を示す
回路図
回路図
【図4】従来のCMOS論理回路を用いたFPGAの第
2例の論理回路図
2例の論理回路図
【図5】本発明のペアパスゲート回路に相当する従来の
ものの回路図
ものの回路図
【図6】本発明のペアパスゲート回路の回路図
【図7】本発明が適用された第1実施形態のパストラン
ジスタ論理回路を用いるFPGAの全体構成を示すブロ
ック図
ジスタ論理回路を用いるFPGAの全体構成を示すブロ
ック図
【図8】前記第1実施形態の第1の論理回路部分の論理
回路図
回路図
【図9】前記第1実施形態の第2の論理回路部分の論理
回路図
回路図
【図10】前記第1実施形態の第3の論理回路部分の論
理回路図
理回路図
【図11】前記第1実施形態の第4の論理回路部分の論
理回路図
理回路図
【図12】前記第1実施形態の第5の論理回路部分の論
理回路図
理回路図
【図13】前記第1実施形態のフレキシブル構成を示す
回路図
回路図
【図14】前記第1実施形態に用いられる3入力NAN
D論理ゲートの回路図
D論理ゲートの回路図
【図15】前記第1実施形態における3入力NAND論
理ゲートの入力の設定を示す回路図
理ゲートの入力の設定を示す回路図
【図16】前記第1実施形態に用いられる第1の出力経
路の一部の回路図
路の一部の回路図
【図17】前記第1実施形態の第2の出力経路の回路図
【図18】前記第1実施形態のフリップフロップに関す
る変形例の回路図
る変形例の回路図
【図19】前記第1実施形態のプログラマブル論理ブロ
ックの入力部分での入力信号反転/非反転の設定部分の
回路図
ックの入力部分での入力信号反転/非反転の設定部分の
回路図
【図20】前記第1実施形態で定義することができる第
1例のユーザ論理回路の回路図
1例のユーザ論理回路の回路図
【図21】前記第1例のユーザ論理回路に用いられるペ
アパスゲートの回路図
アパスゲートの回路図
【図22】前記第1実施形態で定義することができる第
2例のユーザ論理回路の回路図
2例のユーザ論理回路の回路図
【図23】前記第1実施形態で定義することができる第
3例のユーザ論理回路の回路図
3例のユーザ論理回路の回路図
【図24】本発明が適用された第2実施形態のパストラ
ンジスタ論理回路を用いるFPGAに用いられる第4の
論理回路部分の論理回路図
ンジスタ論理回路を用いるFPGAに用いられる第4の
論理回路部分の論理回路図
【図25】前記第2実施形態の第5の論理回路部分の論
理回路図
理回路図
【図26】前記第2実施形態に用いられる3入力NOR
論理ゲートの回路図
論理ゲートの回路図
【図27】前記第2実施形態における3入力NOR論理
ゲートの入力の設定を示す回路図
ゲートの入力の設定を示す回路図
【図28】前記第2実施形態に用いられる第1の出力経
路の一部の回路図
路の一部の回路図
【図29】前記第2実施形態の第2の出力経路の回路図
【図30】前記第2実施形態で定義することができるユ
ーザ論理回路の一例の回路図
ーザ論理回路の一例の回路図
【図31】本発明が適用されるペアパスゲート回路を用
いた構成の第1の回路構成例の概略を示す回路図
いた構成の第1の回路構成例の概略を示す回路図
【図32】本発明が適用されるペアパスゲート回路を用
いた構成の第2の回路構成例の概略を示す回路図
いた構成の第2の回路構成例の概略を示す回路図
【図33】本発明が適用されるペアパスゲート回路を用
いた構成の第3の回路構成例の概略を示す回路図
いた構成の第3の回路構成例の概略を示す回路図
【図34】本発明が適用されるペアパスゲート回路を用
いた構成の第4の回路構成例の概略を示す回路図
いた構成の第4の回路構成例の概略を示す回路図
D1〜D5…論理回路部分 M1〜M12…パストランジスタ G、G1〜G3…論理ゲート TP、TP1〜TP27…PチャネルMOSトランジス
タ TN、TN1〜TN24…NチャネルMOSトランジス
タ T1〜T6…パスゲート I、I1〜I6、I10〜I15、I19、I20…イ
ンバータ L0〜Lk、S0〜Sn…外部配線要素 N1〜N10…配線 VDD…電源 GND…グランド F、F1、F2…フリップフロップ F11、F12、F21、F22、F61〜F67、F
81〜F85…アンチヒューズ TUx、TU1〜TU6…ペアパスゲート回路
タ TN、TN1〜TN24…NチャネルMOSトランジス
タ T1〜T6…パスゲート I、I1〜I6、I10〜I15、I19、I20…イ
ンバータ L0〜Lk、S0〜Sn…外部配線要素 N1〜N10…配線 VDD…電源 GND…グランド F、F1、F2…フリップフロップ F11、F12、F21、F22、F61〜F67、F
81〜F85…アンチヒューズ TUx、TU1〜TU6…ペアパスゲート回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平9−162723(JP,A) 特開 平9−64283(JP,A) 特開 平6−27202(JP,A) 特公 平7−3838(JP,B2) 特公 平7−3837(JP,B2) 特表 平6−506098(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03K 19/173 - 19/177
Claims (8)
- 【請求項1】ユーザが内部の多数のスイッチ素子のオン
状態あるいはオフ状態を書き込むことで、所望のユーザ
論理回路を定義できるようにしたフィールドプログラマ
ブルゲートアレイにおいて、 パストランジスタとして用いる2つのNチャネルMOS
トランジスタと、該NチャネルMOSトランジスタより
小さな、パストランジスタとして用いる2つのPチャネ
ルMOSトランジスタと、インバータとを備え、 前記NチャネルMOSトランジスタの1つ、及び前記P
チャネルMOSトランジスタの1つがソース/ドレイン
で並列接続されて、第1単位パスゲートを構成し、 別の前記NチャネルMOSトランジスタ及び別の前記P
チャネルMOSトランジスタがソース/ドレインで並列
接続されて、第2単位パスゲートを構成し、 前記第1単位パスゲートのソース/ドレインの一方に
は、入力信号Aが入力され、 前記第2単位パスゲートのソース/ドレインの一方に
は、入力信号Bが入力され、 前記第1単位パスゲートの他方のソース/ドレイン及び
前記第2単位パスゲートの他方のソース/ドレインが相
互に接続されて、出力信号Uを出力し、 入力信号Pを前記インバータへ入力することで、該イン
バータの出力から信号Qを得、 同一信号で正論理又は負論理となる2つの入力信号P及
び信号Q(=Pバー)について、前記第1単位パスゲー
トのNチャネルMOSトランジスタのゲート及び前記第
2単位パスゲートのPチャネルMOSトランジスタのゲ
ートには、前記入力信号Pが入力され、 前記第1単位パスゲートのPチャネルMOSトランジス
タのゲート及び前記第2単位パスゲートのNチャネルM
OSトランジスタのゲートには、前記信号Qが入力さ
れ、 このように接続された前記第1単位パスゲート及び前記
第2単位パスゲートで構成されたペアパスゲート回路を
用い、 入力の論理値に応じて動作する該ペアパスゲート回路の
直列接続の定義、あるいは並列接続の定義を前記スイッ
チ素子で行うことで、論理積演算や論理和演算等を行な
う、ある論理値を出力するまでの経路として定義される
論理演算系統を複数形成し、 これら論理演算系統から得られる、複数の出力をそれぞ
れ個別に入力する多入力CMOS論理回路を備えたこと
を特徴とするフィールドプログラマブルゲートアレイ。 - 【請求項2】請求項1において、 前記ペアパスゲート回路を多段の、直列接続の論理演算
系統として定義することを前記スイッチ素子で行うこと
ができ、 単段の前記ペアパスゲート回路を用いた論理演算系統の
出力、又は/及び、多段の前記ペアパスゲート回路を用
いた論理演算系統の出力を、それぞれ個別に前記多入力
CMOS論理回路へ入力することができることを特徴と
するフィールドプログラマブルゲートアレイ。 - 【請求項3】請求項1又は2において、 前記単位パスゲートのPチャネルMOSトランジスタの
大きさが、共に用いられるNチャネルMOSトランジス
タの大きさの(1/2)〜(1/10)とされているこ
とを特徴とするフィールドプログラマブルゲートアレ
イ。 - 【請求項4】請求項1において、 前記多入力CMOS論理回路の少なくとも一部の入力
に、該入力が未使用となった場合に電源VDDにプルア
ップあるいはグランドGNDにプルダウンの少なくとも
いずれか一方の設定をするための前記スイッチ素子が接
続されていることを特徴とするフィールドプログラマブ
ルゲートアレイ。 - 【請求項5】請求項1において、 前記多入力CMOS論理回路の出力にドライブ能力が大
きいインバータを設け、プログラマブル論理ブロックの
外部への信号出力を考慮するようにしたことを特徴とす
るフィールドプログラマブルゲートアレイ。 - 【請求項6】請求項1において、 複数の前記論理演算系統に対して、複数の前記多入力C
MOS論理回路を備えるようにし、 これら論理演算系統の内で少なくとも一部のものの出力
が、複数の前記多入力CMOS論理回路の、いずれの任
意のものにも入力できるようにされていることを特徴と
するフィールドプログラマブルゲートアレイ。 - 【請求項7】請求項5において、 複数の前記多入力CMOS論理回路の出力あるいは外部
配線要素のいずれか1つを選択する前記スイッチ素子を
経由してフリップフロップを接続し、 選択的に該フリップフロップを用いて、前記ユーザ論理
回路を定義できるようにしたことを特徴とするフィール
ドプログラマブルゲートアレイ。 - 【請求項8】請求項1において、 前記論理演算系統の入力にインバータ及び前記スイッチ
素子を設け、 該スイッチ素子によって、当該論理演算系統の入力の信
号の非反転あるいは反転を選択定義できるようにしたこ
とを特徴とするフィールドプログラマブルゲートアレ
イ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07325756A JP3072888B2 (ja) | 1995-12-14 | 1995-12-14 | フィールドプログラマブルゲートアレイ |
US08/763,264 US6097221A (en) | 1995-12-11 | 1996-12-10 | Semiconductor integrated circuit capable of realizing logic functions |
US09/266,890 US6194914B1 (en) | 1995-09-22 | 1999-03-12 | Semiconductor integrated circuit capable of realizing logic functions |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07325756A JP3072888B2 (ja) | 1995-12-14 | 1995-12-14 | フィールドプログラマブルゲートアレイ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09162724A JPH09162724A (ja) | 1997-06-20 |
JP3072888B2 true JP3072888B2 (ja) | 2000-08-07 |
Family
ID=18180289
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07325756A Expired - Fee Related JP3072888B2 (ja) | 1995-09-22 | 1995-12-14 | フィールドプログラマブルゲートアレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3072888B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106664091A (zh) * | 2014-08-12 | 2017-05-10 | 赛灵思公司 | 用于可编程集成电路的具有低阈值电压p沟道晶体管的互连电路 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3986036B2 (ja) * | 1999-04-16 | 2007-10-03 | 株式会社日立製作所 | 半導体集積回路装置 |
US7243329B2 (en) * | 2004-07-02 | 2007-07-10 | Altera Corporation | Application-specific integrated circuit equivalents of programmable logic and associated methods |
-
1995
- 1995-12-14 JP JP07325756A patent/JP3072888B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106664091A (zh) * | 2014-08-12 | 2017-05-10 | 赛灵思公司 | 用于可编程集成电路的具有低阈值电压p沟道晶体管的互连电路 |
Also Published As
Publication number | Publication date |
---|---|
JPH09162724A (ja) | 1997-06-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4710649A (en) | Transmission-gate structured logic circuits | |
JP2877709B2 (ja) | 周波数逓倍器 | |
JPH0993118A (ja) | パストランジスタ論理回路 | |
US6262593B1 (en) | Semi-dynamic and dynamic threshold gates with modified pull-up structures | |
JP3555080B2 (ja) | 汎用ロジックモジュール及びこれを用いたセル | |
US4649296A (en) | Synthetic CMOS static logic gates | |
US6373291B1 (en) | Pass transistor logic circuit for reducing power consumption | |
US6288593B1 (en) | Digital electronic circuit for use in implementing digital logic functions | |
US7071749B2 (en) | Error correcting latch | |
JPH01256149A (ja) | ゲートアレイ集積回路 | |
JPH035095B2 (ja) | ||
JP3072888B2 (ja) | フィールドプログラマブルゲートアレイ | |
JPH06216759A (ja) | 半導体集積回路装置 | |
JPH01166618A (ja) | 論理回路 | |
US20060071695A1 (en) | Signal driving circuits including inverters | |
KR100211791B1 (ko) | Ic칩과 이를 위한 패스 게이트 논리군 | |
JP3072887B2 (ja) | フィールドプログラマブルゲートアレイ | |
US5973506A (en) | Method and apparatus for connecting long lines to form wide busses | |
JP3209399B2 (ja) | ゲートアレイ集積回路 | |
KR100278992B1 (ko) | 전가산기 | |
JPH09162722A (ja) | パストランジスタ論理回路 | |
JP3242226B2 (ja) | 全加算器 | |
KR100464952B1 (ko) | 논리회로를이용한4-2컴프레서 | |
JPH11177408A (ja) | Cmosドライバ回路 | |
JPS62231521A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |