JPH11177408A - Ｃｍｏｓドライバ回路 - Google Patents
Ｃｍｏｓドライバ回路Info
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- JPH11177408A JPH11177408A JP9351964A JP35196497A JPH11177408A JP H11177408 A JPH11177408 A JP H11177408A JP 9351964 A JP9351964 A JP 9351964A JP 35196497 A JP35196497 A JP 35196497A JP H11177408 A JPH11177408 A JP H11177408A
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Abstract
(57)【要約】
【課題】 ＣＭＯＳドライバ回路の高速化と消費電力削
減を図る。 【解決手段】 ＣＭＯＳインバータ回路及び該ＣＭＯＳ
インバータ回路の各トランジスタに各々直列接続された
貫通電流防止用トランジスタによりインバータを構成
し、該インバータを複数段シリーズ接続して、該インバ
ータの貫通電流防止用トランジスタを当該インバータよ
りも偶数段後段のインバータの出力信号又は偶数段前段
のインバータの入力信号で制御し、任意のインバータの
出力から出力信号を取り出す。
減を図る。 【解決手段】 ＣＭＯＳインバータ回路及び該ＣＭＯＳ
インバータ回路の各トランジスタに各々直列接続された
貫通電流防止用トランジスタによりインバータを構成
し、該インバータを複数段シリーズ接続して、該インバ
ータの貫通電流防止用トランジスタを当該インバータよ
りも偶数段後段のインバータの出力信号又は偶数段前段
のインバータの入力信号で制御し、任意のインバータの
出力から出力信号を取り出す。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩの各回路に
動作クロックを供給するクロックドライバ回路等に使用
されるＣＭＯＳドライバ回路に関するものである。
動作クロックを供給するクロックドライバ回路等に使用
されるＣＭＯＳドライバ回路に関するものである。
【０００２】
【従来の技術】従来の大きな容量負荷を駆動するクロッ
クドライバ回路を図１０の（ａ）に示す。クロック供給
端子１に供給されたクロックは、インバータ２，３，
４，５によって波形再生されてからクロック出力端子６
に出力され、またインバータ２，７，８によって波形再
生されてから反転クロック出力端子９に出力される。
クドライバ回路を図１０の（ａ）に示す。クロック供給
端子１に供給されたクロックは、インバータ２，３，
４，５によって波形再生されてからクロック出力端子６
に出力され、またインバータ２，７，８によって波形再
生されてから反転クロック出力端子９に出力される。
【０００３】
【発明が解決しようとする課題】ところが、インバータ
２〜５，７，８はいずれもＣＭＯＳ構造の２個のトラン
ジスタから構成されるものであり、入力信号の反転の度
に電源電位VDDから接地電位VSSまでフルスイングするの
で、消費電力を増大させ、高速動作を制限する要因とな
っていた。
２〜５，７，８はいずれもＣＭＯＳ構造の２個のトラン
ジスタから構成されるものであり、入力信号の反転の度
に電源電位VDDから接地電位VSSまでフルスイングするの
で、消費電力を増大させ、高速動作を制限する要因とな
っていた。
【０００４】すなわち、図１０の（ｂ）に示すように、
従来のクロックドライバ回路は信号振幅がフルスイング
するため、高負荷の条件下で動作させようとすると、信
号伝播に時間を要し、且つ高速動作の上限に近づくと信
号振幅がフルスイングしなくなるため、ＣＭＯＳ特有の
貫通電流が流れ、消費電力が急激に増大する。
従来のクロックドライバ回路は信号振幅がフルスイング
するため、高負荷の条件下で動作させようとすると、信
号伝播に時間を要し、且つ高速動作の上限に近づくと信
号振幅がフルスイングしなくなるため、ＣＭＯＳ特有の
貫通電流が流れ、消費電力が急激に増大する。
【０００５】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、高速で低消費電力化を実現し
たＣＭＯＳドライバ回路を提供することである。
ものであり、その目的は、高速で低消費電力化を実現し
たＣＭＯＳドライバ回路を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の第１の発明は、ＣＭＯＳインバータ回路及び該ＣＭＯ
Ｓインバータ回路の各トランジスタに各々直列接続され
た貫通電流防止用トランジスタにより第１種のインバー
タを構成し、該第１種のインバータを複数段シリーズ接
続して、最前段のインバータの貫通電流防止用トランジ
スタを当該インバータよりも偶数段後段のインバータの
出力信号で制御し、最後段のインバータの貫通電流防止
用トランジスタを当該インバータよりも偶数段前段のイ
ンバータの入力信号で制御し、 他のインバータの貫通
電流防止用トランジスタを当該インバータよりも偶数段
後段のインバータの出力信号又は偶数段前段のインバー
タの入力信号で制御し、任意のインバータの出力から出
力信号を取り出すよう構成した。第２の発明は、第１の
発明において、前記出力信号を取り出すインバータを、
ＣＭＯＳインバータ回路及び該ＣＭＯＳインバータ回路
の接地側のトランジスタに直列接続された貫通電流防止
用トランジスタで構成した第２種のインバータに置換し
て構成した。第３の発明は、第１の発明において、前記
出力信号を取り出すインバータを、ＣＭＯＳインバータ
回路及び該ＣＭＯＳインバータ回路の電源側のトランジ
スタに直列接続された貫通電流防止用トランジスタで構
成した第３種のインバータに置換して構成した。
の第１の発明は、ＣＭＯＳインバータ回路及び該ＣＭＯ
Ｓインバータ回路の各トランジスタに各々直列接続され
た貫通電流防止用トランジスタにより第１種のインバー
タを構成し、該第１種のインバータを複数段シリーズ接
続して、最前段のインバータの貫通電流防止用トランジ
スタを当該インバータよりも偶数段後段のインバータの
出力信号で制御し、最後段のインバータの貫通電流防止
用トランジスタを当該インバータよりも偶数段前段のイ
ンバータの入力信号で制御し、 他のインバータの貫通
電流防止用トランジスタを当該インバータよりも偶数段
後段のインバータの出力信号又は偶数段前段のインバー
タの入力信号で制御し、任意のインバータの出力から出
力信号を取り出すよう構成した。第２の発明は、第１の
発明において、前記出力信号を取り出すインバータを、
ＣＭＯＳインバータ回路及び該ＣＭＯＳインバータ回路
の接地側のトランジスタに直列接続された貫通電流防止
用トランジスタで構成した第２種のインバータに置換し
て構成した。第３の発明は、第１の発明において、前記
出力信号を取り出すインバータを、ＣＭＯＳインバータ
回路及び該ＣＭＯＳインバータ回路の電源側のトランジ
スタに直列接続された貫通電流防止用トランジスタで構
成した第３種のインバータに置換して構成した。
【０００７】
【発明の実施の形態】［第１の実施の形態］図１は本発
明の第１の実施の形態のＣＭＯＳドライバ回路１０の構
成を示す回路図である。ここでは、第１種のインバータ
１１，１２，１３，１４，１５，１６をシリーズに接続
し、インバータ１１に入力信号を入力し、インバータ１
２から出力信号を取り出している。１７は入力端子、１
８は出力端子である。
明の第１の実施の形態のＣＭＯＳドライバ回路１０の構
成を示す回路図である。ここでは、第１種のインバータ
１１，１２，１３，１４，１５，１６をシリーズに接続
し、インバータ１１に入力信号を入力し、インバータ１
２から出力信号を取り出している。１７は入力端子、１
８は出力端子である。
【０００８】図２の（ａ）はこの第１種のインバータ１
１〜１６の具体的な回路図、（ｂ）はシンボルである。
この第１種のインバータは、ｐＭＯＳトランジスタＭＰ
１とｎＭＯＳトランジスタＭＮ１からなる通常のＣＭＯ
Ｓインバータ回路の電源電位VDD側にｐＭＯＳトランジ
スタＭＰ２を、接地電位VSS側に貫通電流防止用のｎＭ
ＯＳトランジスタＭＮ２を直列接続したものである。１
０１は入力端子、１０２は出力端子、１０３は貫通電流
制御端子である。
１〜１６の具体的な回路図、（ｂ）はシンボルである。
この第１種のインバータは、ｐＭＯＳトランジスタＭＰ
１とｎＭＯＳトランジスタＭＮ１からなる通常のＣＭＯ
Ｓインバータ回路の電源電位VDD側にｐＭＯＳトランジ
スタＭＰ２を、接地電位VSS側に貫通電流防止用のｎＭ
ＯＳトランジスタＭＮ２を直列接続したものである。１
０１は入力端子、１０２は出力端子、１０３は貫通電流
制御端子である。
【０００９】この第１種のインバータでは、出力端子１
０２の論理信号が反転してから所定の時間（次の入力信
号が反転するまでの時間内）の遅延の後に、貫通電流制
御端子１０３にその出力端子１０２に現れた信号と同一
の論理信号を入力させることにより、次の信号反転に備
えるようトランジスタＭＰ２，ＭＮ２を制御する。
０２の論理信号が反転してから所定の時間（次の入力信
号が反転するまでの時間内）の遅延の後に、貫通電流制
御端子１０３にその出力端子１０２に現れた信号と同一
の論理信号を入力させることにより、次の信号反転に備
えるようトランジスタＭＰ２，ＭＮ２を制御する。
【００１０】例えば、出力端子１０２が「Ｈ」に反転し
たときは、遅延時間の後に貫通電流制御端子１０３が
「Ｈ」に変化し、トランジスタＭＰ２をオフにし、ＭＮ
２をオンにする。次に入力端子１０１に「Ｈ」の信号が
入力したとき、トランジスタＭＰ１はオフ、ＭＮ１はオ
ンになって、出力端子１０２は「Ｌ」に反転するが、こ
のとき、トランジスタＭＰ２が予めオフになっているの
で、電源電位VDD側から流れる貫通電流は発生しない。
逆に、出力端子１０２の信号が「Ｌ」→「Ｈ」に反転す
るときは、トランジスタＭＮ２が予めオフになって接地
電位VSSに流れる貫通電流は発生しない。なお、現在の
出力状態を作り出した回路は貫通電流防止用トランジス
タによって遮断されるが、その出力状態は出力端子１０
２のノードや負荷の寄生容量によって保持される。
たときは、遅延時間の後に貫通電流制御端子１０３が
「Ｈ」に変化し、トランジスタＭＰ２をオフにし、ＭＮ
２をオンにする。次に入力端子１０１に「Ｈ」の信号が
入力したとき、トランジスタＭＰ１はオフ、ＭＮ１はオ
ンになって、出力端子１０２は「Ｌ」に反転するが、こ
のとき、トランジスタＭＰ２が予めオフになっているの
で、電源電位VDD側から流れる貫通電流は発生しない。
逆に、出力端子１０２の信号が「Ｌ」→「Ｈ」に反転す
るときは、トランジスタＭＮ２が予めオフになって接地
電位VSSに流れる貫通電流は発生しない。なお、現在の
出力状態を作り出した回路は貫通電流防止用トランジス
タによって遮断されるが、その出力状態は出力端子１０
２のノードや負荷の寄生容量によって保持される。
【００１１】図１において、インバータ１１の貫通電流
制御端子は４段後段のインバータ１５の出力信号で制御
され、インバータ１２の貫通電流制御端子は４段後段の
インバータ１６の出力信号で制御され、インバータ１３
の貫通電流制御端子は２段前段のインバータ１１の入力
信号で制御され、インバータ１４の貫通電流制御端子は
２段前段のインバータ１２の入力信号で制御され、イン
バータ１５の貫通電流制御端子は２段前段のインバータ
１３の入力信号で制御され、インバータ１６の貫通電流
制御端子は２段前段のインバータ１４の入力信号で制御
される。
制御端子は４段後段のインバータ１５の出力信号で制御
され、インバータ１２の貫通電流制御端子は４段後段の
インバータ１６の出力信号で制御され、インバータ１３
の貫通電流制御端子は２段前段のインバータ１１の入力
信号で制御され、インバータ１４の貫通電流制御端子は
２段前段のインバータ１２の入力信号で制御され、イン
バータ１５の貫通電流制御端子は２段前段のインバータ
１３の入力信号で制御され、インバータ１６の貫通電流
制御端子は２段前段のインバータ１４の入力信号で制御
される。
【００１２】すなわち、最前段のインバータの貫通電流
制御端子は偶数段後段のインバータの出力信号で制御さ
れ、最後段のインバータの貫通電流制御端子は偶数段前
段のインバータの入力信号で制御され、他のインバータ
の貫通電流制御端子は偶数段後段のインバータの出力信
号又は偶数段前段のインバータの入力信号で制御され
る。
制御端子は偶数段後段のインバータの出力信号で制御さ
れ、最後段のインバータの貫通電流制御端子は偶数段前
段のインバータの入力信号で制御され、他のインバータ
の貫通電流制御端子は偶数段後段のインバータの出力信
号又は偶数段前段のインバータの入力信号で制御され
る。
【００１３】従って、インバータ１段当りの遅延時間を
tpdとすると、インバータ１１，１２は出力反転から４t
pdの遅延の後に貫通電流制御端子の電位が反転して、そ
の出力信号を形成した回路が遮断されると共に、次の信
号反転に備えた回路が形成される。また、インバータ１
３〜１６は、貫通電流制御端子の電位が反転して、前回
の出力信号を形成した回路が遮断されると共に、今回の
信号反転に備えた回路が形成され、それから２tpdの遅
延の後に入力信号が反転する。
tpdとすると、インバータ１１，１２は出力反転から４t
pdの遅延の後に貫通電流制御端子の電位が反転して、そ
の出力信号を形成した回路が遮断されると共に、次の信
号反転に備えた回路が形成される。また、インバータ１
３〜１６は、貫通電流制御端子の電位が反転して、前回
の出力信号を形成した回路が遮断されると共に、今回の
信号反転に備えた回路が形成され、それから２tpdの遅
延の後に入力信号が反転する。
【００１４】よって、 ４tpd＜Ｔ／２ に設定しておけば（Ｔは入力クロックの周期）、トラン
ジスタＭＰ１，ＭＮ１が反転するときは、それまでオン
していたトランジスタＭＰ２又はＭＮ２が予めオフして
いるので、インバータ１１〜１６において貫通電流は発
生しない。
ジスタＭＰ１，ＭＮ１が反転するときは、それまでオン
していたトランジスタＭＰ２又はＭＮ２が予めオフして
いるので、インバータ１１〜１６において貫通電流は発
生しない。
【００１５】図３の（ａ）は図１に示したＣＭＯＳドラ
イバ回路１０を使用したクロックドライバ回路を示す図
である。図３の（ｂ）は限界に近い高速で動作させたと
きの出力端子６，９に得られる出力信号のタイムチャー
トである。出力信号が反転して完全に電源電位VDD又は
接地電位VSSに変化する以前に貫通電流遮断用トランジ
スタが反転するので、出力信号振幅がフルスイングしな
いが、貫通電流が流れることはない。
イバ回路１０を使用したクロックドライバ回路を示す図
である。図３の（ｂ）は限界に近い高速で動作させたと
きの出力端子６，９に得られる出力信号のタイムチャー
トである。出力信号が反転して完全に電源電位VDD又は
接地電位VSSに変化する以前に貫通電流遮断用トランジ
スタが反転するので、出力信号振幅がフルスイングしな
いが、貫通電流が流れることはない。
【００１６】［第２の実施の形態］図４は第２の実施の
形態のＣＭＯＳドライブ回路２０の構成を示す図であ
る。この回路は、図１に示したＣＭＯＳドライブ回路１
０における２段目のインバータ１２を図４に示す第２種
のインバータ２１に置換したものである。他は図１に示
したものと同じである。
形態のＣＭＯＳドライブ回路２０の構成を示す図であ
る。この回路は、図１に示したＣＭＯＳドライブ回路１
０における２段目のインバータ１２を図４に示す第２種
のインバータ２１に置換したものである。他は図１に示
したものと同じである。
【００１７】第２種のインバータ２１は、図５の（ａ）
に示すように、ＣＭＯＳインバータ回路を構成するｐＭ
ＯＳトランジスタＭＰ３、ｎＭＯＳトランジスタＭＮ３
と、そのトランジスタＭＮ３に直列接続した貫通電流防
止用のｎＭＯＳトランジスタＭＮ４から構成したもので
ある。２０１は入力端子、２０２は出力端子、２０３は
貫通電流制御端子である。図５の（ｂ）はシンボルであ
る。
に示すように、ＣＭＯＳインバータ回路を構成するｐＭ
ＯＳトランジスタＭＰ３、ｎＭＯＳトランジスタＭＮ３
と、そのトランジスタＭＮ３に直列接続した貫通電流防
止用のｎＭＯＳトランジスタＭＮ４から構成したもので
ある。２０１は入力端子、２０２は出力端子、２０３は
貫通電流制御端子である。図５の（ｂ）はシンボルであ
る。
【００１８】このインバータ２１では、出力信号が
「Ｌ」に反転したときに、その反転から所定の遅延時間
の後に、貫通電流制御端子２０３を「Ｌ」に変化させ、
トランジスタＭＮ４をオフさせることにより、接地電位
VSS側の経路が遮断される。従って、このＣＭＯＳドラ
イバ回路２０においては、インバータ１１，１３〜１６
は貫通電流は全く流れないが、インバータ２１は入力信
号が「Ｈ」→「Ｌ」に反転するとき貫通電流が流れな
い。
「Ｌ」に反転したときに、その反転から所定の遅延時間
の後に、貫通電流制御端子２０３を「Ｌ」に変化させ、
トランジスタＭＮ４をオフさせることにより、接地電位
VSS側の経路が遮断される。従って、このＣＭＯＳドラ
イバ回路２０においては、インバータ１１，１３〜１６
は貫通電流は全く流れないが、インバータ２１は入力信
号が「Ｈ」→「Ｌ」に反転するとき貫通電流が流れな
い。
【００１９】図６の（ａ）は図４に示したＣＭＯＳドラ
イバ回路２０を使用したクロックドライバ回路を示す図
である。図６の（ｂ）は限界に近い高速で動作させたと
きの出力端子６，９に得られる出力信号のタイムチャー
トである。出力信号が反転して完全に接地電位VSSに変
化する以前に貫通電流遮断用トランジスタが反転するの
で、出力信号振幅が接地電位VSS側にはフルスイングし
ない。電源電位VDD側にはフルスイングする。
イバ回路２０を使用したクロックドライバ回路を示す図
である。図６の（ｂ）は限界に近い高速で動作させたと
きの出力端子６，９に得られる出力信号のタイムチャー
トである。出力信号が反転して完全に接地電位VSSに変
化する以前に貫通電流遮断用トランジスタが反転するの
で、出力信号振幅が接地電位VSS側にはフルスイングし
ない。電源電位VDD側にはフルスイングする。
【００２０】［第３の実施の形態］図７は第３の実施の
形態のＣＭＯＳドライブ回路３０の構成を示す図であ
る。この回路は、図１に示したＣＭＯＳドライブ回路１
０における２段目のインバータ１２を図８に示す第３種
のインバータ３１に置換したものである。他は図１に示
したものと同じである。
形態のＣＭＯＳドライブ回路３０の構成を示す図であ
る。この回路は、図１に示したＣＭＯＳドライブ回路１
０における２段目のインバータ１２を図８に示す第３種
のインバータ３１に置換したものである。他は図１に示
したものと同じである。
【００２１】第３種のインバータ３１は、図８の（ａ）
に示すように、ＣＭＯＳインバータ回路を構成するｐＭ
ＯＳトランジスタＭＰ５、ｎＭＯＳトランジスタＭＮ５
と、そのトランジスタＭＰ５に直列接続した貫通電流防
止用のｐＭＯＳトランジスタＭＰ６から構成したもので
ある。３０１は入力端子、３０２は出力端子、３０３は
貫通電流制御端子である。図８の（ｂ）はシンボルであ
る。
に示すように、ＣＭＯＳインバータ回路を構成するｐＭ
ＯＳトランジスタＭＰ５、ｎＭＯＳトランジスタＭＮ５
と、そのトランジスタＭＰ５に直列接続した貫通電流防
止用のｐＭＯＳトランジスタＭＰ６から構成したもので
ある。３０１は入力端子、３０２は出力端子、３０３は
貫通電流制御端子である。図８の（ｂ）はシンボルであ
る。
【００２２】このインバータ３１では、出力信号が
「Ｈ」に反転したときに、その反転から所定に遅延時間
の後に、貫通電流制御端子３０３を「Ｈ」に変化させ、
トランジスタＭＰ６をオフさせることにより、電源電位
VDD側の経路が遮断される。従って、このＣＭＯＳドラ
イバ回路３０においては、インバータ１１，１３〜１６
は貫通電流は全く流れないが、インバータ３１は入力信
号が「Ｌ」→「Ｈ」に反転するとき貫通電流が流れな
い。
「Ｈ」に反転したときに、その反転から所定に遅延時間
の後に、貫通電流制御端子３０３を「Ｈ」に変化させ、
トランジスタＭＰ６をオフさせることにより、電源電位
VDD側の経路が遮断される。従って、このＣＭＯＳドラ
イバ回路３０においては、インバータ１１，１３〜１６
は貫通電流は全く流れないが、インバータ３１は入力信
号が「Ｌ」→「Ｈ」に反転するとき貫通電流が流れな
い。
【００２３】図９の（ａ）は図７に示したＣＭＯＳドラ
イバ回路３０を使用したクロックドライバ回路を示す図
である。図９の（ｂ）は限界に近い高速で動作させたと
きの出力端子６，９に得られる出力信号のタイムチャー
トである。出力信号が反転して完全に電源電圧VDDに変
化する以前に貫通電流遮断用トランジスタが反転するの
で、出力信号振幅が電源電位VDD側にはフルスイングし
ない。接地電位VSS側にはフルスイングする。
イバ回路３０を使用したクロックドライバ回路を示す図
である。図９の（ｂ）は限界に近い高速で動作させたと
きの出力端子６，９に得られる出力信号のタイムチャー
トである。出力信号が反転して完全に電源電圧VDDに変
化する以前に貫通電流遮断用トランジスタが反転するの
で、出力信号振幅が電源電位VDD側にはフルスイングし
ない。接地電位VSS側にはフルスイングする。
【００２４】
【発明の効果】以上から本発明によれば、高負荷時の高
速動作において、信号振幅がフルスイングしない場合に
も、ＣＭＯＳ回路特有の貫通電流が流れないので、ＣＭ
ＯＳのＬＳＩにおけるクロックドライバ回路等のように
高速で高負荷な回路に好適であり、消費電力も低減でき
る。また、信号振幅の低電圧側のみ、或いは高電圧側の
みを選択的にフルスイングさせないようにすることもで
き、ｐＭＯＳ又はｎＭＯＳの単体トランジスタにより転
送ゲートを用いたラッチ回路、或いはフリップフロップ
回路用のクロックドライバ回路として用いれば、高速、
低電力の利点が一層生かせる。
速動作において、信号振幅がフルスイングしない場合に
も、ＣＭＯＳ回路特有の貫通電流が流れないので、ＣＭ
ＯＳのＬＳＩにおけるクロックドライバ回路等のように
高速で高負荷な回路に好適であり、消費電力も低減でき
る。また、信号振幅の低電圧側のみ、或いは高電圧側の
みを選択的にフルスイングさせないようにすることもで
き、ｐＭＯＳ又はｎＭＯＳの単体トランジスタにより転
送ゲートを用いたラッチ回路、或いはフリップフロップ
回路用のクロックドライバ回路として用いれば、高速、
低電力の利点が一層生かせる。
【図１】 第１の実施の形態のＣＭＯＳドライバ回路１
０の回路図である。
０の回路図である。
【図２】 （ａ）は第１種のインバータの回路図、
（ｂ）はそのシンボルである。
（ｂ）はそのシンボルである。
【図３】 （ａ）は図１のＣＭＯＳドライバ回路１０を
使用したクロックドライバ回路の回路図、（ｂ）はタイ
ムチャートである。
使用したクロックドライバ回路の回路図、（ｂ）はタイ
ムチャートである。
【図４】 第２の実施の形態のＣＭＯＳドライバ回路２
０の回路図である。
０の回路図である。
【図５】 （ａ）は第２種のインバータの回路図、
（ｂ）はそのシンボルである。
（ｂ）はそのシンボルである。
【図６】 （ａ）は図４のＣＭＯＳドライバ回路２０を
使用したクロックドライバ回路の回路図、（ｂ）はタイ
ムチャートである。
使用したクロックドライバ回路の回路図、（ｂ）はタイ
ムチャートである。
【図７】 第３の実施の形態のＣＭＯＳドライバ回路３
０の回路図である。
０の回路図である。
【図８】 （ａ）は第３種のインバータの回路図、
（ｂ）はそのシンボルである。
（ｂ）はそのシンボルである。
【図９】 （ａ）は図７のＣＭＯＳドライバ回路３０を
使用したクロックドライバ回路の回路図、（ｂ）はタイ
ムチャートである。
使用したクロックドライバ回路の回路図、（ｂ）はタイ
ムチャートである。
【図１０】 （ａ）は従来のクロックドライバ回路の回
路図、（ｂ）はタイムチャートである。
路図、（ｂ）はタイムチャートである。
１：入力端子、２〜５：インバータ、６：出力端子、
７，８：インバータ、９：出力端子、１０：ＣＭＯＳド
ライバ回路、１１〜１６：第１種のインバータ、２０：
ＣＭＯＳドライバ回路、２１：第２種のインバータ、３
０：ＣＭＯＳドライバ回路、３１：第３種のインバー
タ。
７，８：インバータ、９：出力端子、１０：ＣＭＯＳド
ライバ回路、１１〜１６：第１種のインバータ、２０：
ＣＭＯＳドライバ回路、２１：第２種のインバータ、３
０：ＣＭＯＳドライバ回路、３１：第３種のインバー
タ。
Claims (3)
- 【請求項１】ＣＭＯＳインバータ回路及び該ＣＭＯＳイ
ンバータ回路の各トランジスタに各々直列接続された貫
通電流防止用トランジスタにより第１種のインバータを
構成し、 該第１種のインバータを複数段シリーズ接続して、 最前段のインバータの貫通電流防止用トランジスタを当
該インバータよりも偶数段後段のインバータの出力信号
で制御し、 最後段のインバータの貫通電流防止用トランジスタを当
該インバータよりも偶数段前段のインバータの入力信号
で制御し、 他のインバータの貫通電流防止用トランジスタを当該イ
ンバータよりも偶数段後段のインバータの出力信号又は
偶数段前段のインバータの入力信号で制御し、 任意のインバータの出力から出力信号を取り出すことを
特徴とするＣＭＯＳドライバ回路。 - 【請求項２】前記出力信号を取り出すインバータを、Ｃ
ＭＯＳインバータ回路及び該ＣＭＯＳインバータ回路の
接地側のトランジスタに直列接続された貫通電流防止用
トランジスタで構成した第２種のインバータに置換した
ことを特徴とする請求項１に記載のＣＭＯＳドライバ回
路。 - 【請求項３】前記出力信号を取り出すインバータを、Ｃ
ＭＯＳインバータ回路及び該ＣＭＯＳインバータ回路の
電源側のトランジスタに直列接続された貫通電流防止用
トランジスタで構成した第３種のインバータに置換した
ことを特徴とする請求項１に記載のＣＭＯＳドライバ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9351964A JPH11177408A (ja) | 1997-12-08 | 1997-12-08 | Ｃｍｏｓドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9351964A JPH11177408A (ja) | 1997-12-08 | 1997-12-08 | Ｃｍｏｓドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177408A true JPH11177408A (ja) | 1999-07-02 |
Family
ID=18420842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9351964A Pending JPH11177408A (ja) | 1997-12-08 | 1997-12-08 | Ｃｍｏｓドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11177408A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8878574B2 (en) | 2012-08-10 | 2014-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device |
| US8975930B2 (en) | 2012-08-10 | 2015-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| US9093988B2 (en) | 2012-08-10 | 2015-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
-
1997
- 1997-12-08 JP JP9351964A patent/JPH11177408A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8878574B2 (en) | 2012-08-10 | 2014-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device |
| US8975930B2 (en) | 2012-08-10 | 2015-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| US9093988B2 (en) | 2012-08-10 | 2015-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050715 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050726 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051122 |