JPH05129926A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
- Publication number
- JPH05129926A JPH05129926A JP3318628A JP31862891A JPH05129926A JP H05129926 A JPH05129926 A JP H05129926A JP 3318628 A JP3318628 A JP 3318628A JP 31862891 A JP31862891 A JP 31862891A JP H05129926 A JPH05129926 A JP H05129926A
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- signal
- buffer circuit
- test
- circuit
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Abstract
(57)【要約】
【目的】 出力バッファ回路において、テスト時に通常
動作時とは異なる高速の信号を出力可能とする。 【構成】 テスト信号に応じて信号を選択出力する選択
回路１１と、選択回路１１の出力信号を動作モードに関
わらず駆動し外部端子１７より出力するバッファ回路１
５と、選択回路１１の出力信号をテスト時はバッファ回
路１５と共に駆動し、通常動作時はハイインピーダンス
出力となる所定駆動能力をもった３ステートバッファ回
路１６を備える。これによって、３ステートバッファ回
路１６の駆動能力を所定値に設定することにより、通常
動作時の消費電流の増加をさせることなく、テスト信号
のスピードに応じた駆動能力をもってテストが可能にな
る。
動作時とは異なる高速の信号を出力可能とする。 【構成】 テスト信号に応じて信号を選択出力する選択
回路１１と、選択回路１１の出力信号を動作モードに関
わらず駆動し外部端子１７より出力するバッファ回路１
５と、選択回路１１の出力信号をテスト時はバッファ回
路１５と共に駆動し、通常動作時はハイインピーダンス
出力となる所定駆動能力をもった３ステートバッファ回
路１６を備える。これによって、３ステートバッファ回
路１６の駆動能力を所定値に設定することにより、通常
動作時の消費電流の増加をさせることなく、テスト信号
のスピードに応じた駆動能力をもってテストが可能にな
る。
Description
【０００１】
【産業上の利用分野】本発明は、テスト時に通常動作時
とは異なる所定信号を外部端子より出力してテストする
ＭＯＳ集積回路における出力バッファ回路に関するもの
である。
とは異なる所定信号を外部端子より出力してテストする
ＭＯＳ集積回路における出力バッファ回路に関するもの
である。
【０００２】
【従来の技術】従来、ＭＯＳ集積回路の出力バッファ回
路は駆動能力が固定されたバッファ回路を用いて構成さ
れていた。図３および図４を用いて従来技術を説明す
る。図３において、３１は負論理出力の選択回路、３
２，３３は選択回路３１への各々の入力信号線であり、
一方の信号線３２は通常動作時に選択出力され、もう一
方の信号線３３はテストモード時に選択出力される。３
４は選択回路３１を制御するテスト信号線であり、その
“Ｌ”レベルで通常動作モード、“Ｈ”レベルでテスト
モードとなる。３５はＰ型，Ｎ型トランジスタからなる
インバータタイプのバッファ回路、３６は外部端子であ
る。
路は駆動能力が固定されたバッファ回路を用いて構成さ
れていた。図３および図４を用いて従来技術を説明す
る。図３において、３１は負論理出力の選択回路、３
２，３３は選択回路３１への各々の入力信号線であり、
一方の信号線３２は通常動作時に選択出力され、もう一
方の信号線３３はテストモード時に選択出力される。３
４は選択回路３１を制御するテスト信号線であり、その
“Ｌ”レベルで通常動作モード、“Ｈ”レベルでテスト
モードとなる。３５はＰ型，Ｎ型トランジスタからなる
インバータタイプのバッファ回路、３６は外部端子であ
る。
【０００３】図４は横軸を時間（ｔ），縦軸を電圧
（ｖ）として、選択回路３１の入力信号と外部端子３６
からの出力信号波形を示した図である。同図において
(a) は信号線３２の入力信号Ｓ１を示し、(c)は信号線
３３の入力信号Ｓ３を示す。また(b)は通常動作時に信
号線３２より入力された信号Ｓ１が外部端子３６より出
力された時の出力波形Ｓ３を示し、そして(d)はテスト
時に信号線３３から入力された信号Ｓ３が外部端子３６
より出力された時の出力波形Ｓ４を示している。
（ｖ）として、選択回路３１の入力信号と外部端子３６
からの出力信号波形を示した図である。同図において
(a) は信号線３２の入力信号Ｓ１を示し、(c)は信号線
３３の入力信号Ｓ３を示す。また(b)は通常動作時に信
号線３２より入力された信号Ｓ１が外部端子３６より出
力された時の出力波形Ｓ３を示し、そして(d)はテスト
時に信号線３３から入力された信号Ｓ３が外部端子３６
より出力された時の出力波形Ｓ４を示している。
【０００４】図３の出力バッファ回路において、通常動
作では、図４に示すように、入力信号Ｓ１を選択して外
部端子３６より出力し、テスト時は入力信号Ｓ３を選択
して外部端子３６より出力してテストする場合、通常動
作時において出力する信号Ｓ１に比べテスト時に出力す
べき信号Ｓ３のスピードが極端に速い場合は、通常動作
では問題にならない出力バッファの駆動能力が、テスト
時では能力不足となり、信号Ｓ４に示すように出力波形
が鈍り十分な電圧振幅が得られずテストができなくなる
ことがある。よって、テスト時にはクロックサイクルを
長くとってテストするか、もしくは、予めテスト時の出
力信号のスピードを考慮した駆動能力を持つバッファ回
路を用いる必要があった。
作では、図４に示すように、入力信号Ｓ１を選択して外
部端子３６より出力し、テスト時は入力信号Ｓ３を選択
して外部端子３６より出力してテストする場合、通常動
作時において出力する信号Ｓ１に比べテスト時に出力す
べき信号Ｓ３のスピードが極端に速い場合は、通常動作
では問題にならない出力バッファの駆動能力が、テスト
時では能力不足となり、信号Ｓ４に示すように出力波形
が鈍り十分な電圧振幅が得られずテストができなくなる
ことがある。よって、テスト時にはクロックサイクルを
長くとってテストするか、もしくは、予めテスト時の出
力信号のスピードを考慮した駆動能力を持つバッファ回
路を用いる必要があった。
【０００５】
【発明が解決しようとする課題】このように従来の出力
バッファ回路では、通常動作時において出力する信号に
比べテスト時に出力すべき信号のスピードが極端に速い
場合は、テスト時にクロックサイクルを長くとってテス
トするか、もしくは、予めテスト時の出力信号のスピー
ドを考慮したドライブ能力を持つバッファ回路を用いる
必要があった。そのため、クロックサイクルを長くとれ
ばテスト時間が増加しコストを引き上げることになり、
必要以上のドライブ能力をバッファ回路に持たせれば消
費電流の増加、スイッチング雑音の増加の問題を招くこ
とになる。
バッファ回路では、通常動作時において出力する信号に
比べテスト時に出力すべき信号のスピードが極端に速い
場合は、テスト時にクロックサイクルを長くとってテス
トするか、もしくは、予めテスト時の出力信号のスピー
ドを考慮したドライブ能力を持つバッファ回路を用いる
必要があった。そのため、クロックサイクルを長くとれ
ばテスト時間が増加しコストを引き上げることになり、
必要以上のドライブ能力をバッファ回路に持たせれば消
費電流の増加、スイッチング雑音の増加の問題を招くこ
とになる。
【０００６】
【課題を解決するための手段】前述の課題を解決するた
め、本発明はつぎの手段により構成するものとなってい
る。すなわち、上述したＭＯＳ集積回路において、テス
ト信号に応じて所定の信号を選択出力する選択回路と、
この選択回路の出力信号を入力する第１のバッファ回路
と、前記選択回路の出力信号とテスト信号を入力し、テ
スト時は第１のバッファ回路と同論理信号を出力し、通
常動作時はハイインピーダンス出力となる第２の３ステ
ートバッファ回路を備えている。
め、本発明はつぎの手段により構成するものとなってい
る。すなわち、上述したＭＯＳ集積回路において、テス
ト信号に応じて所定の信号を選択出力する選択回路と、
この選択回路の出力信号を入力する第１のバッファ回路
と、前記選択回路の出力信号とテスト信号を入力し、テ
スト時は第１のバッファ回路と同論理信号を出力し、通
常動作時はハイインピーダンス出力となる第２の３ステ
ートバッファ回路を備えている。
【０００７】
【作用】したがって、第２の３ステートバッファ回路の
駆動能力を所定値に設定することにより、通常動作時の
消費電流の増加をさせることなく、テスト信号のスピー
ドに応じた駆動能力をもってテスト可能となる。
駆動能力を所定値に設定することにより、通常動作時の
消費電流の増加をさせることなく、テスト信号のスピー
ドに応じた駆動能力をもってテスト可能となる。
【０００８】
【実施例】実施例１ 図１は本発明の一実施例による出力バッファ回路の構成
図である。図１において１１は負論理出力の選択回路、
１２，１３は選択回路１１への各々の入力信号線であ
り、通常動作時に信号線１２の信号が、そしてテスト時
に信号線１３の信号が選択回路１１より出力される。１
４は選択回路１１及びバッファ回路１６をそれぞれ制御
するテスト信号線であり、“Ｌ”レベルで通常動作モー
ド、“Ｈ”レベルでテストモードとなる。１５はＰ型及
びＮ型トランジスタ１ａ，１ｂを互いに並列接続したイ
ンバータ２からなるバッファ回路である。
図である。図１において１１は負論理出力の選択回路、
１２，１３は選択回路１１への各々の入力信号線であ
り、通常動作時に信号線１２の信号が、そしてテスト時
に信号線１３の信号が選択回路１１より出力される。１
４は選択回路１１及びバッファ回路１６をそれぞれ制御
するテスト信号線であり、“Ｌ”レベルで通常動作モー
ド、“Ｈ”レベルでテストモードとなる。１５はＰ型及
びＮ型トランジスタ１ａ，１ｂを互いに並列接続したイ
ンバータ２からなるバッファ回路である。
【０００９】また１６は選択回路１１の出力信号及びテ
スト信号１４を入力し、テスト時にバッファ回路１５と
同論理信号を出力し、通常動作時はハイインピーダンス
出力となるクロックドインバータタイプの３ステートバ
ッファ回路である。このバッファ回路１６はＰ型トラン
ジスタ３ａ，３ｂと、Ｎ型トランジスタ３ｃ，３ｄと、
インバータ４から構成され、これらトランジスタ３ａ〜
３ｄが電源ＶDDと接地点との間に直列接続されている。
そして、一方のトランジスタ３ａのゲートがインバータ
４を介して他方のトランジスタ３ｄのゲートと共通に接
続され、各トランジスタ３ｂ及び３ｃの入力となるゲー
トが共通にして選択回路１１の出力側に接続されるとと
もに、その出力となる各ドレインが外部端子１７に接続
されている。
スト信号１４を入力し、テスト時にバッファ回路１５と
同論理信号を出力し、通常動作時はハイインピーダンス
出力となるクロックドインバータタイプの３ステートバ
ッファ回路である。このバッファ回路１６はＰ型トラン
ジスタ３ａ，３ｂと、Ｎ型トランジスタ３ｃ，３ｄと、
インバータ４から構成され、これらトランジスタ３ａ〜
３ｄが電源ＶDDと接地点との間に直列接続されている。
そして、一方のトランジスタ３ａのゲートがインバータ
４を介して他方のトランジスタ３ｄのゲートと共通に接
続され、各トランジスタ３ｂ及び３ｃの入力となるゲー
トが共通にして選択回路１１の出力側に接続されるとと
もに、その出力となる各ドレインが外部端子１７に接続
されている。
【００１０】上記実施例の出力バッファ回路では、通常
動作時にテスト信号線１４に“Ｌ”レベルを印加して、
信号線１２より入力した信号が選択回路１１，バッファ
回路１５を経由して外部端子１７より出力する。同時に
バッファ回路１６はテスト信号線１４が“Ｌ”レベルの
ためにハイインピーダンス出力となり、外部端子１７を
駆動するのはバッファ回路１５のみとなる。
動作時にテスト信号線１４に“Ｌ”レベルを印加して、
信号線１２より入力した信号が選択回路１１，バッファ
回路１５を経由して外部端子１７より出力する。同時に
バッファ回路１６はテスト信号線１４が“Ｌ”レベルの
ためにハイインピーダンス出力となり、外部端子１７を
駆動するのはバッファ回路１５のみとなる。
【００１１】一方、テスト時はテスト信号線１４に
“Ｈ”レベルを印加して、信号線１３より入力した信号
が選択回路１１，バッファ回路１５を経由して外部端子
１７より出力する。同時にテスト信号線１４の信号レベ
ルは“Ｈ”となっているため、３ステートバッファ回路
１６はバッファ回路１５と同論理出力となり、外部端子
１７をバッファ回路１５と共に駆動することになる。こ
れによって、バッファ回路１６の駆動能力を所定値に設
定することにより、通常動作時の消費電流の増加をさせ
ることなく、テスト信号のスピードに応じた駆動能力を
もってテスト可能となる。
“Ｈ”レベルを印加して、信号線１３より入力した信号
が選択回路１１，バッファ回路１５を経由して外部端子
１７より出力する。同時にテスト信号線１４の信号レベ
ルは“Ｈ”となっているため、３ステートバッファ回路
１６はバッファ回路１５と同論理出力となり、外部端子
１７をバッファ回路１５と共に駆動することになる。こ
れによって、バッファ回路１６の駆動能力を所定値に設
定することにより、通常動作時の消費電流の増加をさせ
ることなく、テスト信号のスピードに応じた駆動能力を
もってテスト可能となる。
【００１２】実施例２ 図２は本発明の別の実施例を示す構成図である。図２に
おいて２１は正論理出力の選択回路、２２，２３は選択
回路２１への各々の入力信号線であり、通常動作時に信
号線２２の信号、テスト時に信号線２３の信号が選択回
路２１より出力される。２４は選択回路２１及びバッフ
ァ回路２６を制御するテスト信号線で、“Ｌ”レベルで
通常動作モード、“Ｈ”レベルでテストモードとなる。
２５はＰ型トランジスタ５ａ，Ｎ型トランジスタ５ｂか
らなるインバータ６1，６2を縦列接続したバッファ回路
である。
おいて２１は正論理出力の選択回路、２２，２３は選択
回路２１への各々の入力信号線であり、通常動作時に信
号線２２の信号、テスト時に信号線２３の信号が選択回
路２１より出力される。２４は選択回路２１及びバッフ
ァ回路２６を制御するテスト信号線で、“Ｌ”レベルで
通常動作モード、“Ｈ”レベルでテストモードとなる。
２５はＰ型トランジスタ５ａ，Ｎ型トランジスタ５ｂか
らなるインバータ６1，６2を縦列接続したバッファ回路
である。
【００１３】また２６は選択回路２１の出力信号及びテ
スト信号２４を入力し、テスト時にバッファ回路２５と
同一信号を出力し、通常動作時はハイインピーダンス出
力となる３ステートバッファ回路であり、このバッファ
回路２６はＰ型及びＮ型トランジスタ７ａ，７ｂと、Ｎ
ＡＮＤ回路８と、ＮＯＲ回路９と、インバータ１０から
構成されている。２７は外部端子である。
スト信号２４を入力し、テスト時にバッファ回路２５と
同一信号を出力し、通常動作時はハイインピーダンス出
力となる３ステートバッファ回路であり、このバッファ
回路２６はＰ型及びＮ型トランジスタ７ａ，７ｂと、Ｎ
ＡＮＤ回路８と、ＮＯＲ回路９と、インバータ１０から
構成されている。２７は外部端子である。
【００１４】図１の実施例では、３ステートバッファ回
路１６としてクロックドインバータを用いているため、
駆動トランジスタであるＰ型及びＮ型トランジスタ３ａ
〜３ｄのそれぞれが２個づつ直列接続になり出力抵抗が
大きくなるに対し、本実施例では３ステートバッファ回
路２６をＮＡＮＤ回路８，ＮＯＲ回路９を用いることに
より、駆動トランジスタを１個のＰ型，Ｎ型トランジス
タ７ａ及び７ｂで構成し出力抵抗を小さく抑えることが
できる。
路１６としてクロックドインバータを用いているため、
駆動トランジスタであるＰ型及びＮ型トランジスタ３ａ
〜３ｄのそれぞれが２個づつ直列接続になり出力抵抗が
大きくなるに対し、本実施例では３ステートバッファ回
路２６をＮＡＮＤ回路８，ＮＯＲ回路９を用いることに
より、駆動トランジスタを１個のＰ型，Ｎ型トランジス
タ７ａ及び７ｂで構成し出力抵抗を小さく抑えることが
できる。
【００１５】
【発明の効果】以上説明したように本発明の出力バッフ
ァ回路は、通常動作時において出力する信号に比べてテ
スト時に出力すべき信号のスピードが極端に速い場合に
おいても、テスト時のクロックサイクルを長くすること
なく、またバッファ回路の駆動能力を上げることによっ
て発生する消費電流の増加，スイッチング雑音の増加を
招くことなく、テスト時に高速で動作する信号を出力で
きる効果がある。
ァ回路は、通常動作時において出力する信号に比べてテ
スト時に出力すべき信号のスピードが極端に速い場合に
おいても、テスト時のクロックサイクルを長くすること
なく、またバッファ回路の駆動能力を上げることによっ
て発生する消費電流の増加，スイッチング雑音の増加を
招くことなく、テスト時に高速で動作する信号を出力で
きる効果がある。
【図１】本発明による出力バッファ回路の一実施例を示
す構成図である。
す構成図である。
【図２】本発明による出力バッファ回路の別の実施例を
示す構成図である。
示す構成図である。
【図３】従来回路の一例を示す構成図である。
【図４】図３の各部の入出力波形図である。
１１ 負論理出力の選択回路 １２ 入力信号線 １３ 入力信号線 １４ テスト信号線 １５ バッファ回路 １６ ３ステートバッファ回路 １７ 外部端子
Claims (1)
- 【請求項１】 テスト時に通常動作時とは異なる所定の
信号を外部端子より出力してテストするＭＯＳ集積回路
において、 テスト信号に応じて所定の信号を選択出力する選択回路
と、前記選択回路の出力信号を入力する第１のバッファ
回路と、前記選択回路の出力信号と前記テスト信号を入
力し、テスト時は第１のバッファ回路と同論理信号を出
力し、通常動作時はハイインピーダンス出力となる所定
駆動能力をもった第２の３ステートバッファ回路を具備
し、第１のバッファ回路と第２の３ステートバッファ回
路の出力信号を短絡して外部端子へ出力するようにした
ことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318628A JPH05129926A (ja) | 1991-11-07 | 1991-11-07 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318628A JPH05129926A (ja) | 1991-11-07 | 1991-11-07 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129926A true JPH05129926A (ja) | 1993-05-25 |
Family
ID=18101261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3318628A Pending JPH05129926A (ja) | 1991-11-07 | 1991-11-07 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129926A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110417A (ja) * | 2001-09-26 | 2003-04-11 | Mitsubishi Electric Corp | 半導体集積回路およびマルチチップパッケージ |
| JP2005304025A (ja) * | 2004-04-06 | 2005-10-27 | Samsung Electronics Co Ltd | 集積回路装置、高速出力回路、高速入力回路、及び入出力信号のスイング幅の変更方法 |
| US7164299B2 (en) | 2003-01-17 | 2007-01-16 | Nec Corporation | Output buffer circuit having pre-emphasis function |
| JP2007060073A (ja) * | 2005-08-23 | 2007-03-08 | Nec Electronics Corp | デエンファシス機能を有する出力バッファ回路 |
| JP2007060072A (ja) * | 2005-08-23 | 2007-03-08 | Nec Electronics Corp | 出力バッファ回路 |
| KR100788224B1 (ko) * | 2005-08-23 | 2007-12-26 | 엔이씨 일렉트로닉스 가부시키가이샤 | 출력 버퍼 회로 |
| JP2012208037A (ja) * | 2011-03-30 | 2012-10-25 | Fujitsu Semiconductor Ltd | 半導体装置及び出力回路 |
-
1991
- 1991-11-07 JP JP3318628A patent/JPH05129926A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110417A (ja) * | 2001-09-26 | 2003-04-11 | Mitsubishi Electric Corp | 半導体集積回路およびマルチチップパッケージ |
| US7164299B2 (en) | 2003-01-17 | 2007-01-16 | Nec Corporation | Output buffer circuit having pre-emphasis function |
| JP2005304025A (ja) * | 2004-04-06 | 2005-10-27 | Samsung Electronics Co Ltd | 集積回路装置、高速出力回路、高速入力回路、及び入出力信号のスイング幅の変更方法 |
| JP2007060073A (ja) * | 2005-08-23 | 2007-03-08 | Nec Electronics Corp | デエンファシス機能を有する出力バッファ回路 |
| JP2007060072A (ja) * | 2005-08-23 | 2007-03-08 | Nec Electronics Corp | 出力バッファ回路 |
| KR100788224B1 (ko) * | 2005-08-23 | 2007-12-26 | 엔이씨 일렉트로닉스 가부시키가이샤 | 출력 버퍼 회로 |
| JP2012208037A (ja) * | 2011-03-30 | 2012-10-25 | Fujitsu Semiconductor Ltd | 半導体装置及び出力回路 |
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