JPH0879046A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0879046A JPH0879046A JP6207346A JP20734694A JPH0879046A JP H0879046 A JPH0879046 A JP H0879046A JP 6207346 A JP6207346 A JP 6207346A JP 20734694 A JP20734694 A JP 20734694A JP H0879046 A JPH0879046 A JP H0879046A
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- Japan
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- output
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- Withdrawn
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- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】動作時におけるノイズを抑制して安定した出力
を得ることができる出力回路を提供する。 【構成】出力バッファがＯＮしたときに出力端子の電位
変化を検出して、この電位変化に応じた特定のパルス信
号を発生する遅延回路５、８と、遅延回路５、８からの
パルス信号を受けて、出力バッファの並列パターン部４
をＯＦＦさせるトランスミッションゲート６、９とＰｃ
ｈまたはＮｃｈＦＥＴ７、１０とを具備する。
を得ることができる出力回路を提供する。 【構成】出力バッファがＯＮしたときに出力端子の電位
変化を検出して、この電位変化に応じた特定のパルス信
号を発生する遅延回路５、８と、遅延回路５、８からの
パルス信号を受けて、出力バッファの並列パターン部４
をＯＦＦさせるトランスミッションゲート６、９とＰｃ
ｈまたはＮｃｈＦＥＴ７、１０とを具備する。
Description
【０００１】
【産業上の利用分野】本発明は出力回路に関し、特に、
高速動作を必要とする半導体装置に適用される出力回路
に関する。
高速動作を必要とする半導体装置に適用される出力回路
に関する。
【０００２】
【従来の技術】図３は従来のＣＭＯＳ出力回路の構成を
示す図である。同図に示すように、ＣＭＯＳ出力回路は
Ｎｃｈバッファ１とＰｃｈバッファ２とから構成され、
かつ複数の単位トランジスタに分割されている。また、
各トランジスタのゲートは蛇行パターン部３と並列パタ
ーン部４に分けて配置されている。
示す図である。同図に示すように、ＣＭＯＳ出力回路は
Ｎｃｈバッファ１とＰｃｈバッファ２とから構成され、
かつ複数の単位トランジスタに分割されている。また、
各トランジスタのゲートは蛇行パターン部３と並列パタ
ーン部４に分けて配置されている。
【０００３】上記のような構成によればポリシリコンで
形成されたトランジスタのゲートに寄生する抵抗と容量
の分布定数によって決まる電圧特性により、分割配置さ
れた単位トランジスタを順にＯＮさせてゆるやかな電流
変化を得ることができる。さらに、並列パターン部４が
ＯＮすることにより、出力電位変化を途中から加速して
伝搬遅延時間ｔpdを小さくしている。これによって、図
４に示すように、出力回路の動作初期に発生する電源あ
るいはＧＮＤピン及び出力信号へのノイズａを抑制する
ことが可能となる。
形成されたトランジスタのゲートに寄生する抵抗と容量
の分布定数によって決まる電圧特性により、分割配置さ
れた単位トランジスタを順にＯＮさせてゆるやかな電流
変化を得ることができる。さらに、並列パターン部４が
ＯＮすることにより、出力電位変化を途中から加速して
伝搬遅延時間ｔpdを小さくしている。これによって、図
４に示すように、出力回路の動作初期に発生する電源あ
るいはＧＮＤピン及び出力信号へのノイズａを抑制する
ことが可能となる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来の出力回路は、ＩＣ内部の電源及びＧＮＤ配線へ
伝わって、ＩＣ内部での誤動作を引き起こす原因となる
アンダーシュートやオーバーシュートノイズ（図４の
ｂ）を抑制することができない。加えて、この種のノイ
ズの大きさは並列パターン部４の動作速度に大きく左右
されるため、高速性と低ノイズ性を両立させることは困
難である。
た従来の出力回路は、ＩＣ内部の電源及びＧＮＤ配線へ
伝わって、ＩＣ内部での誤動作を引き起こす原因となる
アンダーシュートやオーバーシュートノイズ（図４の
ｂ）を抑制することができない。加えて、この種のノイ
ズの大きさは並列パターン部４の動作速度に大きく左右
されるため、高速性と低ノイズ性を両立させることは困
難である。
【０００５】本発明の出力回路はこのような課題に着目
してなされたものであり、動作時におけるノイズを抑制
して安定した出力を得ることができる出力回路を提供す
ることにある。
してなされたものであり、動作時におけるノイズを抑制
して安定した出力を得ることができる出力回路を提供す
ることにある。
【０００６】
【課題を解決するための手段及び作用】上記の目的を達
成するために、本発明は、入力信号のレベル変化に応じ
てＯＮされる出力バッファを具備する出力回路であっ
て、この出力バッファがＯＮしたときに出力端子の電位
変化を検出して、この電位変化に応じた特定の信号を発
生する検出手段と、この検出手段からの特定の信号を受
けて、前記出力バッファの一部をＯＦＦさせる制御手段
とを具備する。
成するために、本発明は、入力信号のレベル変化に応じ
てＯＮされる出力バッファを具備する出力回路であっ
て、この出力バッファがＯＮしたときに出力端子の電位
変化を検出して、この電位変化に応じた特定の信号を発
生する検出手段と、この検出手段からの特定の信号を受
けて、前記出力バッファの一部をＯＦＦさせる制御手段
とを具備する。
【０００７】また、前記検出手段が遅延回路であり、前
記制御手段が、トランスミッションゲートと、このトラ
ンスミッションゲートがＯＦＦしたときのみＯＮするＰ
チャネルあるいはＮチャネルＦＥＴとを含む。
記制御手段が、トランスミッションゲートと、このトラ
ンスミッションゲートがＯＦＦしたときのみＯＮするＰ
チャネルあるいはＮチャネルＦＥＴとを含む。
【０００８】
【実施例】以下に図面を参照して本発明の実施例を詳細
に説明する。本実施例の出力回路は、図１（ａ）に示す
ように、蛇行パターン部３を形成するゲートと、並列パ
ターン部４を形成するゲートとの間にトランスミッショ
ンゲート６、９を設けるとともに、このトランスミッシ
ョンゲート６、９がＯＦＦしたときのみＯＮするように
配置されたＰｃｈＦＥＴ７あるいはＮｃｈＦＥＴ１０
を、並列パターン部４に接続する構成を有する。また、
出力Ｙにおける出力信号がＨレベルからＬレベルあるい
は、ＬレベルからＨレベルに変化するときのみに所定の
パルスを出力する遅延回路５、８を前記トランスミッシ
ョンゲート６、９のゲートに接続している。ここで、遅
延回路５はノア回路５ａとインバータ５ｂとから構成さ
れ、遅延回路８はナンド回路８ａとインバータ８ｂとか
ら構成されている。
に説明する。本実施例の出力回路は、図１（ａ）に示す
ように、蛇行パターン部３を形成するゲートと、並列パ
ターン部４を形成するゲートとの間にトランスミッショ
ンゲート６、９を設けるとともに、このトランスミッシ
ョンゲート６、９がＯＦＦしたときのみＯＮするように
配置されたＰｃｈＦＥＴ７あるいはＮｃｈＦＥＴ１０
を、並列パターン部４に接続する構成を有する。また、
出力Ｙにおける出力信号がＨレベルからＬレベルあるい
は、ＬレベルからＨレベルに変化するときのみに所定の
パルスを出力する遅延回路５、８を前記トランスミッシ
ョンゲート６、９のゲートに接続している。ここで、遅
延回路５はノア回路５ａとインバータ５ｂとから構成さ
れ、遅延回路８はナンド回路８ａとインバータ８ｂとか
ら構成されている。
【０００９】上記した構成において、本実施例では、出
力Ｙにおける出力信号がＨレベルからＬレベルに変化し
たときの動作を図１及び図２を参照して説明する。ま
ず、入力Ａにおける入力信号がＬレベルのときは、Ｐｃ
ｈバッファ２がＯＮしているために出力ＹにはＨレベル
の信号が出力される。このとき、遅延回路５の出力とな
るＢ点の信号はＬレベルとなっているため、トランスミ
ッションゲート６はＯＮ、ＮｃｈＦＥＴ７はＯＦＦとな
るので、Ｎｃｈバッファ１のゲート全体に入力信号のＬ
レベルが伝えられる。
力Ｙにおける出力信号がＨレベルからＬレベルに変化し
たときの動作を図１及び図２を参照して説明する。ま
ず、入力Ａにおける入力信号がＬレベルのときは、Ｐｃ
ｈバッファ２がＯＮしているために出力ＹにはＨレベル
の信号が出力される。このとき、遅延回路５の出力とな
るＢ点の信号はＬレベルとなっているため、トランスミ
ッションゲート６はＯＮ、ＮｃｈＦＥＴ７はＯＦＦとな
るので、Ｎｃｈバッファ１のゲート全体に入力信号のＬ
レベルが伝えられる。
【００１０】次に、入力Ａにおける入力信号がＬレベル
からＨレベルに変化すると、Ｐｃｈバッファ２がＯＦ
Ｆ、Ｎｃｈバッファ１がＯＮするために、出力Ｙにおけ
る出力信号はＨレベルからＬレベルに変化する。ここ
で、このとき出力Ｙの信号レベルが遅延回路５のしきい
値Ｖｔｈｃよりも小さくなると、遅延回路５で設定した
時間ｔだけ、図１（ｂ）に示すようなパルスが出力され
る。このパルスにより、トランスミッションゲート６は
一時的にＯＦＦ、ＮｃｈＦＥＴ７はＯＮするために、Ｎ
ｃｈバッファ１の並列パターン部４が一時的にＯＦＦす
る。
からＨレベルに変化すると、Ｐｃｈバッファ２がＯＦ
Ｆ、Ｎｃｈバッファ１がＯＮするために、出力Ｙにおけ
る出力信号はＨレベルからＬレベルに変化する。ここ
で、このとき出力Ｙの信号レベルが遅延回路５のしきい
値Ｖｔｈｃよりも小さくなると、遅延回路５で設定した
時間ｔだけ、図１（ｂ）に示すようなパルスが出力され
る。このパルスにより、トランスミッションゲート６は
一時的にＯＦＦ、ＮｃｈＦＥＴ７はＯＮするために、Ｎ
ｃｈバッファ１の並列パターン部４が一時的にＯＦＦす
る。
【００１１】このような動作により、Ｎｃｈバッファ１
の駆動能力が一時的に低下して出力波形を急激になまら
せるため、本実施例では図２に示すように、アンダーシ
ュートノイズを抑制することが可能となる。
の駆動能力が一時的に低下して出力波形を急激になまら
せるため、本実施例では図２に示すように、アンダーシ
ュートノイズを抑制することが可能となる。
【００１２】また、出力Ｙにおける出力信号がＬレベル
からＨレベルに変化した場合は遅延回路８からは図１
（ｃ）に示すようなパルスが出力されて上記したＮｃｈ
バッファ１側の動作と同様な動作がＰｃｈバッファ２側
でも行われる。
からＨレベルに変化した場合は遅延回路８からは図１
（ｃ）に示すようなパルスが出力されて上記したＮｃｈ
バッファ１側の動作と同様な動作がＰｃｈバッファ２側
でも行われる。
【００１３】
【発明の効果】本発明によれば、伝搬遅延時間ｔpdを損
なうことなく、アンダーシュート及びオーバーシュート
ノイズを抑制することができるようになる。また、複数
の出力回路が同時にスイッチングしたときも、ＩＣ内部
での誤動作や、ＩＣ外部への影響を防ぐことが可能にな
り、高速デバイスに対する信頼性向上にもつながる。
なうことなく、アンダーシュート及びオーバーシュート
ノイズを抑制することができるようになる。また、複数
の出力回路が同時にスイッチングしたときも、ＩＣ内部
での誤動作や、ＩＣ外部への影響を防ぐことが可能にな
り、高速デバイスに対する信頼性向上にもつながる。
【図１】本発明の一実施例に係る出力回路の構成図であ
る。
る。
【図２】図１に示す実施例の出力波形を示す図である。
【図３】従来の出力回路の構成図である。
【図４】図３に示す出力回路の出力波形を示す図であ
る。
る。
１…Ｎｃｈバッファ、２…Ｐｃｈバッファ、３…蛇行パ
ターン部、４…並列パターン部、５、８…遅延回路、
６、９…トランスミッションゲート、７…ＮｃｈＦＥ
Ｔ、１０…ＰｃｈＦＥＴ。
ターン部、４…並列パターン部、５、８…遅延回路、
６、９…トランスミッションゲート、７…ＮｃｈＦＥ
Ｔ、１０…ＰｃｈＦＥＴ。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 Ｈ０３Ｋ 17/16 Ｈ 9184−5Ｋ 17/687 19/003 Ｚ Ｈ０１Ｌ 27/04 Ｈ 27/08 ３２１ Ｌ 9184−5Ｋ Ｈ０３Ｋ 17/687 Ｆ
Claims (2)
- 【請求項１】 入力信号のレベル変化に応じてＯＮされ
る出力バッファを具備する出力回路であって、 この出力バッファがＯＮしたときに出力端子の電位変化
を検出して、この電位変化に応じた特定の信号を発生す
る検出手段と、 この検出手段からの特定の信号を受けて、前記出力バッ
ファの一部をＯＦＦさせる制御手段と、を具備したこと
を特徴とする出力回路。 - 【請求項２】 前記検出手段が遅延回路であり、前記制
御手段が、トランスミッションゲートと、このトランス
ミッションゲートがＯＦＦしたときのみＯＮするＰチャ
ネルあるいはＮチャネルＦＥＴとを含むことを特徴とす
る請求項１記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6207346A JPH0879046A (ja) | 1994-08-31 | 1994-08-31 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6207346A JPH0879046A (ja) | 1994-08-31 | 1994-08-31 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0879046A true JPH0879046A (ja) | 1996-03-22 |
Family
ID=16538222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6207346A Withdrawn JPH0879046A (ja) | 1994-08-31 | 1994-08-31 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0879046A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307094B1 (en) | 1999-05-11 | 2001-10-23 | Joshua Anthony Chong | Process for substituted 3-hydroxybutyrate esters |
| KR100825015B1 (ko) * | 2007-03-29 | 2008-04-24 | 주식회사 하이닉스반도체 | 반도체 플래시 메모리 장치 및 그 구동방법 |
-
1994
- 1994-08-31 JP JP6207346A patent/JPH0879046A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307094B1 (en) | 1999-05-11 | 2001-10-23 | Joshua Anthony Chong | Process for substituted 3-hydroxybutyrate esters |
| KR100825015B1 (ko) * | 2007-03-29 | 2008-04-24 | 주식회사 하이닉스반도체 | 반도체 플래시 메모리 장치 및 그 구동방법 |
| US7684260B2 (en) | 2007-03-29 | 2010-03-23 | Hynix Semiconductor, Inc. | Flash memory device and method for driving the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |