JPH0879046A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0879046A JPH0879046A JP6207346A JP20734694A JPH0879046A JP H0879046 A JPH0879046 A JP H0879046A JP 6207346 A JP6207346 A JP 6207346A JP 20734694 A JP20734694 A JP 20734694A JP H0879046 A JPH0879046 A JP H0879046A
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- JP
- Japan
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- output
- level
- switched
- signal
- turned
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- Withdrawn
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】動作時におけるノイズを抑制して安定した出力
を得ることができる出力回路を提供する。 【構成】出力バッファがONしたときに出力端子の電位
変化を検出して、この電位変化に応じた特定のパルス信
号を発生する遅延回路5、8と、遅延回路5、8からの
パルス信号を受けて、出力バッファの並列パターン部4
をOFFさせるトランスミッションゲート6、9とPc
hまたはNchFET7、10とを具備する。
を得ることができる出力回路を提供する。 【構成】出力バッファがONしたときに出力端子の電位
変化を検出して、この電位変化に応じた特定のパルス信
号を発生する遅延回路5、8と、遅延回路5、8からの
パルス信号を受けて、出力バッファの並列パターン部4
をOFFさせるトランスミッションゲート6、9とPc
hまたはNchFET7、10とを具備する。
Description
【0001】
【産業上の利用分野】本発明は出力回路に関し、特に、
高速動作を必要とする半導体装置に適用される出力回路
に関する。
高速動作を必要とする半導体装置に適用される出力回路
に関する。
【0002】
【従来の技術】図3は従来のCMOS出力回路の構成を
示す図である。同図に示すように、CMOS出力回路は
Nchバッファ1とPchバッファ2とから構成され、
かつ複数の単位トランジスタに分割されている。また、
各トランジスタのゲートは蛇行パターン部3と並列パタ
ーン部4に分けて配置されている。
示す図である。同図に示すように、CMOS出力回路は
Nchバッファ1とPchバッファ2とから構成され、
かつ複数の単位トランジスタに分割されている。また、
各トランジスタのゲートは蛇行パターン部3と並列パタ
ーン部4に分けて配置されている。
【0003】上記のような構成によればポリシリコンで
形成されたトランジスタのゲートに寄生する抵抗と容量
の分布定数によって決まる電圧特性により、分割配置さ
れた単位トランジスタを順にONさせてゆるやかな電流
変化を得ることができる。さらに、並列パターン部4が
ONすることにより、出力電位変化を途中から加速して
伝搬遅延時間tpdを小さくしている。これによって、図
4に示すように、出力回路の動作初期に発生する電源あ
るいはGNDピン及び出力信号へのノイズaを抑制する
ことが可能となる。
形成されたトランジスタのゲートに寄生する抵抗と容量
の分布定数によって決まる電圧特性により、分割配置さ
れた単位トランジスタを順にONさせてゆるやかな電流
変化を得ることができる。さらに、並列パターン部4が
ONすることにより、出力電位変化を途中から加速して
伝搬遅延時間tpdを小さくしている。これによって、図
4に示すように、出力回路の動作初期に発生する電源あ
るいはGNDピン及び出力信号へのノイズaを抑制する
ことが可能となる。
【0004】
【発明が解決しようとする課題】しかしながら、上記し
た従来の出力回路は、IC内部の電源及びGND配線へ
伝わって、IC内部での誤動作を引き起こす原因となる
アンダーシュートやオーバーシュートノイズ(図4の
b)を抑制することができない。加えて、この種のノイ
ズの大きさは並列パターン部4の動作速度に大きく左右
されるため、高速性と低ノイズ性を両立させることは困
難である。
た従来の出力回路は、IC内部の電源及びGND配線へ
伝わって、IC内部での誤動作を引き起こす原因となる
アンダーシュートやオーバーシュートノイズ(図4の
b)を抑制することができない。加えて、この種のノイ
ズの大きさは並列パターン部4の動作速度に大きく左右
されるため、高速性と低ノイズ性を両立させることは困
難である。
【0005】本発明の出力回路はこのような課題に着目
してなされたものであり、動作時におけるノイズを抑制
して安定した出力を得ることができる出力回路を提供す
ることにある。
してなされたものであり、動作時におけるノイズを抑制
して安定した出力を得ることができる出力回路を提供す
ることにある。
【0006】
【課題を解決するための手段及び作用】上記の目的を達
成するために、本発明は、入力信号のレベル変化に応じ
てONされる出力バッファを具備する出力回路であっ
て、この出力バッファがONしたときに出力端子の電位
変化を検出して、この電位変化に応じた特定の信号を発
生する検出手段と、この検出手段からの特定の信号を受
けて、前記出力バッファの一部をOFFさせる制御手段
とを具備する。
成するために、本発明は、入力信号のレベル変化に応じ
てONされる出力バッファを具備する出力回路であっ
て、この出力バッファがONしたときに出力端子の電位
変化を検出して、この電位変化に応じた特定の信号を発
生する検出手段と、この検出手段からの特定の信号を受
けて、前記出力バッファの一部をOFFさせる制御手段
とを具備する。
【0007】また、前記検出手段が遅延回路であり、前
記制御手段が、トランスミッションゲートと、このトラ
ンスミッションゲートがOFFしたときのみONするP
チャネルあるいはNチャネルFETとを含む。
記制御手段が、トランスミッションゲートと、このトラ
ンスミッションゲートがOFFしたときのみONするP
チャネルあるいはNチャネルFETとを含む。
【0008】
【実施例】以下に図面を参照して本発明の実施例を詳細
に説明する。本実施例の出力回路は、図1(a)に示す
ように、蛇行パターン部3を形成するゲートと、並列パ
ターン部4を形成するゲートとの間にトランスミッショ
ンゲート6、9を設けるとともに、このトランスミッシ
ョンゲート6、9がOFFしたときのみONするように
配置されたPchFET7あるいはNchFET10
を、並列パターン部4に接続する構成を有する。また、
出力Yにおける出力信号がHレベルからLレベルあるい
は、LレベルからHレベルに変化するときのみに所定の
パルスを出力する遅延回路5、8を前記トランスミッシ
ョンゲート6、9のゲートに接続している。ここで、遅
延回路5はノア回路5aとインバータ5bとから構成さ
れ、遅延回路8はナンド回路8aとインバータ8bとか
ら構成されている。
に説明する。本実施例の出力回路は、図1(a)に示す
ように、蛇行パターン部3を形成するゲートと、並列パ
ターン部4を形成するゲートとの間にトランスミッショ
ンゲート6、9を設けるとともに、このトランスミッシ
ョンゲート6、9がOFFしたときのみONするように
配置されたPchFET7あるいはNchFET10
を、並列パターン部4に接続する構成を有する。また、
出力Yにおける出力信号がHレベルからLレベルあるい
は、LレベルからHレベルに変化するときのみに所定の
パルスを出力する遅延回路5、8を前記トランスミッシ
ョンゲート6、9のゲートに接続している。ここで、遅
延回路5はノア回路5aとインバータ5bとから構成さ
れ、遅延回路8はナンド回路8aとインバータ8bとか
ら構成されている。
【0009】上記した構成において、本実施例では、出
力Yにおける出力信号がHレベルからLレベルに変化し
たときの動作を図1及び図2を参照して説明する。ま
ず、入力Aにおける入力信号がLレベルのときは、Pc
hバッファ2がONしているために出力YにはHレベル
の信号が出力される。このとき、遅延回路5の出力とな
るB点の信号はLレベルとなっているため、トランスミ
ッションゲート6はON、NchFET7はOFFとな
るので、Nchバッファ1のゲート全体に入力信号のL
レベルが伝えられる。
力Yにおける出力信号がHレベルからLレベルに変化し
たときの動作を図1及び図2を参照して説明する。ま
ず、入力Aにおける入力信号がLレベルのときは、Pc
hバッファ2がONしているために出力YにはHレベル
の信号が出力される。このとき、遅延回路5の出力とな
るB点の信号はLレベルとなっているため、トランスミ
ッションゲート6はON、NchFET7はOFFとな
るので、Nchバッファ1のゲート全体に入力信号のL
レベルが伝えられる。
【0010】次に、入力Aにおける入力信号がLレベル
からHレベルに変化すると、Pchバッファ2がOF
F、Nchバッファ1がONするために、出力Yにおけ
る出力信号はHレベルからLレベルに変化する。ここ
で、このとき出力Yの信号レベルが遅延回路5のしきい
値Vthcよりも小さくなると、遅延回路5で設定した
時間tだけ、図1(b)に示すようなパルスが出力され
る。このパルスにより、トランスミッションゲート6は
一時的にOFF、NchFET7はONするために、N
chバッファ1の並列パターン部4が一時的にOFFす
る。
からHレベルに変化すると、Pchバッファ2がOF
F、Nchバッファ1がONするために、出力Yにおけ
る出力信号はHレベルからLレベルに変化する。ここ
で、このとき出力Yの信号レベルが遅延回路5のしきい
値Vthcよりも小さくなると、遅延回路5で設定した
時間tだけ、図1(b)に示すようなパルスが出力され
る。このパルスにより、トランスミッションゲート6は
一時的にOFF、NchFET7はONするために、N
chバッファ1の並列パターン部4が一時的にOFFす
る。
【0011】このような動作により、Nchバッファ1
の駆動能力が一時的に低下して出力波形を急激になまら
せるため、本実施例では図2に示すように、アンダーシ
ュートノイズを抑制することが可能となる。
の駆動能力が一時的に低下して出力波形を急激になまら
せるため、本実施例では図2に示すように、アンダーシ
ュートノイズを抑制することが可能となる。
【0012】また、出力Yにおける出力信号がLレベル
からHレベルに変化した場合は遅延回路8からは図1
(c)に示すようなパルスが出力されて上記したNch
バッファ1側の動作と同様な動作がPchバッファ2側
でも行われる。
からHレベルに変化した場合は遅延回路8からは図1
(c)に示すようなパルスが出力されて上記したNch
バッファ1側の動作と同様な動作がPchバッファ2側
でも行われる。
【0013】
【発明の効果】本発明によれば、伝搬遅延時間tpdを損
なうことなく、アンダーシュート及びオーバーシュート
ノイズを抑制することができるようになる。また、複数
の出力回路が同時にスイッチングしたときも、IC内部
での誤動作や、IC外部への影響を防ぐことが可能にな
り、高速デバイスに対する信頼性向上にもつながる。
なうことなく、アンダーシュート及びオーバーシュート
ノイズを抑制することができるようになる。また、複数
の出力回路が同時にスイッチングしたときも、IC内部
での誤動作や、IC外部への影響を防ぐことが可能にな
り、高速デバイスに対する信頼性向上にもつながる。
【図1】本発明の一実施例に係る出力回路の構成図であ
る。
る。
【図2】図1に示す実施例の出力波形を示す図である。
【図3】従来の出力回路の構成図である。
【図4】図3に示す出力回路の出力波形を示す図であ
る。
る。
1…Nchバッファ、2…Pchバッファ、3…蛇行パ
ターン部、4…並列パターン部、5、8…遅延回路、
6、9…トランスミッションゲート、7…NchFE
T、10…PchFET。
ターン部、4…並列パターン部、5、8…遅延回路、
6、9…トランスミッションゲート、7…NchFE
T、10…PchFET。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/8238 27/092 H03K 17/16 H 9184−5K 17/687 19/003 Z H01L 27/04 H 27/08 321 L 9184−5K H03K 17/687 F
Claims (2)
- 【請求項1】 入力信号のレベル変化に応じてONされ
る出力バッファを具備する出力回路であって、 この出力バッファがONしたときに出力端子の電位変化
を検出して、この電位変化に応じた特定の信号を発生す
る検出手段と、 この検出手段からの特定の信号を受けて、前記出力バッ
ファの一部をOFFさせる制御手段と、を具備したこと
を特徴とする出力回路。 - 【請求項2】 前記検出手段が遅延回路であり、前記制
御手段が、トランスミッションゲートと、このトランス
ミッションゲートがOFFしたときのみONするPチャ
ネルあるいはNチャネルFETとを含むことを特徴とす
る請求項1記載の出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6207346A JPH0879046A (ja) | 1994-08-31 | 1994-08-31 | 出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6207346A JPH0879046A (ja) | 1994-08-31 | 1994-08-31 | 出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0879046A true JPH0879046A (ja) | 1996-03-22 |
Family
ID=16538222
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6207346A Withdrawn JPH0879046A (ja) | 1994-08-31 | 1994-08-31 | 出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0879046A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6307094B1 (en) | 1999-05-11 | 2001-10-23 | Joshua Anthony Chong | Process for substituted 3-hydroxybutyrate esters |
KR100825015B1 (ko) * | 2007-03-29 | 2008-04-24 | 주식회사 하이닉스반도체 | 반도체 플래시 메모리 장치 및 그 구동방법 |
-
1994
- 1994-08-31 JP JP6207346A patent/JPH0879046A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6307094B1 (en) | 1999-05-11 | 2001-10-23 | Joshua Anthony Chong | Process for substituted 3-hydroxybutyrate esters |
KR100825015B1 (ko) * | 2007-03-29 | 2008-04-24 | 주식회사 하이닉스반도체 | 반도체 플래시 메모리 장치 및 그 구동방법 |
US7684260B2 (en) | 2007-03-29 | 2010-03-23 | Hynix Semiconductor, Inc. | Flash memory device and method for driving the same |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |