JPH05122049A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPH05122049A JPH05122049A JP3279380A JP27938091A JPH05122049A JP H05122049 A JPH05122049 A JP H05122049A JP 3279380 A JP3279380 A JP 3279380A JP 27938091 A JP27938091 A JP 27938091A JP H05122049 A JPH05122049 A JP H05122049A
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- mos transistor
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Abstract
(57)【要約】 （修正有）
【目的】 複数の出力バッファ回路が同時に動作する際
に、誤動作の要因となる雑音を抑制する。 【構成】 入力信号１０１、出力信号１０２に対応し
て、インバータ１および２と、ＰチャネルＭＯＳトラン
ジスタ３およびＮチャネルＭＯＳトランジスタ４と、Ｐ
チャネルＭＯＳトランジスタ５およびＮチャネルＭＯＳ
トランジスタ６より成るＣＭＯＳインバータ７と、シュ
ミットトリガ回路８により構成される。入力がＨレベル
の時、ＰチャンネルＭＯＳトランジスタ５はオン状態
で、出力はＨレベルとなり負荷を駆動すると同時にシュ
ミットトリガ８を通して帰還され、ＰチャンネルＭＯＳ
トランジスタ３がオンとなり、ＰチャンネルＭＯＳトラ
ンジスタ５のゲート電圧が昇り、オン電流は減少する。
従ってＣＭＯＳインバータ７に流入する電流のピーク値
は抑圧される。入力がＨレベルからＬレベルに転移する
時も同様にピーク電流は抑圧され、雑音発生が防止され
る。
に、誤動作の要因となる雑音を抑制する。 【構成】 入力信号１０１、出力信号１０２に対応し
て、インバータ１および２と、ＰチャネルＭＯＳトラン
ジスタ３およびＮチャネルＭＯＳトランジスタ４と、Ｐ
チャネルＭＯＳトランジスタ５およびＮチャネルＭＯＳ
トランジスタ６より成るＣＭＯＳインバータ７と、シュ
ミットトリガ回路８により構成される。入力がＨレベル
の時、ＰチャンネルＭＯＳトランジスタ５はオン状態
で、出力はＨレベルとなり負荷を駆動すると同時にシュ
ミットトリガ８を通して帰還され、ＰチャンネルＭＯＳ
トランジスタ３がオンとなり、ＰチャンネルＭＯＳトラ
ンジスタ５のゲート電圧が昇り、オン電流は減少する。
従ってＣＭＯＳインバータ７に流入する電流のピーク値
は抑圧される。入力がＨレベルからＬレベルに転移する
時も同様にピーク電流は抑圧され、雑音発生が防止され
る。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特に、半導体集積回路において利用される出力バッ
ファ回路に関する。
し、特に、半導体集積回路において利用される出力バッ
ファ回路に関する。
【０００２】
【従来の技術】従来の、この種の出力バッファ回路は、
図３に示されるように、入力端子５５より入力される入
力信号１０５（電位Ｖi ）は、ＰチャネルＭＯＳトラン
ジスタ１８とＮチャネルＭＯＳトランジスタ１９により
形成されるＣＭＯＳインバータ構成のプリバッファ回路
に入力され、その出力信号は、同じくＰチャネルＭＯＳ
トランジスタ２０とＮチャネルＭＯＳトランジスタ２１
により形成されるＣＭＯＳインバータ構成のメインバッ
ファ回路に入力されて、当該メインバッファ回路より出
力される出力信号１０６（電位ＶO3）により、出力端子
５６に接続されている負荷が駆動されるように回路が構
成されている。
図３に示されるように、入力端子５５より入力される入
力信号１０５（電位Ｖi ）は、ＰチャネルＭＯＳトラン
ジスタ１８とＮチャネルＭＯＳトランジスタ１９により
形成されるＣＭＯＳインバータ構成のプリバッファ回路
に入力され、その出力信号は、同じくＰチャネルＭＯＳ
トランジスタ２０とＮチャネルＭＯＳトランジスタ２１
により形成されるＣＭＯＳインバータ構成のメインバッ
ファ回路に入力されて、当該メインバッファ回路より出
力される出力信号１０６（電位ＶO3）により、出力端子
５６に接続されている負荷が駆動されるように回路が構
成されている。
【０００３】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路においては、駆動対象の負荷として比較的に
大きい負荷を駆動するために、複数の出力バッファ回路
が同時に動作する場合には、電源供給用の配線に瞬間的
に大電流が流れる。図４に示されるのは、本従来例およ
び本発明の第１の実施例における入力信号の電位
（Ｖi ）と出力信号の電位（ＶO1、ＶO3）との関係をシ
ミュレーションにより示した図であり、図５および図６
に示されるのは、本従来例および本発明の第１の実施例
において、入力信号（電位Ｖi ）が、それぞれ“Ｌ”レ
ベルから“Ｈ”レベルに転移する場合、および“Ｈ”レ
ベルから“Ｌ”レベルに転移する場合における、入力信
号の電位（Ｖi ）と出力信号の電位（ＶO1、ＶO3）との
関係、ならびに電源供給線よりメインバッファ回路に流
入する電流（Ｉ1 、Ｉ3 ）との関係をシミュレーション
により示した図である。なお、図４、図５および図６に
おいて、ＶO1およびＩ1 は、後述する第１の実施例にお
ける出力信号の電位およびメインバッファ回路に流入す
る電流を示し、ＶO3およびＩ3 は、本従来例における出
力信号の電位およびメインバッファ回路に流入する電流
を示している。
ッファ回路においては、駆動対象の負荷として比較的に
大きい負荷を駆動するために、複数の出力バッファ回路
が同時に動作する場合には、電源供給用の配線に瞬間的
に大電流が流れる。図４に示されるのは、本従来例およ
び本発明の第１の実施例における入力信号の電位
（Ｖi ）と出力信号の電位（ＶO1、ＶO3）との関係をシ
ミュレーションにより示した図であり、図５および図６
に示されるのは、本従来例および本発明の第１の実施例
において、入力信号（電位Ｖi ）が、それぞれ“Ｌ”レ
ベルから“Ｈ”レベルに転移する場合、および“Ｈ”レ
ベルから“Ｌ”レベルに転移する場合における、入力信
号の電位（Ｖi ）と出力信号の電位（ＶO1、ＶO3）との
関係、ならびに電源供給線よりメインバッファ回路に流
入する電流（Ｉ1 、Ｉ3 ）との関係をシミュレーション
により示した図である。なお、図４、図５および図６に
おいて、ＶO1およびＩ1 は、後述する第１の実施例にお
ける出力信号の電位およびメインバッファ回路に流入す
る電流を示し、ＶO3およびＩ3 は、本従来例における出
力信号の電位およびメインバッファ回路に流入する電流
を示している。
【０００４】図４より明らかなように、本従来例の場合
においては、入力端子５５の入力信号１０５の電位Ｖi
に対して、出力端子５６における出力信号１０６の電位
ＶO3は急激に立ち上がり、また急激に立ち下っているこ
とが分る。また、図５および図６において、電流値Ｉ3
により示されるように、従来の出力バッファ回路におい
ては、入力信号レベルの立ち上り時および立ち下り時に
おいて、電源供給線より瞬間的に大電流がメインバッフ
ァ回路に流入する状態となる。従って、従来の出力バッ
ファ回路においては、この大電流による電位変動により
雑音が発生し、半導体集積回路内および周辺の半導体集
積回路等に対して誤動作を惹起すという欠点がある。
においては、入力端子５５の入力信号１０５の電位Ｖi
に対して、出力端子５６における出力信号１０６の電位
ＶO3は急激に立ち上がり、また急激に立ち下っているこ
とが分る。また、図５および図６において、電流値Ｉ3
により示されるように、従来の出力バッファ回路におい
ては、入力信号レベルの立ち上り時および立ち下り時に
おいて、電源供給線より瞬間的に大電流がメインバッフ
ァ回路に流入する状態となる。従って、従来の出力バッ
ファ回路においては、この大電流による電位変動により
雑音が発生し、半導体集積回路内および周辺の半導体集
積回路等に対して誤動作を惹起すという欠点がある。
【０００５】
【課題を解決するための手段】第１の発明の出力バッフ
ァ回路は、入力側が共に入力端子に接続され、当該入力
端子を介して入力される入力信号を、それぞれ反転して
出力する低駆動能力の第１および第２のインバータと、
ソースに高電位電源が接続され、ドレインに前記第１の
インバータの出力が入力される第１のＰチャネルＭＯＳ
トランジスタと、ソースに低電位電源が接続され、ドレ
インに前記第２のインバータの出力が入力される第１の
ＮチャネルＭＯＳトランジスタと、ソースに高電位電源
が接続され、ドレインに出力端子が接続されるととも
に、ゲートに前記第１のインバータの出力が入力される
第２のＰチャネルＭＯＳトランジスタと、ソースに低電
位電源が接続され、ドレインに前記出力端子が接続され
るとともに、ゲートに前記第２のインバータの出力が入
力される第２のＮチャネルＭＯＳトランジスタと、入力
側が前記出力端子に接続され、出力側が前記第１のＰチ
ャネルＭＯＳトランジスタならびに前記第１のＮチャネ
ルＭＯＳトランジスタのゲートに共通接続されるシュミ
ットトリガ回路とを備え、前記第２のＰチャネルＭＯＳ
トランジスタおよび前記第２のＮチャネルＭＯＳトラン
ジスタが、メインバッファ回路を形成することを特徴と
している。
ァ回路は、入力側が共に入力端子に接続され、当該入力
端子を介して入力される入力信号を、それぞれ反転して
出力する低駆動能力の第１および第２のインバータと、
ソースに高電位電源が接続され、ドレインに前記第１の
インバータの出力が入力される第１のＰチャネルＭＯＳ
トランジスタと、ソースに低電位電源が接続され、ドレ
インに前記第２のインバータの出力が入力される第１の
ＮチャネルＭＯＳトランジスタと、ソースに高電位電源
が接続され、ドレインに出力端子が接続されるととも
に、ゲートに前記第１のインバータの出力が入力される
第２のＰチャネルＭＯＳトランジスタと、ソースに低電
位電源が接続され、ドレインに前記出力端子が接続され
るとともに、ゲートに前記第２のインバータの出力が入
力される第２のＮチャネルＭＯＳトランジスタと、入力
側が前記出力端子に接続され、出力側が前記第１のＰチ
ャネルＭＯＳトランジスタならびに前記第１のＮチャネ
ルＭＯＳトランジスタのゲートに共通接続されるシュミ
ットトリガ回路とを備え、前記第２のＰチャネルＭＯＳ
トランジスタおよび前記第２のＮチャネルＭＯＳトラン
ジスタが、メインバッファ回路を形成することを特徴と
している。
【０００６】また、第２の発明の出力バッファ回路は、
入力側が共に入力端子に接続され、当該入力端子を介し
て入力される入力信号を、それぞれ反転して出力する低
駆動能力の第１および第２のインバータと、ソースに高
電位電源が接続され、ドレインに前記第１のインバータ
の出力が入力される第１のＰチャネルＭＯＳトランジス
タと、ソースに低電位電源が接続され、ドレインに前記
第２のインバータの出力が入力される第１のＮチャネル
ＭＯＳトランジスタと、ソースに高電位電源が接続さ
れ、ドレインに出力端子が接続されるとともに、ゲート
に前記第１のインバータの出力が入力される第２のＰチ
ャネルＭＯＳトランジスタと、ソースに低電位電源が接
続され、ドレインに前記出力端子が接続されるととも
に、ゲートに前記第２のインバータの出力が入力される
第２のＮチャネルＭＯＳトランジスタと、入力側が前記
出力端子に接続され、出力側が前記第１のＰチャネルＭ
ＯＳトランジスタのゲートに接続される第１のバッファ
回路と、入力側が前記出力端子に接続され、出力側が前
記第１のＮチャネルＭＯＳトランジスタのゲートに接続
される第２のバッファ回路とを備え、前記第２のＰチャ
ネルＭＯＳトランジスタおよび前記第２のＮチャネルＭ
ＯＳトランジスタが、メインバッファ回路を形成するこ
とを特徴としている。
入力側が共に入力端子に接続され、当該入力端子を介し
て入力される入力信号を、それぞれ反転して出力する低
駆動能力の第１および第２のインバータと、ソースに高
電位電源が接続され、ドレインに前記第１のインバータ
の出力が入力される第１のＰチャネルＭＯＳトランジス
タと、ソースに低電位電源が接続され、ドレインに前記
第２のインバータの出力が入力される第１のＮチャネル
ＭＯＳトランジスタと、ソースに高電位電源が接続さ
れ、ドレインに出力端子が接続されるとともに、ゲート
に前記第１のインバータの出力が入力される第２のＰチ
ャネルＭＯＳトランジスタと、ソースに低電位電源が接
続され、ドレインに前記出力端子が接続されるととも
に、ゲートに前記第２のインバータの出力が入力される
第２のＮチャネルＭＯＳトランジスタと、入力側が前記
出力端子に接続され、出力側が前記第１のＰチャネルＭ
ＯＳトランジスタのゲートに接続される第１のバッファ
回路と、入力側が前記出力端子に接続され、出力側が前
記第１のＮチャネルＭＯＳトランジスタのゲートに接続
される第２のバッファ回路とを備え、前記第２のＰチャ
ネルＭＯＳトランジスタおよび前記第２のＮチャネルＭ
ＯＳトランジスタが、メインバッファ回路を形成するこ
とを特徴としている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、入力信号
１０１および出力信号１０２に対応して、低駆動能力の
インバータ１および２と、ＰチャネルＭＯＳトランジス
タ３およびＮチャネルＭＯＳトランジスタ４と、Ｐチャ
ネルＭＯＳトランジスタ５およびＮチャネルＭＯＳトラ
ンジスタ６により形成されるＣＭＯＳインバータ７と、
シュミットトリガ回路８とを備えて構成される。
である。図１に示されるように、本実施例は、入力信号
１０１および出力信号１０２に対応して、低駆動能力の
インバータ１および２と、ＰチャネルＭＯＳトランジス
タ３およびＮチャネルＭＯＳトランジスタ４と、Ｐチャ
ネルＭＯＳトランジスタ５およびＮチャネルＭＯＳトラ
ンジスタ６により形成されるＣＭＯＳインバータ７と、
シュミットトリガ回路８とを備えて構成される。
【０００９】入力端子５１より入力される入力信号１０
１（電位Ｖi ）は、インバータ１および２に入力されて
反転されて、それぞれＰチャネルＭＯＳトランジスタ３
およびＮチャネルＭＯＳトランジスタ４のドレインに入
力されるとともに、ＣＭＯＳインバータを形成するＰチ
ャネルＭＯＳトランジスタ５およびＮチャネルＭＯＳト
ランジスタ６のそれぞれのゲートに入力される。ＣＭＯ
Ｓインバータ７においては、インバータ１および２の入
力を受けて出力信号１０２（電位ＶO1）が出力され、出
力端子５２を介して負荷を駆動するとともに、当該出力
信号１０２はシュミットトリガ回路８にも入力されて駆
動する。そして、シュミットトリガ回路８の出力レベル
は、前述のＰチャネルＭＯＳトランジスタ３およびＮチ
ャネルＭＯＳトランジスタ４のゲートに入力されてい
る。
１（電位Ｖi ）は、インバータ１および２に入力されて
反転されて、それぞれＰチャネルＭＯＳトランジスタ３
およびＮチャネルＭＯＳトランジスタ４のドレインに入
力されるとともに、ＣＭＯＳインバータを形成するＰチ
ャネルＭＯＳトランジスタ５およびＮチャネルＭＯＳト
ランジスタ６のそれぞれのゲートに入力される。ＣＭＯ
Ｓインバータ７においては、インバータ１および２の入
力を受けて出力信号１０２（電位ＶO1）が出力され、出
力端子５２を介して負荷を駆動するとともに、当該出力
信号１０２はシュミットトリガ回路８にも入力されて駆
動する。そして、シュミットトリガ回路８の出力レベル
は、前述のＰチャネルＭＯＳトランジスタ３およびＮチ
ャネルＭＯＳトランジスタ４のゲートに入力されてい
る。
【００１０】入力信号１０１が“Ｌ”レベルの時には、
インバータ１および２の出力レベルは“Ｈ”レベルとな
り、従って、ＰチャネルＭＯＳトランジスタ５はオフ状
態、ＮチャネルＭＯＳトランジスタ６はオン状態とな
る。これにより、出力端子５２における出力信号１０２
のレべルは“Ｌ”レベルとなり、シュミットトリガ回路
８の出力レベルも“Ｌ”レベルとなる。従って、Ｐチャ
ネルＭＯＳトランジスタ３はオン状態となり、Ｎチャネ
ルＭＯＳトランジスタ４はオフ状態となる。
インバータ１および２の出力レベルは“Ｈ”レベルとな
り、従って、ＰチャネルＭＯＳトランジスタ５はオフ状
態、ＮチャネルＭＯＳトランジスタ６はオン状態とな
る。これにより、出力端子５２における出力信号１０２
のレべルは“Ｌ”レベルとなり、シュミットトリガ回路
８の出力レベルも“Ｌ”レベルとなる。従って、Ｐチャ
ネルＭＯＳトランジスタ３はオン状態となり、Ｎチャネ
ルＭＯＳトランジスタ４はオフ状態となる。
【００１１】また、入力信号１０１が“Ｈ”レベルの時
には、対照的に、インバータ１および２の出力レベルは
“Ｌ”レベルとなり、従って、ＰチャネルＭＯＳトラン
ジスタ５はオン状態、ＮチャネルＭＯＳトランジスタ６
はオフ状態となる。これにより、出力端子５２における
出力信号１０２のレべルは“Ｈ”レベルとなり、シュミ
ットトリガ回路８の出力レベルも“Ｈ”レベルとなる。
従って、ＰチャネルＭＯＳトランジスタ３はオフ状態と
なり、ＮチャネルＭＯＳトランジスタ４はオン状態とな
る。
には、対照的に、インバータ１および２の出力レベルは
“Ｌ”レベルとなり、従って、ＰチャネルＭＯＳトラン
ジスタ５はオン状態、ＮチャネルＭＯＳトランジスタ６
はオフ状態となる。これにより、出力端子５２における
出力信号１０２のレべルは“Ｈ”レベルとなり、シュミ
ットトリガ回路８の出力レベルも“Ｈ”レベルとなる。
従って、ＰチャネルＭＯＳトランジスタ３はオフ状態と
なり、ＮチャネルＭＯＳトランジスタ４はオン状態とな
る。
【００１２】次に、入力信号１０１が“Ｌ”レベルから
“Ｈ”レベルに転移する場合の動作について説明する。
“Ｈ”レベルに転移する場合の動作について説明する。
【００１３】入力信号１０１が“Ｌ”レベルから“Ｈ”
レベルに転移することにより、インバータ１および２の
出力レベルは“Ｈ”レベルから“Ｌ”レベルに転移し、
ＣＭＯＳインバータ７の出力信号１０２のレベルは
“Ｌ”レベルから“Ｈ”レベルに転移するが、ＣＭＯＳ
インバータ７の出力信号１０２のレベルがシュミットト
リガ回路８の高いしきい値電位よりも上昇するために、
ＰチャネルＭＯＳトランジスタ３はオン状態、Ｎチャネ
ルＭＯＳトランジスタ４はオフ状態となって、インバー
タ１の出力は、ＰチャネルＭＯＳトランジスタ３のしき
い値電圧ＶT 分だけ接地電位よりも高い電位にて出力さ
れて、ＰチャネルＭＯＳトランジスタ５のゲートに入力
される。これにより、ＰチャネルＭＯＳトランジスタ５
におけるオン電流は小さくなり、出力端子５２における
出力信号１０２の電位の遷移が緩やかに変化する状態に
なり、これにより電源供給線からＣＭＯＳインバータ７
により形成されるメインバッファ回路に流入する電流の
ピーク値が、従来例に対比して著しく低減される。
レベルに転移することにより、インバータ１および２の
出力レベルは“Ｈ”レベルから“Ｌ”レベルに転移し、
ＣＭＯＳインバータ７の出力信号１０２のレベルは
“Ｌ”レベルから“Ｈ”レベルに転移するが、ＣＭＯＳ
インバータ７の出力信号１０２のレベルがシュミットト
リガ回路８の高いしきい値電位よりも上昇するために、
ＰチャネルＭＯＳトランジスタ３はオン状態、Ｎチャネ
ルＭＯＳトランジスタ４はオフ状態となって、インバー
タ１の出力は、ＰチャネルＭＯＳトランジスタ３のしき
い値電圧ＶT 分だけ接地電位よりも高い電位にて出力さ
れて、ＰチャネルＭＯＳトランジスタ５のゲートに入力
される。これにより、ＰチャネルＭＯＳトランジスタ５
におけるオン電流は小さくなり、出力端子５２における
出力信号１０２の電位の遷移が緩やかに変化する状態に
なり、これにより電源供給線からＣＭＯＳインバータ７
により形成されるメインバッファ回路に流入する電流の
ピーク値が、従来例に対比して著しく低減される。
【００１４】即ち、図５に示されるように、入力信号１
０１の電位Ｖi が０ボルトより５ボルトに転移する状態
において、複数の出力バッファ回路が同時に動作する時
に、電源供給線より第１の実施例におけるＣＭＯＳイン
バータ７に流入する電流Ｉ1 としては、従来例の場合の
電流Ｉ3 のように、瞬間的に急激なピーク電流として流
入するようなことはなく、著しく電流値が低減されて雑
音も抑制される。
０１の電位Ｖi が０ボルトより５ボルトに転移する状態
において、複数の出力バッファ回路が同時に動作する時
に、電源供給線より第１の実施例におけるＣＭＯＳイン
バータ７に流入する電流Ｉ1 としては、従来例の場合の
電流Ｉ3 のように、瞬間的に急激なピーク電流として流
入するようなことはなく、著しく電流値が低減されて雑
音も抑制される。
【００１５】また、入力信号１０１が“Ｈ”レベルから
“Ｌ”レベルに転移する時には、インバータ１および２
の出力レベルは“Ｌ”レベルから“Ｈ”レベルに転移
し、ＣＭＯＳインバータ７の出力信号１０２のレベルは
“Ｈ”レベルから“Ｌ”レベルに転移するが、ＣＭＯＳ
インバータ７の出力信号１０２のレベルがシュミットト
リガ回路８の低いしきい値電位よりも低下するために、
ＰチャネルＭＯＳトランジスタ３はオフ状態、Ｎチャネ
ルＭＯＳトランジスタ４はオン状態となって、インバー
タ２の出力は、ＰチャネルＭＯＳトランジスタ４のしき
い値電圧ＶT 分だけ電源電位よりも低い電位にて出力さ
れて、ＮチャネルＭＯＳトランジスタ６のゲートに入力
される。これにより、ＰチャネルＭＯＳトランジスタ６
におけるオン電流は小さくなり、出力端子５２における
出力信号１０２の電位の遷移が緩やかに変化する状態に
なり、これにより電源供給線からＣＭＯＳインバータ７
に流入する電流のピーク値が、従来例に対比して著しく
低減される。即ち、図６に示されるように、入力信号１
０１の電位Ｖi が５ボルトより０ボルトに転移する状態
において、複数の出力バッファ回路が同時に動作する時
に、電源供給線より第１の実施例におけるＣＭＯＳイン
バータ７に流入する電流Ｉ1 としては、従来例の場合の
電流Ｉ3 のように、瞬間的に急激なピーク電流として流
入するようなことはなく、著しく電流値が低減されて雑
音も抑制される。
“Ｌ”レベルに転移する時には、インバータ１および２
の出力レベルは“Ｌ”レベルから“Ｈ”レベルに転移
し、ＣＭＯＳインバータ７の出力信号１０２のレベルは
“Ｈ”レベルから“Ｌ”レベルに転移するが、ＣＭＯＳ
インバータ７の出力信号１０２のレベルがシュミットト
リガ回路８の低いしきい値電位よりも低下するために、
ＰチャネルＭＯＳトランジスタ３はオフ状態、Ｎチャネ
ルＭＯＳトランジスタ４はオン状態となって、インバー
タ２の出力は、ＰチャネルＭＯＳトランジスタ４のしき
い値電圧ＶT 分だけ電源電位よりも低い電位にて出力さ
れて、ＮチャネルＭＯＳトランジスタ６のゲートに入力
される。これにより、ＰチャネルＭＯＳトランジスタ６
におけるオン電流は小さくなり、出力端子５２における
出力信号１０２の電位の遷移が緩やかに変化する状態に
なり、これにより電源供給線からＣＭＯＳインバータ７
に流入する電流のピーク値が、従来例に対比して著しく
低減される。即ち、図６に示されるように、入力信号１
０１の電位Ｖi が５ボルトより０ボルトに転移する状態
において、複数の出力バッファ回路が同時に動作する時
に、電源供給線より第１の実施例におけるＣＭＯＳイン
バータ７に流入する電流Ｉ1 としては、従来例の場合の
電流Ｉ3 のように、瞬間的に急激なピーク電流として流
入するようなことはなく、著しく電流値が低減されて雑
音も抑制される。
【００１６】次に、図２に示されるのは、本発明の第２
の実施例を示す回路図である。図２に示されるように、
本実施例は、入力信号１０２および出力信号１０３に対
応して、低駆動能力のインバータ９および１０と、Ｐチ
ャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳ
トランジスタ１２と、ＰチャネルＭＯＳトランジスタ１
３およびＮチャネルＭＯＳトランジスタ１４により形成
されるＣＭＯＳインバータ１５と、バッファ回路１６お
よび１７とを備えて構成される。本実施例の第１の実施
例との相違点は、シュミットトリガ回路８の代りにバッ
ファ１６および１７を用いて、出力信号１０４の出力レ
ベルを、ＰチャネルＭＯＳトランジスタ１１およびＮチ
ャネルＭＯＳトランジスタ１２のゲートに入力している
ことである。また、本実施例の動作については前述の第
１の実施例の場合と同様であり、入力信号１０３におけ
るレベル変化に対応して、出力信号１０４の出力レベル
がバッファ１６および１７を介して、それぞれＰチャネ
ルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトラ
ンジスタ１２のゲートに入力され、この帰還作用を介し
て、出力信号１０４における電位の変化が緩やかに遷移
する状態に制御され、これにより、電源供給線よりＣＭ
ＯＳインバータ１５に対して、瞬間的に急激なピーク電
流として流入するような事態は回避され、雑音も抑制さ
れる。
の実施例を示す回路図である。図２に示されるように、
本実施例は、入力信号１０２および出力信号１０３に対
応して、低駆動能力のインバータ９および１０と、Ｐチ
ャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳ
トランジスタ１２と、ＰチャネルＭＯＳトランジスタ１
３およびＮチャネルＭＯＳトランジスタ１４により形成
されるＣＭＯＳインバータ１５と、バッファ回路１６お
よび１７とを備えて構成される。本実施例の第１の実施
例との相違点は、シュミットトリガ回路８の代りにバッ
ファ１６および１７を用いて、出力信号１０４の出力レ
ベルを、ＰチャネルＭＯＳトランジスタ１１およびＮチ
ャネルＭＯＳトランジスタ１２のゲートに入力している
ことである。また、本実施例の動作については前述の第
１の実施例の場合と同様であり、入力信号１０３におけ
るレベル変化に対応して、出力信号１０４の出力レベル
がバッファ１６および１７を介して、それぞれＰチャネ
ルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトラ
ンジスタ１２のゲートに入力され、この帰還作用を介し
て、出力信号１０４における電位の変化が緩やかに遷移
する状態に制御され、これにより、電源供給線よりＣＭ
ＯＳインバータ１５に対して、瞬間的に急激なピーク電
流として流入するような事態は回避され、雑音も抑制さ
れる。
【００１７】
【発明の効果】以上説明したように、本発明は、メイン
バッファ回路を形成するＣＭＯＳインバータ構成のＰチ
ャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラ
ンジスタのゲート電位を、出力信号レベルを帰還して制
御することにより、前記メインバッファ回路に流入する
急激なピーク電流を低減させて雑音レベルを抑制し、半
導体集積回路内および周辺の半導体集積回路に対する誤
動作を排除することができるという効果がある。
バッファ回路を形成するＣＭＯＳインバータ構成のＰチ
ャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラ
ンジスタのゲート電位を、出力信号レベルを帰還して制
御することにより、前記メインバッファ回路に流入する
急激なピーク電流を低減させて雑音レベルを抑制し、半
導体集積回路内および周辺の半導体集積回路に対する誤
動作を排除することができるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来例を示す回路図である。
【図４】第１の実施例および従来例における、入出力電
位の関係を示す図である。
位の関係を示す図である。
【図５】第１の実施例および従来例における、入出力電
位および流入電流の関係を示す図である。
位および流入電流の関係を示す図である。
【図６】第１の実施例および従来例における、入出力電
位および流入電流の関係を示す図である。
位および流入電流の関係を示す図である。
１、２、９、１０ インバータ ３、５、１１、１３、１８、２０ ＰチャネルＭＯＳ
トランジスタ ４、６、１２、１４、１９、２１ ＮチャネルＭＯＳ
トランジスタ ７、１５、２２ ＣＭＯＳインバータ ８ シュミットトリガ回路 １６、１７ バッファ回路
トランジスタ ４、６、１２、１４、１９、２１ ＮチャネルＭＯＳ
トランジスタ ７、１５、２２ ＣＭＯＳインバータ ８ シュミットトリガ回路 １６、１７ バッファ回路
Claims (2)
- 【請求項１】 入力側が共に入力端子に接続され、当該
入力端子を介して入力される入力信号を、それぞれ反転
して出力する低駆動能力の第１および第２のインバータ
と、 ソースに高電位電源が接続され、ドレインに前記第１の
インバータの出力が入力される第１のＰチャネルＭＯＳ
トランジスタと、 ソースに低電位電源が接続され、ドレインに前記第２の
インバータの出力が入力される第１のＮチャネルＭＯＳ
トランジスタと、 ソースに高電位電源が接続され、ドレインに出力端子が
接続されるとともに、ゲートに前記第１のインバータの
出力が入力される第２のＰチャネルＭＯＳトランジスタ
と、 ソースに低電位電源が接続され、ドレインに前記出力端
子が接続されるとともに、ゲートに前記第２のインバー
タの出力が入力される第２のＮチャネルＭＯＳトランジ
スタと、 入力側が前記出力端子に接続され、出力側が前記第１の
ＰチャネルＭＯＳトランジスタならびに前記第１のＮチ
ャネルＭＯＳトランジスタのゲートに共通接続されるシ
ュミットトリガ回路と、 を備え、前記第２のＰチャネルＭＯＳトランジスタおよ
び前記第２のＮチャネルＭＯＳトランジスタが、メイン
バッファ回路を形成することを特徴とする出力ハッファ
回路。 - 【請求項２】 入力側が共に入力端子に接続され、当該
入力端子を介して入力される入力信号を、それぞれ反転
して出力する低駆動能力の第１および第２の インバータと、ソースに高電位電源が接続され、ドレイ
ンに前記第１のインバータの出力が入力される第１のＰ
チャネルＭＯＳトランジスタと、 ソースに低電位電源が接続され、ドレインに前記第２の
インバータの出力が入力される第１のＮチャネルＭＯＳ
トランジスタと、 ソースに高電位電源が接続され、ドレインに出力端子が
接続されるとともに、ゲートに前記第１のインバータの
出力が入力される第２のＰチャネルＭＯＳトランジスタ
と、 ソースに低電位電源が接続され、ドレインに前記出力端
子が接続されるとともに、ゲートに前記第２のインバー
タの出力が入力される第２のＮチャネルＭＯＳトランジ
スタと、 入力側が前記出力端子に接続され、出力側が前記第１の
ＰチャネルＭＯＳトランジスタのゲートに接続される第
１のバッファ回路と、 入力側が前記出力端子に接続され、出力側が前記第１の
ＮチャネルＭＯＳトランジスタのゲートに接続される第
２のバッファ回路と、 を備え、前記第２のＰチャネルＭＯＳトランジスタおよ
び前記第２のＮチャネルＭＯＳトランジスタが、メイン
バッファ回路を形成することを特徴とする出力ハッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279380A JPH05122049A (ja) | 1991-10-25 | 1991-10-25 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279380A JPH05122049A (ja) | 1991-10-25 | 1991-10-25 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122049A true JPH05122049A (ja) | 1993-05-18 |
Family
ID=17610340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3279380A Pending JPH05122049A (ja) | 1991-10-25 | 1991-10-25 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122049A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998047180A1 (fr) * | 1997-04-11 | 1998-10-22 | Hitachi, Ltd. | Circuit integre a semiconducteur |
| US6215328B1 (en) | 1998-10-16 | 2001-04-10 | Mitsubishi Electric System Lsi Design Corporation | Buffer circuit with small delay |
| US6445214B2 (en) | 2000-02-03 | 2002-09-03 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6472911B1 (en) | 2001-10-30 | 2002-10-29 | Oki Electric Industry Co., Ltd. | Output buffer circuit of semiconductor integrated circuit |
| JP2012074996A (ja) * | 2010-09-29 | 2012-04-12 | Asahi Kasei Electronics Co Ltd | プリドライバ回路、および、駆動回路 |
| CN106452377A (zh) * | 2016-09-29 | 2017-02-22 | 锐迪科微电子（上海）有限公司 | 一种自适应补偿的射频功率放大器 |
-
1991
- 1991-10-25 JP JP3279380A patent/JPH05122049A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998047180A1 (fr) * | 1997-04-11 | 1998-10-22 | Hitachi, Ltd. | Circuit integre a semiconducteur |
| US6313665B1 (en) | 1997-04-11 | 2001-11-06 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6215328B1 (en) | 1998-10-16 | 2001-04-10 | Mitsubishi Electric System Lsi Design Corporation | Buffer circuit with small delay |
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| JP2012074996A (ja) * | 2010-09-29 | 2012-04-12 | Asahi Kasei Electronics Co Ltd | プリドライバ回路、および、駆動回路 |
| CN106452377A (zh) * | 2016-09-29 | 2017-02-22 | 锐迪科微电子（上海）有限公司 | 一种自适应补偿的射频功率放大器 |
| CN106452377B (zh) * | 2016-09-29 | 2019-02-12 | 锐迪科微电子（上海）有限公司 | 一种自适应补偿的射频功率放大器 |
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