JPH06112802A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH06112802A JPH06112802A JP4259700A JP25970092A JPH06112802A JP H06112802 A JPH06112802 A JP H06112802A JP 4259700 A JP4259700 A JP 4259700A JP 25970092 A JP25970092 A JP 25970092A JP H06112802 A JPH06112802 A JP H06112802A
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Abstract
(57)【要約】
【目的】 この発明は出力電流の電源電圧依存性を小さ
くすることにより、出力ノイズの抑制と出力バッファ遅
延の短縮とを両立し得る出力バッファ回路を提供する。 【構成】 電源電圧検知回路２１によって検知される電
圧値に応じてドライバＭＯＳＦＥＴ駆動回路２２が複数
のドライバＭＯＳＦＥＴトランジスタＴＰ１，ＴＰ２…
ＴＰｉ，ＴＤ１，ＴＤ２…ＴＤｊを選択的に活性化する
ことにより、ドライバＭＯＳＦＥＴトランジスタの駆動
力を電源電圧の高低に応じて適切となるように可変す
る。
くすることにより、出力ノイズの抑制と出力バッファ遅
延の短縮とを両立し得る出力バッファ回路を提供する。 【構成】 電源電圧検知回路２１によって検知される電
圧値に応じてドライバＭＯＳＦＥＴ駆動回路２２が複数
のドライバＭＯＳＦＥＴトランジスタＴＰ１，ＴＰ２…
ＴＰｉ，ＴＤ１，ＴＤ２…ＴＤｊを選択的に活性化する
ことにより、ドライバＭＯＳＦＥＴトランジスタの駆動
力を電源電圧の高低に応じて適切となるように可変す
る。
Description
【０００１】
【産業上の利用分野】本発明は特に半導体集積回路に好
適する出力バッファ回路の改良に関するものである。
適する出力バッファ回路の改良に関するものである。
【０００２】
【従来の技術】周知のように、半導体集積回路において
は出力信号を所定の特性で内部回路に影響を与えること
なしに取り出すために、いわゆる出力バッファ回路が多
用されている。図３は従来より知られているこの種の出
力バッファ回路を示す。
は出力信号を所定の特性で内部回路に影響を与えること
なしに取り出すために、いわゆる出力バッファ回路が多
用されている。図３は従来より知られているこの種の出
力バッファ回路を示す。
【０００３】すなわち、この出力バッファ回路は正相お
よび逆相の入力端子ＤＯ，ＤＯからの入力信号が出力バ
ッファ制御回路１０を介して一対のドライバＭＯＳＦＥ
ＴトランジスタＴＮ１，ＴＮ２のゲートに選択的に導か
れる。
よび逆相の入力端子ＤＯ，ＤＯからの入力信号が出力バ
ッファ制御回路１０を介して一対のドライバＭＯＳＦＥ
ＴトランジスタＴＮ１，ＴＮ２のゲートに選択的に導か
れる。
【０００４】ここで、一対のドライバＭＯＳＦＥＴトラ
ンジスタＴＮ１，ＴＮ２は電源線Ｖccと接地線ＧＮＤと
の間にそれぞれのドレインとソースが直列に接続された
ドライバＰＭＯＳトランジスタとドライバＮＭＯＳトラ
ンジスタとでなる。そして、両トランジスタＴＮ１，Ｔ
Ｎ２の接続中点に接続された出力端子ＤOUT からバッフ
ァリングされた出力信号が得られる。
ンジスタＴＮ１，ＴＮ２は電源線Ｖccと接地線ＧＮＤと
の間にそれぞれのドレインとソースが直列に接続された
ドライバＰＭＯＳトランジスタとドライバＮＭＯＳトラ
ンジスタとでなる。そして、両トランジスタＴＮ１，Ｔ
Ｎ２の接続中点に接続された出力端子ＤOUT からバッフ
ァリングされた出力信号が得られる。
【０００５】なお、前記出力バッファ制御回路は図３の
場合、インバータＩ１，Ｉ２、ナンドゲートＮＡＮＤ１
およびノアゲートＮＯＲ１とから構成され、外部からの
出力バッファ制御信号によって上述したような選択的な
制御を行う。
場合、インバータＩ１，Ｉ２、ナンドゲートＮＡＮＤ１
およびノアゲートＮＯＲ１とから構成され、外部からの
出力バッファ制御信号によって上述したような選択的な
制御を行う。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の出力バッファ回路にあっては、出力端子
ＤOUT を駆動するドライバＭＯＳＦＥＴ（ドライバＰＭ
ＯＳ、ドライバＮＭＯＳ）トランジスタＴＮ１，ＴＮ２
の出力電流の電源電圧依存性が大きい。このため、高電
源電圧動作時には出力電流、及びそれに伴う出力ノイズ
が大きくなり、回路が誤動作しやすくなる。一方、低電
源電圧動作時には、出力電流が小さくなり、出力バッフ
ァ遅延が増大する。
たような従来の出力バッファ回路にあっては、出力端子
ＤOUT を駆動するドライバＭＯＳＦＥＴ（ドライバＰＭ
ＯＳ、ドライバＮＭＯＳ）トランジスタＴＮ１，ＴＮ２
の出力電流の電源電圧依存性が大きい。このため、高電
源電圧動作時には出力電流、及びそれに伴う出力ノイズ
が大きくなり、回路が誤動作しやすくなる。一方、低電
源電圧動作時には、出力電流が小さくなり、出力バッフ
ァ遅延が増大する。
【０００７】ここで、高電源電圧動作時の出力ノイズを
低減しようとして出力バッファサイズを小さく設計する
と、低電源電圧動作時の出力バッファ遅延が増大してし
まう。
低減しようとして出力バッファサイズを小さく設計する
と、低電源電圧動作時の出力バッファ遅延が増大してし
まう。
【０００８】このため、従来の出力バッファ回路では高
電源電圧動作時の出力ノイズの抑制と、低電源電圧動作
時の出力バッファ遅延の短縮とを両立させることが困難
であるという問題があった。
電源電圧動作時の出力ノイズの抑制と、低電源電圧動作
時の出力バッファ遅延の短縮とを両立させることが困難
であるという問題があった。
【０００９】そこで、本発明は以上のような点に鑑みて
なされたもので、従来の出力バッファ回路が持つ上記の
問題点を改善し、出力電流の電源電圧依存性を小さくす
ることにより、高電源電圧動作時での出力ノイズの抑制
と、低電源電圧動作時での出力バッファ遅延の短縮とを
両立させる出力バッファ回路を提供することを目的とし
ている。
なされたもので、従来の出力バッファ回路が持つ上記の
問題点を改善し、出力電流の電源電圧依存性を小さくす
ることにより、高電源電圧動作時での出力ノイズの抑制
と、低電源電圧動作時での出力バッファ遅延の短縮とを
両立させる出力バッファ回路を提供することを目的とし
ている。
【００１０】
【課題を解決するための手段】すなわち、本発明による
出力バッファ回路は、第１電源線および第２電源線のう
ちの少なくも一方と出力端子との間にそれぞれのソース
とドレインが並列に接続された複数のドライバＭＯＳＦ
ＥＴトランジスタと、前記第１電源線および第２電源線
のうちの少なくとも一方の電源電圧を検知する電源電圧
検知手段と、
出力バッファ回路は、第１電源線および第２電源線のう
ちの少なくも一方と出力端子との間にそれぞれのソース
とドレインが並列に接続された複数のドライバＭＯＳＦ
ＥＴトランジスタと、前記第１電源線および第２電源線
のうちの少なくとも一方の電源電圧を検知する電源電圧
検知手段と、
【００１１】前記電源電圧検知手段によって検知される
電源電圧値に応じて前記複数のドライバＭＯＳＦＥＴト
ランジスタを選択的に活性化すると共に、前記複数のド
ライバＭＯＳＦＥＴトランジスタのゲートに入力信号を
選択的に供給するドライバＭＯＳＦＥＴ駆動回路とを具
備してなることを特徴とする。
電源電圧値に応じて前記複数のドライバＭＯＳＦＥＴト
ランジスタを選択的に活性化すると共に、前記複数のド
ライバＭＯＳＦＥＴトランジスタのゲートに入力信号を
選択的に供給するドライバＭＯＳＦＥＴ駆動回路とを具
備してなることを特徴とする。
【００１２】
【作用】以上のような構成によると、電源電圧検知手段
によって検知される電源電圧値に応じて第１電源線（電
源線）あるいは第２電源線（接地線）と出力端子との間
に並列に接続される複数のドライバＭＯＳＦＥＴトラン
ジスタを選択的に切り換える。
によって検知される電源電圧値に応じて第１電源線（電
源線）あるいは第２電源線（接地線）と出力端子との間
に並列に接続される複数のドライバＭＯＳＦＥＴトラン
ジスタを選択的に切り換える。
【００１３】これにより、本発明の出力バッファ回路
は、高電源電圧時には駆動力の小さなＭＯＳＦＥＴトラ
ンジスタを、低電源電圧時には駆動力の大きなＭＯＳＦ
ＥＴトランジスタをドライバとして活性化し、高電源電
圧時の出力ノイズの低減と低電源電圧時の出力バッファ
遅延の短縮を両立させるという効果を持つ。
は、高電源電圧時には駆動力の小さなＭＯＳＦＥＴトラ
ンジスタを、低電源電圧時には駆動力の大きなＭＯＳＦ
ＥＴトランジスタをドライバとして活性化し、高電源電
圧時の出力ノイズの低減と低電源電圧時の出力バッファ
遅延の短縮を両立させるという効果を持つ。
【００１４】
【実施例】以下、図面を用いて本発明の実施例について
述べる。図１は本発明の第１の実施例の構成を示すブロ
ック図である。
述べる。図１は本発明の第１の実施例の構成を示すブロ
ック図である。
【００１５】図１において、ＴＰ１，ＴＰ２…ＴＰｉお
よびＴＤ１，ＴＤ２…ＴＤｊは出力端子ＤOUT と第１電
源線（図示の場合、電源線）Ｖccと第２電源線（図示の
場合、接地線）ＧＮＤとの間にそれぞれのドレインとソ
ースが並列に接続された第１のプルアップＭＯＳＦＥ
Ｔ、第２のプルアップＭＯＳＦＥＴ…第ｉのプルアップ
ＭＯＳＦＥＴおよび第１のプルダウンＭＯＳＦＥＴ、第
２のプルダウンＭＯＳＦＥＴ…第ｊのＭＯＳＦＥＴを含
む複数のドライバＭＯＳＦＥＴトランジスタである。
よびＴＤ１，ＴＤ２…ＴＤｊは出力端子ＤOUT と第１電
源線（図示の場合、電源線）Ｖccと第２電源線（図示の
場合、接地線）ＧＮＤとの間にそれぞれのドレインとソ
ースが並列に接続された第１のプルアップＭＯＳＦＥ
Ｔ、第２のプルアップＭＯＳＦＥＴ…第ｉのプルアップ
ＭＯＳＦＥＴおよび第１のプルダウンＭＯＳＦＥＴ、第
２のプルダウンＭＯＳＦＥＴ…第ｊのＭＯＳＦＥＴを含
む複数のドライバＭＯＳＦＥＴトランジスタである。
【００１６】電源電圧検知回路２１は、図示の場合は後
述するように電源線Ｖccの電圧の高低を複数の領域に分
けて検知し、且つ検知され電源電圧値に応じたドライバ
ＭＯＳＦＥＴ活性化信号を複数ビットＣ１，Ｃ２…Ｃｎ
の形態で生成出力する。
述するように電源線Ｖccの電圧の高低を複数の領域に分
けて検知し、且つ検知され電源電圧値に応じたドライバ
ＭＯＳＦＥＴ活性化信号を複数ビットＣ１，Ｃ２…Ｃｎ
の形態で生成出力する。
【００１７】ドライバＭＯＳＦＥＴ駆動回路２２は、前
記ＭＯＳＦＥＴ活性化信号Ｃ１，Ｃ２…Ｃｎに基いて複
数のドライバＭＯＳＦＥＴトランジスタＴＰ１，ＴＰ２
…ＴＰｉ，ＴＤ１，ＴＤ２…ＴＤｊを選択的に活性化す
ると共に、正相入力端ＤＯ及び逆相入力端ＤＯから入力
される入力信号が外部からの出力バッファ制御信号に基
いて少なくともドライバＭＯＳＦＥＴトランジスタＴＰ
１，ＴＤ１のいずれかのゲートに選択的に導かれるよう
に制御する。
記ＭＯＳＦＥＴ活性化信号Ｃ１，Ｃ２…Ｃｎに基いて複
数のドライバＭＯＳＦＥＴトランジスタＴＰ１，ＴＰ２
…ＴＰｉ，ＴＤ１，ＴＤ２…ＴＤｊを選択的に活性化す
ると共に、正相入力端ＤＯ及び逆相入力端ＤＯから入力
される入力信号が外部からの出力バッファ制御信号に基
いて少なくともドライバＭＯＳＦＥＴトランジスタＴＰ
１，ＴＤ１のいずれかのゲートに選択的に導かれるよう
に制御する。
【００１８】ここで、ドライバＭＯＳＦＥＴ駆動回路２
２は複数のドライバＭＯＳＦＥＴトランジスタＴＰ１，
ＴＰ２…ＴＰｉ，ＴＤ１，ＴＤ２…ＴＤｊのゲートに対
し駆動信号線Ｕ１，Ｕ２…Ｕｉ及びＤ１，Ｄ２…Ｄｊを
介して活性化信号または入力信号を導くようになされて
いる。
２は複数のドライバＭＯＳＦＥＴトランジスタＴＰ１，
ＴＰ２…ＴＰｉ，ＴＤ１，ＴＤ２…ＴＤｊのゲートに対
し駆動信号線Ｕ１，Ｕ２…Ｕｉ及びＤ１，Ｄ２…Ｄｊを
介して活性化信号または入力信号を導くようになされて
いる。
【００１９】そして、前記電源電圧検知回路２１によっ
て検知する複数の領域は、この例では電源線Ｖccの電圧
値を次のようなｐ＋１個の領域に分けられているものと
する。 領域１：Ｖcc＜Ｖ１ 領域ｍ＋１：Ｖｍ ≦Ｖcc＜Ｖm+1 （ｍ＝１，２…ｐ−
１） 領域ｐ＋１：Ｖp ≦Ｖcc ここでＶ1 ，Ｖ2 ，…，Ｖｐはこの順に従って大きくな
る定数であり、 ｐ＋１≦２n とする。
て検知する複数の領域は、この例では電源線Ｖccの電圧
値を次のようなｐ＋１個の領域に分けられているものと
する。 領域１：Ｖcc＜Ｖ１ 領域ｍ＋１：Ｖｍ ≦Ｖcc＜Ｖm+1 （ｍ＝１，２…ｐ−
１） 領域ｐ＋１：Ｖp ≦Ｖcc ここでＶ1 ，Ｖ2 ，…，Ｖｐはこの順に従って大きくな
る定数であり、 ｐ＋１≦２n とする。
【００２０】ある時点で電源電圧（Ｖcc）が上記ｐ＋１
個の電圧領域のどこにあるか、電源電圧検知回路２１が
検知し、その結果をｎビットの検知信号（Ｃ１〜Ｃｎ）
を用いてドライバＭＯＳＦＥＴ駆動回路に伝える。
個の電圧領域のどこにあるか、電源電圧検知回路２１が
検知し、その結果をｎビットの検知信号（Ｃ１〜Ｃｎ）
を用いてドライバＭＯＳＦＥＴ駆動回路に伝える。
【００２１】ドライバＭＯＳＦＥＴ駆動回路２２は出力
端子ＤOUT と電源線（Ｖcc）との間に並列に接続された
ｉ個のプルアップＭＯＳＦＥＴ、出力端子ＤOUT と接地
線ＧＮＤとの間に並列に接続されたｊ個のプルダウンＭ
ＯＳＦＥＴをそれぞれ駆動信号線Ｕ１〜Ｕｉ，Ｄ１〜Ｄ
ｊを介して駆動する。
端子ＤOUT と電源線（Ｖcc）との間に並列に接続された
ｉ個のプルアップＭＯＳＦＥＴ、出力端子ＤOUT と接地
線ＧＮＤとの間に並列に接続されたｊ個のプルダウンＭ
ＯＳＦＥＴをそれぞれ駆動信号線Ｕ１〜Ｕｉ，Ｄ１〜Ｄ
ｊを介して駆動する。
【００２２】そして、電源電圧検知信号Ｃ１〜Ｃｎの値
に応じてドライバＭＯＳＦＥＴ駆動回路２２によってｉ
個のプルアップＭＯＳＦＥＴのうちの少なくとも一つ、
ｊ個のプルダウンＭＯＳＦＥＴのうちの少なくとも一つ
が活性化される。
に応じてドライバＭＯＳＦＥＴ駆動回路２２によってｉ
個のプルアップＭＯＳＦＥＴのうちの少なくとも一つ、
ｊ個のプルダウンＭＯＳＦＥＴのうちの少なくとも一つ
が活性化される。
【００２３】ここで、領域ｍ1 ，領域ｍ2 （ｍ1 ，ｍ2
は１≦ｍ1 ＜ｍ2 ≦ｐ＋１なる整数）においてそれぞれ
活性化されるドライバＭＯＳＦＥＴの駆動力（複数個活
性化される場合はその駆動力の総和、また、ここで言う
駆動力とは、比較のためそれぞれのドライバＭＯＳＦＥ
Ｔを同一条件下で動作させた場合の駆動力を指す）をそ
れぞれＤm1，Ｄm2とすると、 Ｄm1＞Ｄm2
は１≦ｍ1 ＜ｍ2 ≦ｐ＋１なる整数）においてそれぞれ
活性化されるドライバＭＯＳＦＥＴの駆動力（複数個活
性化される場合はその駆動力の総和、また、ここで言う
駆動力とは、比較のためそれぞれのドライバＭＯＳＦＥ
Ｔを同一条件下で動作させた場合の駆動力を指す）をそ
れぞれＤm1，Ｄm2とすると、 Ｄm1＞Ｄm2
【００２４】となるように、それぞれのドライバＭＯＳ
ＦＥＴのサイズを決めておけば、低電源電圧時には駆動
力の大きいドライバＭＯＳＦＥＴが、且つ高電源電圧時
には駆動力の小さいドライバＭＯＳＦＥＴが活性化され
る。
ＦＥＴのサイズを決めておけば、低電源電圧時には駆動
力の大きいドライバＭＯＳＦＥＴが、且つ高電源電圧時
には駆動力の小さいドライバＭＯＳＦＥＴが活性化され
る。
【００２５】従って、同一のドライバＭＯＳＦＥＴで広
い電源電圧をカバーする従来の場合と異なり、以上のよ
うな本発明では個々のドライバＭＯＳＦＥＴの電源電圧
特性を補償して、ドライバＭＯＳＦＥＴの出力電流の電
源電圧依存性を小さくすることができる。このため、本
発明によれば高電源電圧時での出力ノイズ抑制と低電源
電圧時の出力バッファ遅延短縮の両立が可能である。次
により具体的な例として、図２に示す第２実施例につい
て説明する。
い電源電圧をカバーする従来の場合と異なり、以上のよ
うな本発明では個々のドライバＭＯＳＦＥＴの電源電圧
特性を補償して、ドライバＭＯＳＦＥＴの出力電流の電
源電圧依存性を小さくすることができる。このため、本
発明によれば高電源電圧時での出力ノイズ抑制と低電源
電圧時の出力バッファ遅延短縮の両立が可能である。次
により具体的な例として、図２に示す第２実施例につい
て説明する。
【００２６】図２の電源電圧検知回路２１Ａは電源線Ｖ
ccと接地線ＧＮＤとの間に直列に接続される抵抗Ｒ１，
Ｒ２と、電源線Ｖccと接地線ＧＮＤとの間にそれぞれの
ドレインとソースとが直列になるように接続されると共
に、各ゲートが前記抵抗Ｒ１，Ｒ２の接続中点に共通に
接続されたＰＭＯＳＦＥＴトランジスタＴＮ１１とＮＭ
ＯＳＦＥＴトランジスタＴＮ１２と、このＮＭＯＳＦＥ
ＴトランジスタＴＮ１２にドレインとソースとが並列に
接続されるＮＭＯＳＦＥＴトランジスタＴＮ１３と、こ
のＮＭＯＳＦＥＴトランジスタＴＮ１３のドレインとゲ
ート間に接続されたインバータＩ１１とを有し、このイ
ンバータＩ１１を介して電源電圧（Ｖcc）に応じた検知
信号が得られる。
ccと接地線ＧＮＤとの間に直列に接続される抵抗Ｒ１，
Ｒ２と、電源線Ｖccと接地線ＧＮＤとの間にそれぞれの
ドレインとソースとが直列になるように接続されると共
に、各ゲートが前記抵抗Ｒ１，Ｒ２の接続中点に共通に
接続されたＰＭＯＳＦＥＴトランジスタＴＮ１１とＮＭ
ＯＳＦＥＴトランジスタＴＮ１２と、このＮＭＯＳＦＥ
ＴトランジスタＴＮ１２にドレインとソースとが並列に
接続されるＮＭＯＳＦＥＴトランジスタＴＮ１３と、こ
のＮＭＯＳＦＥＴトランジスタＴＮ１３のドレインとゲ
ート間に接続されたインバータＩ１１とを有し、このイ
ンバータＩ１１を介して電源電圧（Ｖcc）に応じた検知
信号が得られる。
【００２７】また、ドライバＭＯＳＦＥＴ駆動回路２２
Ａは、前記図３のそれに比して、上記電源電圧検知回路
２１Ａからの検知信号を受けるインバータＩ３と、イン
バータＩ１，Ｉ２の出力と出力バッファ制御信号を受け
るノアゲートＮＯＲ２が付加されている点が異なり、他
は同じ構成である。
Ａは、前記図３のそれに比して、上記電源電圧検知回路
２１Ａからの検知信号を受けるインバータＩ３と、イン
バータＩ１，Ｉ２の出力と出力バッファ制御信号を受け
るノアゲートＮＯＲ２が付加されている点が異なり、他
は同じ構成である。
【００２８】さらに、この例では複数のドライバＭＯＳ
ＦＥＴトランジスタとして図１のＴＮ１，ＴＮ２（第１
のＮＭＯＳＦＥＴトランジスタ）に加えて、第２のＮＭ
ＯＳＦＥＴトランジスタＴＮ３のドレインとソースが出
力端子ＤOUT と接地線ＧＮＤ間に接続されている。ここ
で第２のＮＭＯＳＦＥＴトランジスタＴＮ３のゲートは
前記ノアゲートＮＯＲ２の出力端に接続されている。次
に、以上の構成において、電源電圧検知回路２１ＡのＰ
ＭＯＳＦＥＴトランジスタＴＮ１１のしきい値電圧を−
｜Ｖtp｜として、その動作を説明する。今、仮に電源電
圧（Ｖcc）が高電圧から次第に低下されていくとしたと
き、その値をＶO を ＶO ＝（Ｒ１＋Ｒ２）・｜Ｖtp｜／Ｒ１ として Ｖcc＞ＶO のときＣ１：ハイレベル Ｖcc＜ＶO のときＣ１：ローレベル となる。
ＦＥＴトランジスタとして図１のＴＮ１，ＴＮ２（第１
のＮＭＯＳＦＥＴトランジスタ）に加えて、第２のＮＭ
ＯＳＦＥＴトランジスタＴＮ３のドレインとソースが出
力端子ＤOUT と接地線ＧＮＤ間に接続されている。ここ
で第２のＮＭＯＳＦＥＴトランジスタＴＮ３のゲートは
前記ノアゲートＮＯＲ２の出力端に接続されている。次
に、以上の構成において、電源電圧検知回路２１ＡのＰ
ＭＯＳＦＥＴトランジスタＴＮ１１のしきい値電圧を−
｜Ｖtp｜として、その動作を説明する。今、仮に電源電
圧（Ｖcc）が高電圧から次第に低下されていくとしたと
き、その値をＶO を ＶO ＝（Ｒ１＋Ｒ２）・｜Ｖtp｜／Ｒ１ として Ｖcc＞ＶO のときＣ１：ハイレベル Ｖcc＜ＶO のときＣ１：ローレベル となる。
【００２９】ここで、Ｃ１はインバータＩ３の出力であ
って、第２のドライバＮＭＯＳＦＥＴトランジスタＴＮ
３の活性化信号であり、この活性化信号Ｃ１のハイレベ
ル、ローレベルに応じて第２のドライバＮＭＯＳＦＥＴ
トランジスタＴＮ３は非活性化・活性化される。
って、第２のドライバＮＭＯＳＦＥＴトランジスタＴＮ
３の活性化信号であり、この活性化信号Ｃ１のハイレベ
ル、ローレベルに応じて第２のドライバＮＭＯＳＦＥＴ
トランジスタＴＮ３は非活性化・活性化される。
【００３０】つまり、Ｖcc＜ＶO のときは第１及び第２
のドライバＮＭＯＳＦＥＴトランジスタＴＮ２，ＴＮ３
の双方がプルダウン用のドライバとして動作するが、Ｖ
cc＞ＶO のときは第２のドライバＮＭＯＳＦＥＴトラン
ジスタＴＮ３が非活性化されるので第１のドライバＮＭ
ＯＳＦＥＴトランジスタＴＮ２のみがプルダウン用のド
ライバとして動作する。このようにして、ドライバＮＭ
ＯＳＦＥＴトランジスタの駆動力は高電源電圧時に高
く、低電源電圧時には低くなる。
のドライバＮＭＯＳＦＥＴトランジスタＴＮ２，ＴＮ３
の双方がプルダウン用のドライバとして動作するが、Ｖ
cc＞ＶO のときは第２のドライバＮＭＯＳＦＥＴトラン
ジスタＴＮ３が非活性化されるので第１のドライバＮＭ
ＯＳＦＥＴトランジスタＴＮ２のみがプルダウン用のド
ライバとして動作する。このようにして、ドライバＮＭ
ＯＳＦＥＴトランジスタの駆動力は高電源電圧時に高
く、低電源電圧時には低くなる。
【００３１】すなわちこの例では高電源電圧時は活性化
するプルダウンＮＭＯＳＦＥＴを第１のＮＭＯＳＦＥＴ
トランジスタＴＮ２のみにして出力電流過剰による出力
ノイズ増大を防ぐと共に、低電圧動作時に第１，第２の
ＮＭＯＳＦＥＴ双方で出力端子を駆動し、出力電流の低
下を補償して出力バッファ遅延の短縮化を図ることがで
きる。なお、以上の例では出力バッファ制御信号及びイ
ンバータＩ１の出力がいずれもローレベルにあることを
前提としている。
するプルダウンＮＭＯＳＦＥＴを第１のＮＭＯＳＦＥＴ
トランジスタＴＮ２のみにして出力電流過剰による出力
ノイズ増大を防ぐと共に、低電圧動作時に第１，第２の
ＮＭＯＳＦＥＴ双方で出力端子を駆動し、出力電流の低
下を補償して出力バッファ遅延の短縮化を図ることがで
きる。なお、以上の例では出力バッファ制御信号及びイ
ンバータＩ１の出力がいずれもローレベルにあることを
前提としている。
【００３２】
【発明の効果】以上詳述したように、本発明によれば、
従来の出力バッファ回路の出力電流の電源電圧依存性が
大きいという欠点を改善し、出力電流の電源電圧依存性
が小さく、高電源電圧動作時の出力ノイズ抑制と低電源
電圧動作時の出力バッファ遅延短縮を両立できるという
効果を有する極めて良好な出力バッファ回路を提供する
ことが可能となる。
従来の出力バッファ回路の出力電流の電源電圧依存性が
大きいという欠点を改善し、出力電流の電源電圧依存性
が小さく、高電源電圧動作時の出力ノイズ抑制と低電源
電圧動作時の出力バッファ遅延短縮を両立できるという
効果を有する極めて良好な出力バッファ回路を提供する
ことが可能となる。
【図１】本発明による出力バッファ回路の第１の実施例
を示す図。
を示す図。
【図２】本発明による出力バッファ回路の第２の実施例
を示す図。
を示す図。
【図３】従来の出力バッファ回路を示す図。
２１ 電源電圧検知回路 ２２ ドライバＭＯＳＦＥＴ駆動回路 ＴＰ１，ＴＰ２…ＴＰｉ，ＴＤ１，ＴＤ２…ＴＤｊ
複数のドライバＭＯＳＦＥＴトランジスタ Ｖcc 電源線（第１電源線） ＧＮＤ 接地線（第２電源線）
複数のドライバＭＯＳＦＥＴトランジスタ Ｖcc 電源線（第１電源線） ＧＮＤ 接地線（第２電源線）
Claims (1)
- 【請求項１】 第１電源線および第２電源線のうちの少
なくも一方と出力端子との間にそれぞれのソースとドレ
インが並列に接続された複数のドライバＭＯＳＦＥＴト
ランジスタと、 前記第１電源線および第２電源線のうちの少なくとも一
方の電源電圧を検知する電源電圧検知手段と、 前記電源電圧検知手段によって検知される電源電圧値に
応じて前記複数のドライバＭＯＳＦＥＴトランジスタを
選択的に活性化すると共に、前記複数のドライバＭＯＳ
ＦＥＴトランジスタのゲートに入力信号を選択的に供給
するドライバＭＯＳＦＥＴ駆動回路とを具備する出力バ
ッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259700A JPH06112802A (ja) | 1992-09-29 | 1992-09-29 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259700A JPH06112802A (ja) | 1992-09-29 | 1992-09-29 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112802A true JPH06112802A (ja) | 1994-04-22 |
Family
ID=17337718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259700A Pending JPH06112802A (ja) | 1992-09-29 | 1992-09-29 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112802A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1992
- 1992-09-29 JP JP4259700A patent/JPH06112802A/ja active Pending
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