KR100263675B1 - 반도체메모리소자의출력버퍼 - Google Patents

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Abstract

본 발명은 전원전압의 변화를 검출하여 기준전압과 전원전압을 비교해서 출력버퍼의 동작을 제어하므로써, 잡음을 감소시킬 수 있는 반도체 메모리 소자의 출력버퍼를 제공하기 위한 것으로, 이를 위해 본 발명은 출력 인에이블 신호에 응답하여 입력 데이터를 출력단으로 구동하기 위한, 전원전압단 및 접지전원단 사이에 직렬연결된 풀업 트랜지스터와 풀다운 트랜지스터를 구비한 반도체 메모리 소자의 출력버퍼에 있어서, 인가되는 전원전압의 레벨을 검출하여 검출된 전원전압의 레벨과 소정 레벨의 기준전압을 비교하여 그 비교 결과에 따라 "하이" 및 "로우"신호를 출력하기 위한 전원 전압 검출 수단; 전원전압단 및 접지전원단 사이에 연결되어, 상기 출력 인에이블 신호 및 상기 입력 데이터를 입력받아 상기 전원 전압 검출 수단의 출력신호에 응답하여 상기 풀업 트랜지스터의 풀업 구동을 제어하는 풀업구동제어수단; 및 전원전압단 및 접지전원단 사이에 연결되어, 상기 출력 인에이블 신호 및 상기 입력 데이터를 입력받아 상기 전원 전압 검출 수단의 출력신호에 응답하여 상기 풀다운 트랜지스터의 풀다운 구동을 제어하는 풀다운구동제어수단을 더 포함하여 이루어지며, 상기 풀업구동제어수단은, 상기 인가되는 전원전압의 레벨이 상기 기준전압의 레벨보다 높은 경우 상기 풀업 트랜지스터의 게이트로 PMOS 트랜지스터의 문턱전압만큼 상승된 "로우" 레벨의 신호를 인가하여 풀업 구동을 제어하고, 상기 풀다운구동제어수단은, 상기 인가되는 전원전압의 레벨이 상기 기준전압의 레벨보다 높은 경우 상기 풀다운 트랜지스터의 게이트로 전원전압 레벨보다 NMOS 트랜지스터의 문턱전압만큼 낮은 "하이" 레벨의 신호를 인가하여 풀다운 구동을 제어한다.

Description

반도체 메모리 소자의 출력버퍼{OUTPUT BUFFER IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 전원전압의 변동을 검출하여 출력버퍼의 동작을 제어하는 반도체 메모리 소자의 출력버퍼에 관한 것이다.
일반적으로, 데이터를 출력하는 출력버퍼는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 CMOS 인버터로 구성되어 반도체 메모리 소자로부터 입력단자에 인가되는 데이터를 출력단을 통해 출력한다.
도 1은 종래의 반도체 메모리 소자의 출력버퍼의 회로도로서, 도 1을 참조하여 종래의 반도체 메모리 소자의 출력버퍼의 구성 및 동작을 설명한다.
도 1을 참조하면, 종래의 반도체 메모리 소자의 출력버퍼는 감지 증폭기(도시되지 않았음)로부터 출력된 반전 데이터(/DATA)를 각각 반전시키기 위한 제 1 및 제 2 인버터(IV1, IV2)와, 외부로부터 입력되는 반전 출력 인에이블 신호(/OE)를 반전시키기 위한 제 3 인버터(IV3)와, 제 1 인버터(IV1)를 통해 반전된 데이터 신호(DATA) 및 제 3 인버터(IV3)를 통해 반전된 출력 인에이블 신호(OE)를 일입력단 및 타입력단으로 각각 입력하여 논리낸드하기 위한 낸드게이트(NAG)와, 제 2 인버터(IV2)를 통해 반전된 데이터 신호(DATA) 및 반전 출력 인에이블 신호(/OE)를 일입력단 및 타입력단으로 각각 입력하여 논리노아하기 위한 노아게이트(NOG)를 구비한다.
또한, 종래의 반도체 메모리 소자의 출력버퍼는 낸드게이트(NAG)의 출력신호와 노아게이트(NOG)의 출력신호가 각각 게이트에 인가되고 공통 접속된 드레인 단자에 연결된 출력단(OUT)을 통해 데이터를 출력하는, 전원전압과 접지사이에 직렬 연결된 PMOS 트랜지스터(PM) 및 NMOS 트랜지스터(NM)를 더 구비한다.
상기와 같은 종래의 반도체 메모리 소자의 출력버퍼의 동작을 설명하면 다음과 같다.
반도체 메모리 소자로 입력되는 어드레스가 변화에 따라 어드레스 천이신호가 발생되고, 어드레스 천이신호에 의해 반전 출력 인에이블 신호(/OE)가 발생되어 출력버퍼가 인에이블된다.
"하이" 상태의 반전 출력 인에이블 신호(/OE)가 인가되면, 제 3 인버터(IV3)는 "로우" 상태의 출력 인에이블 신호(OE)를 낸드게이트(NAG)로 입력하고, 낸드게이트(NAG)는 논리낸드된 "하이" 신호를 PMOS 트랜지스터(PM)의 게이트로 인가하고, 노아게이트(NOG)는 논리노아된 "로우" 신호를 NMOS 트랜지스터(NM)로 인가하므로써, PMOS 트랜지스터(PM) 및 NMOS 트랜지스터(NM)가 턴오프되어 출력버퍼는 데이터를 출력하지 못한다. 즉, 출력버퍼의 출력단(OUT)은 하이-Z(HIGH-Z) 상태가 된다.
한편, "로우" 상태의 반전 출력 인에이블 신호(/OE)가 인가되면, 제 1 및 제 2 인버터(IV1, IV2)로부터 각각 출력된 데이터(DATA)에 따라 낸드게이트(NAG) 및 노아게이트(NOG)의 출력이 변하게 된다. 즉, 제 1 및 제 2 인버터(IV1, IV2)로부터 "로우" 상태의 데이터(DATA)가 각각 출력되어 낸드게이트(NAG)와 노아게이트(NOG)의 일입력단으로 각각 인가되면, 낸드게이트(NAG)는 논리낸드된 "하이" 신호를 PMOS 트랜지스터(PM)의 게이트로 인가하여 PMOS 트랜지스터(PM)를 턴오프시키고, 노아게이트(NOG)는 논리노아된 "하이" 신호를 NMOS 트랜지스터(NM)로 인가하여 NMOS 트랜지스터(NM)를 턴온시켜 출력단(OUT)으로 "로우" 상태의 신호를 출력한다. 반대로, 제 1 및 제 2 인버터(IV1, IV2)로부터 "하이" 상태의 데이터(DATA)가 각각 출력되어 낸드게이트(NAG)와 노아게이트(NOG)의 일입력단으로 각각 인가되면, 낸드게이트(NAG)는 논리낸드된 "로우" 신호를 PMOS 트랜지스터(PM)의 게이트로 인가하여 PMOS 트랜지스터(PM)를 턴온시키고, 노아게이트(NOG)는 논리노아된 "로우" 신호를 NMOS 트랜지스터(NM)로 인가하여 NMOS 트랜지스터(NM)를 턴오프시켜 출력단(OUT)을 통해 "하이" 상태의 신호를 출력한다.
그러나, 상기와 같은 종래의 반도체 메모리 소자의 출력버퍼는, 전원전압 변화에 따라 구동능력이 좋은 PMOS 트랜지스터 및 NMOS 트랜지스터가 동작되므로, 고전원전압(high Vcc)에서 잡음을 유발시키는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 전원전압의 변화를 검출하여 기준전압과 전원전압을 비교해서 고전원전압 인가 시 출력버퍼의 동작을 다르게 제어하므로써, 잡음을 감소시킬 수 있는 반도체 메모리 소자의 출력버퍼를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 소자의 출력버퍼의 회로도.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 소자의 출력버퍼의 회로도.
도 3A 내지 도 3C는 본 발명의 반도체 메모리 소자의 출력버퍼의 특성도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 전원전압 검출부 20 : 구동제어부
21 : 풀업구동제어부 22 : 풀다운구동제어부
21-1: 앤드게이트
21-2, 22-1: 출력전압제어부
22-2: 노아게이트
상기 목적을 달성하기 위한 본 발명은, 출력 인에이블 신호에 응답하여 입력 데이터를 출력단으로 구동하기 위한, 전원전압단 및 접지전원단 사이에 직렬연결된 풀업 트랜지스터와 풀다운 트랜지스터를 구비한 반도체 메모리 소자의 출력버퍼에 있어서, 인가되는 전원전압의 레벨을 검출하여 검출된 전원전압의 레벨과 소정 레벨의 기준전압을 비교하여 그 비교 결과에 따라 "하이" 및 "로우"신호를 출력하기 위한 전원 전압 검출 수단; 전원전압단 및 접지전원단 사이에 연결되어, 상기 출력 인에이블 신호 및 상기 입력 데이터를 입력받아 상기 전원 전압 검출 수단의 출력신호에 응답하여 상기 풀업 트랜지스터의 풀업 구동을 제어하는 풀업구동제어수단; 및 전원전압단 및 접지전원단 사이에 연결되어, 상기 출력 인에이블 신호 및 상기 입력 데이터를 입력받아 상기 전원 전압 검출 수단의 출력신호에 응답하여 상기 풀다운 트랜지스터의 풀다운 구동을 제어하는 풀다운구동제어수단을 더 포함하여 이루어지며, 상기 풀업구동제어수단은, 상기 인가되는 전원전압의 레벨이 상기 기준전압의 레벨보다 높은 경우 상기 풀업 트랜지스터의 게이트로 PMOS 트랜지스터의 문턱전압만큼 상승된 "로우" 레벨의 신호를 인가하여 풀업 구동을 제어하고, 상기 풀다운구동제어수단은, 상기 인가되는 전원전압의 레벨이 상기 기준전압의 레벨보다 높은 경우 상기 풀다운 트랜지스터의 게이트로 전원전압 레벨보다 NMOS 트랜지스터의 문턱전압만큼 낮은 "하이" 레벨의 신호를 인가하여 풀다운 구동을 제어한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 소자의 출력버퍼의 회로도이다.
도 2를 참조하면, 본 발명의 반도체 메모리 소자의 출력버퍼는, 도 1과 마찬가지로 제 1 내지 제 3 인버터(IV1, IV2, IV3)와, 풀업 트랜지스터(PM) 및 풀다운 트랜지스터(NM)를 구비한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 소자의 출력버퍼는 전원전압을 검출하여 검출된 전원전압과 이미 설정된 기준전압의 크기를 비교하여 비교 결과에 따라 하이/로우신호를 출력하기 위한 전원 전압 검출부(10)와, 반전 데이터 신호(/DATA) 및 반전 출력 인에이블 신호(/OE)를 입력받아 전원 전압 검출부(10)의 출력신호에 응답하여 풀업 및 풀다운 트랜지스터(PM, NM)의 구동을 제어하기 위한 구동제어부(20)를 더 구비한다.
구체적으로, 구동제어부(20)는 전원전압단 및 접지전원단 사이에 연결되어, 반전 데이터 신호(/DATA) 및 반전 출력 인에이블 신호(/OE)를 입력받아 전원 전압 검출부(10)의 출력신호에 응답하여 풀업 트랜지스터(PM)의 풀업 구동을 제어하는 풀업구동제어부(21)와, 전원전압단과 접지사이에 연결되어, 반전 데이터 신호(/DATA) 및 반전 출력 인에이블 신호(/OE)를 입력받아 전원 전압 검출부(10)의 출력신호에 응답하여 풀다운 트랜지스터(NM)의 풀다운 구동을 제어하는 풀다운구동제어부(22)를 구비한다.
풀업구동제어부(21)는 반전 출력 인에이블 신호(/OE)와 반전 데이터 신호(/DATA)를 일입력단 및 타입력단으로 각각 입력하여 논리낸드하기 위한 낸드게이트(21-1)와, 전원 전압 검출부(10)의 출력신호에 응답하여 낸드게이트(21-1)의 출력전압을 제어하는 출력전압 제어부(21-2)로 이루어진다.
풀다운구동제어부(22)는 반전 출력 인에이블 신호(/OE)와 반전 데이터 신호(/DATA)를 일입력단 및 타입력단으로 각각 입력하여 논리노아하기 위한 노아게이트(22-2)와, 전원 전압 검출부(10)의 출력신호에 응답하여 노아게이트(22-2)의 출력전압을 제어하는 출력전압 제어부(22-1)로 이루어진다.
낸드게이트(21-1)는 제 1 인버터(IV1)를 통해 반전된 데이터 신호(DATA) 및 제 3 인버터(IV3)를 통해 반전된 출력 인에이블 신호(OE)가 각각 게이트에 인가되며, 전원전압단에 소오스가 공통 연결되어 병렬 연결된 PMOS 트랜지스터들(PM21, PM22)과, 제 1 인버터(IV1)를 통해 반전된 데이터 신호(DATA) 및 제 3 인버터(IV3)를 통해 반전된 출력 인에이블 신호(OE)가 각각 게이트에 인가되며, PMOS 트랜지스터들(PM21, PM22)의 공통 접속된 드레인과 출력전압제어부(21-2) 사이에 직렬연결된 NMOS 트랜지스터들(NM21, NM22)로 이루어진다.
출력전압제어부(21-2)는 전원 전압 검출부(10)의 출력신호가 각각 게이트에 인가되며, 낸드게이트(21-1)의 NMOS 트랜지스터(NM22)의 소오스와 접지전원단 사이에 병렬연결된 NMOS 트랜지스터(NM23) 및 PMOS 트랜지스터(PM23)로 이루어진다.
한편, 풀다운구동제어부(22)의 출력전압제어부(22-1)는 전원 전압 검출부(10)의 출력신호가 각각 게이트에 인가되며, 전원전압단과 노아게이트(22-2) 사이에 병렬연결된 PMOS 트랜지스터(PM24) 및 NMOS 트랜지스터(NM24)로 이루어진다.
노아게이트(22-2)는 제 2 인버터(IV2)를 통해 반전된 데이터 신호(DATA)가 게이트에 인가되며, 소오스가 출력전압제어부(22-1)에 연결된 PMOS 트랜지스터(PM25)와, 반전 출력 인에이블 신호(/OE)가 게이트에 인가되며, 소오스가 PMOS 트랜지스터(PM25)의 드레인에 연결된 PMOS 트랜지스터(PM26)와, 제 2 인버터(IV2)를 통해 반전된 데이터 신호(DATA) 및 반전 출력 인에이블 신호(/OE)가 각각 게이트에 인가되며, PMOS 트랜지스터(PM26)의 드레인과 접지전원단 사이에 병렬연결된 NMOS 트랜지스터들(NM25, NM26)로 이루어진다.
상기와 같은 구조를 갖는 본 발명의 반도체 메모리 소자의 출력버퍼의 동작을 설명한다.
전원 전압 검출부(10)는 검출된 전원전압이 기준전압 보다 크면, 출력전압 제어부(21-2)에 "로우" 신호를 출력하고, 또한 출력전압제어부(22-1)에 "하이" 신호를 출력한다.
반대로, 전원 전압 검출부(10)는 검출된 전원전압이 기준전압 보다 작으면, 출력전압제어부(21-2)에 "하이" 신호를 출력하고, 또한 출력전압제어부(22-1)에 "로우" 신호를 출력한다.
"로우"상태의 반전 출력 인에이블 신호(/OE)가 입력되어 본 발명의 출력버퍼가 동작되는 상태에서, 전원 전압 검출부(10)에 의해 검출된 전원전압이 기준전압 보다 낮은 경우를 예로서 설명한다.
여기서, 반전 출력 인에이블 신호(/OE) 및 반전 데이터 신호(/DATA)에 따른 본 발명의 출력버퍼의 동작에 대한 상세한 설명은 도 1의 동작 설명에서 개시하였으므로 생략한다.
"로우" 상태의 반전 출력 인에이블 신호(/OE)가 입력된 상태에서, 전원 전압 검출부(10)에 의해 검출된 전원전압이 기준전압 보다 낮은 경우에, 전원 전압 검출부(10)는 "하이" 신호를 출력전압제어부(21-2)의 NMOS 트랜지스터(NM23) 및 PMOS 트랜지스터(PM23)의 게이트에 각각 인가하여, NMOS 트랜지스터(NM23)를 턴온시키고 PMOS 트랜지스터(PM23)를 턴오프시킨다. 또한, 전원 전압 검출부(10)는 "로우" 신호를 출력전압제어부(22-1)의 NMOS 트랜지스터(NM24) 및 PMOS 트랜지스터(PM24)의 게이트에 각각 인가하여, NMOS 트랜지스터(NM24)를 턴오프시키고 PMOS 트랜지스터(PM24)를 턴온시킨다.
이때, 입력된 반전 데이터 신호(/DATA)가 "로우" 상태이면, 풀업구동제어부(21)의 낸드게이트(21-1)는 풀업 트랜지스터(PM)의 게이트에 "로우"신호를 인가하여 턴온시키며, 또한 풀다운구동제어부(22)의 노아게이트(22-2)는 풀다운 트랜지스터(NM)의 게이트에 "로우"신호를 인가하여 턴오프시킨다.
반대로, "로우" 상태의 반전 출력 인에이블 신호(/OE)가 입력된 상태에서, 전원 전압 검출부(10)에 의해 검출된 전원전압이 기준전압 보다 높은 경우에, 전원 전압 검출부(10)는 "로우" 신호를 출력전압제어부(21-2)의 NMOS 트랜지스터(NM23) 및 PMOS 트랜지스터(PM23)의 게이트에 각각 인가하여, NMOS 트랜지스터(NM23)를 턴오프시키고 PMOS 트랜지스터(PM23)를 턴온시킨다. 또한, 전원 전압 검출부(10)는 "하이" 신호를 출력전압제어부(22-1)의 NMOS 트랜지스터(NM24) 및 PMOS 트랜지스터(PM24)의 게이트에 각각 인가하여, NMOS 트랜지스터(NM24)를 턴온시키고 PMOS 트랜지스터(PM24)를 턴오프시킨다.
이때, 입력된 반전 데이터 신호(/DATA)가 "로우" 상태이면, 풀업구동제어부(21)는 "로우" 신호를 풀업 트랜지스터(PM)의 게이트로 인가하되, 출력전압제어부(21-2)의 PMOS 트랜지스터(PM23)와 NMOS 트랜지스터(NM21, NM22)의 경로를 거치면서 PMOS 트랜지스터(PM23)에 의해 PMOS 트랜지스터의 문턱전압(VTP)만큼 상승된 "로우" 신호의 레벨을 풀업 트랜지스터(PM)의 게이트에 인가하여 턴온시킨다.
또한, 입력된 반전 데이터 신호(/DATA)가 "하이" 상태이면, 풀다운구동제어부(22)는 "하이" 신호를 NMOS 트랜지스터(NM)의 게이트로 인가하되, 출력전압제어부(22-1)의 NMOS 트랜지스터(NM24)와 PMOS 트랜지스터(PM25, PM26)의 경로를 거치면서 NMOS 트랜지스터(NM24)에 의해 전원전압 레벨보다 NMOS 트랜지스터의 문턱전압(VTN)만큼 낮은 레벨(Vcc-VTN)의 "하이" 신호를 풀다운 트랜지스터(NM)의 게이트에 인가하여 턴온시킨다.
따라서, 본 발명의 출력버퍼는 전원전압이 기준전압 보다 높은 경우에는, 출력전압제어부(21-2, 22-1)를 통해 풀업 및 풀다운 트랜지스터(PM, NM)의 게이트에 인가되는 전압레벨을 적절히 제어함으로써, 전원전압이 기준전압보다 높은 고전원전압(high Vcc)에서의 동작 잡음을 줄일 수 있다.
도 3A 내지 도 3C는 본 발명의 반도체 메모리 소자의 출력버퍼의 특성도로서, 이를 참조하여 본 발명의 실시예에 따른 출력버퍼의 동작 특성을 설명한다.
먼저, 도 3A를 참조하면, 기준전압(a)이 전원전압(b) 보다 높은 K1구간에서는, 전원 전압 검출부(10)는 "하이"상태의 (c)신호를 출력전압제어부(21-2)로 인가하고, "로우"상태의 (d)신호를 출력전압제어부(22-1)로 인가한다.
반면, 기준전압(a)이 전원전압(b) 보다 낮은 L1구간에서는, 전원 전압 검출부(10)는 "로우"상태의 (c)신호를 출력전압제어부(21-2)로 인가하고, "하이"상태의 (d)신호를 출력전압제어부(22-1)로 인가한다.
도 3B를 참조하면, 기준전압(a)이 전원전압(b) 보다 높은 K2구간에서는, 풀업구동제어부(21)는 접지레벨(GND)의 (e)신호를 풀업 트랜지스터(PM)로 출력하고, 기준전압(a)이 전원전압(b) 보다 낮은 L2구간에서는, 풀업구동제어부(21)는 PMOS 트랜지스터의 문턱전압(VTP) 크기의 "로우" 레벨을 가지는 (e)신호를 풀업 트랜지스터(PM)로 출력한다.
도 3C를 참조하면, 풀다운구동제어부(22)는 기준전압(a)이 전원전압(b) 보다 낮은 L3구간에서 전원전압에서 NMOS 트랜지스터의 문턱전압(VTN) 레벨만큼 감산된 (f)신호를 풀다운 트랜지스터(NM)로 출력한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명의 반도체 메모리 소자의 출력버퍼는, 전원전압이 기준전압 보다 높은 경우에 출력버퍼의 구성을 이루는 풀업 및 풀다운 트랜지스터의 게이트 인가전압을 적절히 제어함으로써, 고전원전압에서의 동작 잡음을 감소시킬 수 있다.

Claims (6)

  1. 출력 인에이블 신호에 응답하여 입력 데이터를 출력단으로 구동하기 위한, 전원전압단 및 접지전원단 사이에 직렬연결된 풀업 트랜지스터와 풀다운 트랜지스터를 구비한 반도체 메모리 소자의 출력버퍼에 있어서,
    인가되는 전원전압의 레벨을 검출하여 검출된 전원전압의 레벨과 소정 레벨의 기준전압을 비교하여 그 비교 결과에 따라 "하이" 및 "로우"신호를 출력하기 위한 전원 전압 검출 수단;
    전원전압단 및 접지전원단 사이에 연결되어, 상기 출력 인에이블 신호 및 상기 입력 데이터를 입력받아 상기 전원 전압 검출 수단의 출력신호에 응답하여 상기 풀업 트랜지스터의 풀업 구동을 제어하는 풀업구동제어수단; 및
    전원전압단 및 접지전원단 사이에 연결되어, 상기 출력 인에이블 신호 및 상기 입력 데이터를 입력받아 상기 전원 전압 검출 수단의 출력신호에 응답하여 상기 풀다운 트랜지스터의 풀다운 구동을 제어하는 풀다운구동제어수단을 더 포함하여 이루어지며,
    상기 풀업구동제어수단은,
    상기 인가되는 전원전압의 레벨이 상기 기준전압의 레벨보다 높은 경우 상기 풀업 트랜지스터의 게이트로 PMOS 트랜지스터의 문턱전압만큼 상승된 "로우" 레벨의 신호를 인가하여 풀업 구동을 제어하고,
    상기 풀다운구동제어수단은,
    상기 인가되는 전원전압의 레벨이 상기 기준전압의 레벨보다 높은 경우 상기 풀다운 트랜지스터의 게이트로 전원전압 레벨보다 NMOS 트랜지스터의 문턱전압만큼 낮은 "하이" 레벨의 신호를 인가하여 풀다운 구동을 제어하는 것을 특징으로 하는 반도체 메모리 소자의 출력버퍼.
  2. 제 1 항에 있어서, 상기 풀업구동제어수단은,
    상기 출력 인에이블 신호 및 상기 입력 데이터를 일입력단 및 타입력단으로 각각 입력받아 논리낸드하기 위한 낸드수단; 및
    상기 전원 전압 검출 수단의 출력신호에 응답하여 상기 인가되는 전원전압의 레벨이 상기 기준전압의 레벨보다 높을 때 PMOS 트랜지스터의 문턱전압만큼 상승된 "로우" 레벨로 상기 풀업구동제어수단의 출력신호레벨을 제어하기 위한 출력신호레벨제어수단
    을 포함하여 이루어지는 반도체 메모리 소자의 출력버퍼.
  3. 제 2 항에 있어서, 상기 낸드수단은,
    상기 입력 데이터 및 상기 출력 인에이블 신호가 각각 게이트에 인가되며, 전원전압단에 소오스가 공통 연결되어 병렬 연결된 제1 및 제2 PMOS 트랜지스터;
    상기 입력 데이터 및 상기 출력 인에이블 신호가 각각 게이트에 인가되며, 상기 제1 및 제2 PMOS 트랜지스터의 공통 접속된 드레인에 직렬연결된 제1 및 제2 NMOS 트랜지스터를 포함하여 이루어지며,
    상기 출력전압레벨제어수단은,
    상기 전원 전압 검출 수단의 출력신호가 각각 게이트에 인가되며, 상기 제2 NMOS 트랜지스터의 소스와 접지전원단 사이에 병렬연결되는 제3 NMOS 트랜지스터 및 제3 PMOS 트랜지스터
    를 포함하여 이루어지는 반도체 메모리 소자의 출력버퍼.
  4. 제 1 항에 있어서, 상기 풀다운구동제어수단은,
    상기 전원 전압 검출 수단의 출력신호에 응답하여 상기 인가되는 전원전압의 레벨이 상기 기준전압의 레벨보다 높을 때 전원전압 레벨보다 NMOS 트랜지스터의 문턱전압만큼 낮은 "하이" 레벨로 상기 풀다운구동제어수단의 출력신호레벨을 제어하기 위한 출력신호레벨제어수단; 및
    상기 출력 인에이블 신호 및 상기 입력 데이터를 일입력단 및 타입력단으로 각각 입력받아 논리오아하기 위한 노아수단
    을 포함하여 이루어지는 반도체 메모리 소자의 출력버퍼.
  5. 제 4 항에 있어서,
    상기 출력신호레벨제어수단은,
    상기 전원 전압 검출 수단의 출력신호가 각각 게이트에 인가되며, 전원전압단에 병렬연결된 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하여 이루어지고,
    상기 노아수단은,
    상기 입력데이터 및 상기 출력 인에이블 신호가 각각 게이트에 인가되며, 상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 공통 접속된 드레인과 상기 풀다운구동제어수단의 출력단 사이에 직렬연결된 제2 및 제3 PMOS 트랜지스터;
    상기 입력데이터 및 상기 출력 인에이블 신호가 각각 게이트에 인가되며, 상기 풀다운구동제어수단의 출력단과 접지전원단 사이에 병렬연결된 제2 및 제3 NMOS 트랜지스터
    를 포함하여 이루어지는 반도체 메모리 소자의 출력버퍼.
  6. 제 1 항에 있어서, 상기 전원 전압 검출 수단은,
    상기 검출된 전원전압의 레벨이 상기 기준전압의 레벨 보다 큰 경우, 상기 풀업구동제어수단으로 "로우"레벨의 출력신호를 출력하고, 상기 풀다운구동제어수단으로 "하이"레벨의 출력신호를 출력하고,
    상기 검출된 전원전압의 레벨이 상기 기준전압의 레벨 보다 작은 경우, 상기 풀업구동제어수단으로 "하이"레벨의 출력신호를 출력하고, 상기 풀다운구동제어수단으로 "로우"레벨의 출력신호를 출력하는 것을 특징으로 하는 반도체 메모리 소자의 출력버퍼.
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