KR100422813B1 - 반도체 메모리 소자의 입력버퍼 - Google Patents
반도체 메모리 소자의 입력버퍼 Download PDFInfo
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Abstract
본 발명은 저입력전압(VIL) 및 고입력전압(VIH) 레벨을 향상시켜, 모든 반도체 메모리 소자에 적용할 수 있는 반도체 메모리 소자의 입력버퍼에 관한 것으로서, 외부로부터 입력된 칩인에이블신호에 의해 래칭 동작을 제어하기 위한 클럭신호 및 프리차아지와 감지증폭동작을 제어하기 위한 센스인에이블신호를 출력하는 제어부; 제어부로부터 출력된 센스인에이블신호에 의해 제 1 입력단으로 입력된 기준전압과 제 2 입력단으로 입력된 전압을 감지증폭하여 제 1 및 제 2 출력단을 통해 각각 출력하기 위한 감지증폭부; 제어부로부터 출력된 센스인에이블신호에 의해 감지증폭부의 제 1 및 제 2 출력단을 각각 프리차아지시키기 위한 프리차아지부; 및 제어부로부터 입력된 클럭신호에 의해 감지증폭부의 출력 데이터를 래칭시키는 래칭부를 포함한다.
Description
[발명의 간단한 설명]
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 저입력전압(VIL) 및 고입력전압(VIH) 레벨을 향상시켜, 모든 반도체 메모리 소자에 적용할 수 있는 반도체 메모리 소자의 입력버퍼에 관한 것이다.
일반적으로, 입력 버퍼는 패드를 통하여 입력된 입력 신호를 디램 소자로 입력하기 위한 것으로서, 대략 2.0V/0.8V로 입력된 TTL(Transistor Transistor Logic)전위를 갖는 외부신호를 하이/로우상태로 판정하여 디램 소자내부에서 사용될 수 있는 CMOS 레벨인 VCC/0V로 전환하여 입력시킨다.
종래의 입력 버퍼는 노아게이트(NOR GATE) 및 낸드게이트(NAND GATE)형태로 버퍼 로직 트레쉬홀드(BUFFER LOGIC THRESHOLD)를 VCC/2에 두어 하나의 입력 버퍼로 VIH/VIL의 특성을 만족시키고 있다.
그러나, 상기와 같은 종래의 입력버퍼는, 노아게이트를 사용하므로 인하여 저입력전압 및 고입력전압의 향상을 위해선 많은 전류 소모되고, 면적의 커지며, 또한 입력 전압 레벨을 정확히 제어할 수 없는 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 자체적으로 래칭동작을 제어하기 위한 클럭신호와 감지증폭동작을 제어하기 위한 센스인에이블신호를 발생시켜, 전류소모를 줄이고, 입력전압레벨을 정확히 제어할 수 있는 반도체 메모리 소자의 입력버퍼를 제공하는데 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자의 입력버퍼의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 감지증폭부 20: 프리차아지부
30: 제어부 40: 래칭부
이와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 입력버퍼는, 외부로부터 입력된 칩인에이블신호에 의해 래칭 동작을 제어하기 위한 클럭신호 및 프리차아지와 감지증폭동작을 제어하기 위한 센스인에이블신호를 출력하는제어부; 제어부로부터 출력된 센스인에이블신호에 의해 제 1 입력단으로 입력된 기준전압과 제 2 입력단으로 입력된 전압을 감지증폭하여 제 1 및 제 2 출력단을 통해 각각 출력하기 위한 감지증폭부; 제어부로부터 출력된 센스인에이블신호에 의해 감지증폭부의 제 1 및 제 2 출력단을 각각 프리차아지시키기 위한 프리차아지부; 및 제어부로부터 입력된 클럭신호에 의해 감지증폭부의 출력 데이터를 래칭시키는 래칭부를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1을 참조하면, 본 발명의 반도체 메모리 소자의 입력버퍼는 외부로부터 입력된 칩인에이블신호(CE)에 의해 래칭 동작을 제어하기 위한 클럭신호(CK) 및 프리차아지와 감지증폭동작을 제어하기 위한 센스인에이블신호(SE)를 출력하는 제어부(30)와, 센스인에이블신호(SE)에 의해 제 1 입력단(IN1)으로 입력된 기준전압과 제 2 입력단(IN2)으로 입력된 전압을 감지증폭하여 제 1 및 제 2 출력단(OUT1, OUT2)을 통해 각각 출력하기 위한 감지증폭부(10)와, 센스인에이블신호(SE)에 의해 감지증폭부(10)의 제 1 및 제 2 출력단(OUT1, OUT2)을 각각 프리차아지시키기 위한 프리차아지부(20)와, 제어부(30)로부터 입력된 클럭신호(CK)에 의해 감지증폭부(10)의 출력 데이터를 래칭시키는 래칭부(40)를 구비한다.
감지증폭부(10)는 제 1 및 제 2 입력단(IN1, IN2)이 각각 게이트에 연결되는 감지 증폭용 제 1 및 제 2 NMOS 트랜지스터(NM11, NM12)와, 드레인 및 게이트가 제 1 출력단(OUT1) 및 제 1 NMOS 트랜지스터(NM11)의 드레인에 공통 접속되며, 소오스가 전원전압에 연결된 제 1 PMOS 트랜지스터(PM11)와, 드레인 및 게이트가 제 2 출력단(OUT2) 및 제 2 NMOS 트랜지스터(NM12)의 드레인에 공통 접속되며, 소오스가 전원전압에 연결된 제 2 PMOS 트랜지스터(PM12)와, 게이트에 센스인에이블신호(SE)가 인가되며, 제 1 및 제 2 NMOS 트랜지스터(NM11, NM12)와 접지사이에 연결된 전류소오스용 NMOS 트랜지스터(NM13)로 구성된다.
프리차아지부(20)는 게이트에 센스인에이블신호(SE)가 인가되며, 전원전압과 감지증폭부(10)의 제 1 출력단(OUT1) 사이에 연결된 프리차아지용 제 1 PMOS 트랜지스터(PM21)와, 게이트에 센스인에이블신호(SE)가 인가되며, 전원전압과 감지증폭부(10)의 제 2 출력단(OUT2) 사이에 연결된 프리차아지용 제 2 PMOS 트랜지스터(PM22)로 이루어진다.
제어부(30)는 일입력단 및 타입력단이 감지증폭부(10)의 제 1 및 제 2 출력단(OUT1, OUT2)에 각각 연결된 낸드게이트(31)와, 일입력단이 낸드게이트(31)의 출력단에 연결되고, 타입력단에 칩인에이블신호(CE)가 인가되는 노아게이트(32)를 구비한다.
래칭부(40)는 일입력단이 감지증폭부(10)의 제 1 및 제 2 출력단(OUT1, OUT2)에 각각 연결되고,
타입력단이 제어부(30)의 낸드게이트(31)의 출력단에 연결된 낸드게이트(41, 42)들과, 일입력단이 낸드게이트(41)의 출력단에 연결되고, 낸드게이트(44)의 출력단이 타입력단으로 궤환된 낸드게이트(43)와, 일입력단이 낸드게이트(42)의 출력단에 연결되고, 낸드게이트(43)의 출력단이 타입력단으로 궤환된 낸드게이트(44)로 구성된다.
이와 같은 구조를 갖는 본 발명의 입력버퍼의 동작을 설명하면 다음과 같다.
외부로부터 로우상태의 칩인에이블신호(CE)가 인가되면, 제어부(30)의 노아게이트(32)는 하이상태의 센스인에이블신호(SE)를 프리차아지부(20)의 프리차아지용 제 1 및 제 2 PMOS 트랜지스터(PM21, PM22)의 게이트로 각각 출력하여 프리차아지부(20)의 동작을 정지시키고, 또한 제어부(30)의 노아게이트(32)는 하이상태의 센스인에이블신호(SE)를 감지증폭부(10)의 전류소오스용 NMOS 트랜지스터(NM13)의 게이트로 출력한다.
이렇게, 제어부(30)로부터 하이상태의 센스인에이블신호(SE)가 인가되면, 프리차아지부(20)의 프리차아지용 제 1 및 제 2 PMOS 트랜지스터(PM21, PM22)가 턴오프되어 프리차아지가 정지되고, 대신에 감지증폭부(10)는 전류소오스용 NMOS 트랜지스터(NM13)가 턴오되어 제 1 및 제 2 입력단(IN1, IN2)을 통해 각각 입력된 신호의 전압차를 감지증폭하여 제 1 및 제 2 출력단을 통해 출력되어 제어부(30) 및 래칭부(40)로 각각 전달된다.
이때, 제어부(10)의 낸드게이트(31)는 감지증폭부(10)로부터 일입력단 및 타입력단으로 각각 하이신호가 입력되어 로우상태의 클럭신호(CK)를 래칭부(40)로 출력하여 래칭부(40)의 동작을 정지시킨다.
이어서, 외부로부터 하이상태의 칩인에이블신호(CE)가 인가되면, 제어부(30)의 노아게이트(32)는 로우상태의 센스인에이블신호(SE)를 프리차아지부(20)의 프리차아지용 제 1 및 제 2 PMOS 트랜지스터(PM21, PM22)의 게이트로 각각 출력하며, 이어 프리차아지부(20)는 감지증폭부(10)의 제 1 및 제 2 출력단(OUT1, OUT2)을 프리차아지시키며, 또한 제어부(30)의 노아게이트(32)는 로우신호를 감지증폭부(10)의 전류소오스용 NMOS 트랜지스터(NM13)의 게이트로 출력하여 감지증폭부(10)의 동작을 정지시킨다.
이때, 제어부(10)의 낸드게이트(31)는 감지증폭부(10)로부터 일입력단 및 타입력단으로 각각 서로 상반된 신호가 입력되어 하이상태의 클럭신호(CK)를 래칭부(40)로 출력하며, 이어 래칭부(40)는 바로전에 감지증폭부(10)로부터 출력된 데이터를 저장한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서설명한 바와 같이 본 발명의 반도체 메모리 소자의 입력버퍼는, 자체적으로 발생시킨 클럭신호에 의해 감지증폭부의 출력 데이터를 래칭시키므로써, 입력 전압 레벨을 정확히 제어할 수 있으며, 또한 에러데이터 감지후 다시 정상적인 데이터가 입력되면, 이를 센싱할 수 있다.
그리고, 칩의 디스에이블시 감지증폭부의 동작을 정지시켜 전류소비를 방지할 수 있는 효과를 제공한다.
Claims (5)
- 외부로부터 입력된 칩인에이블신호에 의해 래칭 동작을 제어하기 위한 클럭신호 및 프리차아지와 감지증폭동작을 제어하기 위한 센스인에이블신호를 출력하는 제어부;상기 센스인에이블신호에 의해 제 1 입력단으로 입력된 기준전압과 제 2 입력단으로 입력된 전압을 감지증폭하여 제 1 및 제 2 출력단을 통해 각각 출력하기 위한 감지증폭부;상기 센스인에이블신호에 의해 상기 감지증폭부의 상기 제 1 및 제 2 출력단을 각각 프리차아지시키기 위한 프리차아지부; 및상기 클럭신호에 의해 상기 감지증폭부의 출력 데이터를 래칭시키는 래칭부를 구비한 반도체 메모리 소자의 입력버퍼.
- 제 1 항에 있어서,상기 감지증폭부는상기 제 1 및 제 2 입력단이 각각 게이트에 연결되는 감지 증폭용 제 1 및 제 2 NMOS 트랜지스터;드레인 및 게이트가 상기 제 1 출력단 및 상기 제 1 NMOS 트랜지스터의 드레인에 공통 접속되며, 소오스가 전원전압에 연결된 제 1 PMOS 트랜지스터;드레인 및 게이트가 상기 제 2 출력단 및 상기 제 2 NMOS 트랜지스터의 드레인에 공통 접속되며, 소오스가 상기 전원전압에 연결된 제 2 PMOS 트랜지스터; 및게이트에 상기 센스인에이블신호가 인가되며, 상기 제 1 및 제 2 NMOS 트랜지스터와 접지사이에 연결된 전류소오스용 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 입력버퍼.
- 제 1 항에 있어서,상기 프리차아지부는게이트에 상기 센스인에이블신호가 인가되며, 상기 전원전압과 상기 감지증폭부의 상기 제 1 출력단 사이에 연결된 프리차아지용 제 1 PMOS 트랜지스터; 및게이트에 상기 센스인에이블신호가 인가되며, 상기 전원전압과 상기 감지증폭부의 상기 제 2 출력단 사이에 연결된 프리차아지용 제 2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 입력버퍼.
- 제 1 항에 있어서,상기 제어부는일입력단 및 타입력단이 상기 감지증폭부의 상기 제 1 및 제 2 출력단에 각각 연결된 낸드게이트; 및일입력단이 상기 낸드게이트의 출력단에 연결되고, 타입력단에 상기 칩인에이블신호가 인가되는 노아게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 입력버퍼.
- 제 1 항에 있어서,상기 래칭부는일입력단이 상기 감지증폭부의 상기 제 1 및 제 2 출력단에 각각 연결되고, 타입력단이 상기 제어부의 상기 낸드게이트의 출력단에 연결된 제 1 및 제 2 낸드게이트;일입력단이 상기 제 1 낸드게이트의 출력단에 연결되고, 제 4 낸드게이트의 출력단이 타입력단으로 궤환된 제 3 낸드게이트;일입력단이 상기 제 2 낸드게이트의 출력단에 연결되고, 상기 제 3 낸드게이트의 출력단이 타입력단으로 궤환된 제 4 낸드게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 입력버퍼.
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