KR200204911Y1 - 반도체메모리소자의감지증폭기 - Google Patents
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Abstract
본 고안은, 별도의 래치 없이 다수개의 모스 트랜지스터를 추가하여 버퍼링 및 래치기능을 동시에 수행할 수 있도록 하여, 데이터를 정확히 감지증폭 및 래치시킬 수 있는 반도체 메모리 소자의 감지증폭기를 제공하기 위한 것으로, 이를 위해 본 고안은 비트라인과 반전 비트라인을 통해 각각 인가되는 메모리셀의 제 1 및 제 2 데이터 신호의 전압차를 감지 증폭하는 반도체 메모리 소자의 감지증폭기에 있어서, 상기 감지증폭기의 동작을 제어하는 센스 인에이블 신호에 응답하여 상기 제1 및 제2 데이터 신호의 전압차를 감지 증폭하는 감지 수단; 및 상기 센스 인에이블 신호에 응답하여 상기 센스 인에이블 신호가 인에이블되었을 때 상기 감지 수단에서 감지 증폭된 제 1 및 제 2 데이터 신호를 각기 버퍼링하여 제 1 및 제 2 출력단으로 출력하고, 상기 센스 인에이블 신호가 디스에이블되었을 때 상기 버퍼링된 제1 및 제2 데이터 신호를 상기 센스 인에이블 신호가 다시 인에이블될 때까지 래치하는 버퍼링 및 래치 수단을 포함하고, 상기 버퍼링 및 래치 수단은, 상기 센스 인에이블 신호에 응답하여 상기 감지 수단에서 감지 증폭된 제 1 데이터를 버퍼링하여 상기 제 1 출력단을 통해 출력하기 위한 제 1 버퍼링 수단; 상기 센스 인에이블 신호에 응답하여 상기 감지 수단에서 감지 증폭된 제2 데이터를 버퍼링하여 상기 제 2 출력단을 통해 출력하기 위한 제 2 버퍼링 수단; 및 상기 센스 인에이블 신호에 응답하여 상기 제1 및 제2 버퍼링 수단에 의해 버퍼링된 제1 및 제2 데이터를 래치하기 위한 래치 수단을 포함한다.
Description
본 고안은 반도체 메모리 소자의 감지증폭기에 관한 것으로서, 특히 메모리셀로부터 입력된 데이터를 감지증폭하여 출력한 후 센스 인에이블 신호에 의해 출력 데이터를 일시 저장할 수 있는 반도체 메모리 소자의 감지증폭기에 관한 것이다.
일반적으로, 불휘발성 반도체 메모리 소자는 전원이 오프되더라도 저장된 데이터가 소멸되지 않고 그대로 유지되는 기억소자로서, 마스크롬, 기입 및 독출이 가능한 EPROM, EEPROM 및 플래쉬 EEPROM 등이 있다. 마스크롬은 하나의 셀 트랜지스터에 한 비트의 데이터를 저장하고 독출만 가능한 메모리 소자로서, 전자수첩 및 프린터 등의 사무 자동화기기 또는 고속을 요하는 게임기 등에 주로 사용된다.
도 1은 종래의 감지증폭기를 포함하는 반도체 메모리 소자의 일부 블럭도이다.
도 1을 참조하면, 종래의 반도체 메모리 소자의 감지증폭기(10)는 센스인에이블 신호에 응답하여 비트라인(2)을 통해 전달되는 메모리셀(1)의 제 1 데이터 및 반전 비트라인(3)을 통해 전달되는 제 2 데이터를 감지하는 감지부(4)와, 감지부(4)에 의하여 감지된 제 1 및 제 2 데이터 출력신호를 입력받아 버퍼링하는 버퍼(5)를 구비한다.
그리고, 상기와 같은 감지증폭기의 버퍼(5)를 통해 전달된 신호 중 한 신호만을 일시 저장한 후 출력단(out)으로 출력하기 위하여 버퍼(5)와 출력단(out) 사이에 래치(6)가 더 구비된다.
상기와 같은 구조를 갖는 종래의 감지증폭기의 동작을 설명하면 다음과 같다.
메모리셀(1)의 제 1 및 제 2 데이터가 각각 비트라인(2) 및 반전 비트라인(3)을 통하여 감지부(4)로 전달되면, 감지부(4)는 전달된 제 1 및 제 2 데이터를 감지하여 버퍼(5)로 전달하고, 이어 버퍼(5)는 전달된 제 1 및 제 2 데이터를 버퍼링하고, 버퍼링된 데이터 중 어느 한 신호를 래치(6)를 통하여 출력단(out)으로 내보낸다.
이때, 래치(6)는 전달된 신호를 일시 저장한 후 출력단(out)을 통해 출력한다.
그러나, 상기와 같이 종래의 반도체 메모리 소자의 감지증폭기는, 메모리셀의 데이터들을 증폭하여 래치에 일시저장한 후 출력하는 경우에, 출력단에서 다시 버퍼링을 수행하도록 되어 있어 반도체 칩의 많은 공간을 차지하는 문제점이 존재한다.
또한, 감지부에서 감지된 두 데이터를 버퍼에서 버퍼링한 후 실제 래치를 통해서는 버퍼링된 하나의 데이터만을 출력하도록 함으로써 동작 상 필요없는 1개의 버퍼를 구동하여 전력을 낭비하게 되고, 노이즈 발생시 심각한 데이터 손실을 유발할 수 있는 문제점이 존재하였다. 그러나, 이러한 전력 낭비의 문제를 해결하기 위하여 불필요한 1개의 버퍼를 제거하는 경우 감지증폭기의 동작 특성이 저하되는 또다른 문제가 발생한다. 그리고, 노이즈 발생은 서브마이크론(sub-micron) 방식으로 반도체 칩을 설계할 경우에 더욱 심각하다.
한편, 감지증폭기는 유효한 시기의 출력 데이터 신호를 래치시켜야 하므로써, 매우 정밀한 래치시간이 요구되어 잘못된 데이터를 래치할 가능성이 있다.
따라서, 이와 같은 문제점을 해결하기 위하여 본 고안은, 별도의 래치 없이 다수개의 모스 트랜지스터를 추가하여 버퍼링 및 래치기능을 동시에 수행할 수 있도록 하여, 데이터를 정확히 감지증폭 및 래치시킬 수 있는 반도체 메모리 소자의 감지증폭기를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 소자의 감지증폭기의 블럭도.
도 2는 본 고안의 일실시예에 따른 반도체 메모리 소자의 블럭도.
도 3은 본 고안의 일실시예에 따른 반도체 메모리 소자의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 메모리셀 2: 비트라인
3: 반전 비트라인 4: 감지부
8: 버퍼링 및 래치부
8-1: 제 1 버퍼링부 8-2: 제 2 버퍼링부
8-3: 래치부
상기 목적을 달성하기 위하여 본 고안은, 비트라인과 반전 비트라인을 통해 각각 인가되는 메모리셀의 제 1 및 제 2 데이터 신호의 전압차를 감지 증폭하는 반도체 메모리 소자의 감지증폭기에 있어서, 상기 감지증폭기의 동작을 제어하는 센스 인에이블 신호에 응답하여 상기 제1 및 제2 데이터 신호의 전압차를 감지 증폭하는 감지 수단; 및 상기 센스 인에이블 신호에 응답하여 상기 센스 인에이블 신호가 인에이블되었을 때 상기 감지 수단에서 감지 증폭된 제 1 및 제 2 데이터 신호를 각기 버퍼링하여 제 1 및 제 2 출력단으로 출력하고, 상기 센스 인에이블 신호가 디스에이블되었을 때 상기 버퍼링된 제1 및 제2 데이터 신호를 상기 센스 인에이블 신호가 다시 인에이블될 때까지 래치하는 버퍼링 및 래치 수단을 포함하여 이루어지고, 상기 버퍼링 및 래치 수단은, 상기 센스 인에이블 신호에 응답하여 상기 감지 수단에서 감지 증폭된 제 1 데이터를 버퍼링하여 상기 제 1 출력단을 통해 출력하기 위한 제 1 버퍼링 수단; 상기 센스 인에이블 신호에 응답하여 상기 감지 수단에서 감지 증폭된 제2 데이터를 버퍼링하여 상기 제 2 출력단을 통해 출력하기 위한 제 2 버퍼링 수단; 및 상기 센스 인에이블 신호에 응답하여 상기 제1 및 제2 버퍼링 수단에 의해 버퍼링된 제1 및 제2 데이터를 래치하기 위한 래치 수단을 포함하여 이루어진다.
이하, 도 2 및 도 3을 참조하여 본 고안의 바람직한 일실시예를 설명한다.
도 2는 본 고안의 일실시예에 따른 감지증폭기를 포함하는 반도체 메모리 소자의 일부 블럭도이다.
도 2를 참조하면, 본 고안의 반도체 메모리 소자의 감지증폭기(20)는 비트라인(2) 및 반전 비트라인(3)을 통하여 전달되는 메모리셀(1)의 제 1 및 제 2 데이터를 감지하는 감지부(4)와, 감지부(4)의 제 1 및 제 2 데이터 신호를 각각 버퍼링하여 제 1 및 제 2 출력단(Sout1, Sout2)으로 출력하고, 또한 버퍼링된 제1 및 제2 데이터 신호를 그 다음 데이터의 감지 동작 전까지 래치하기 위한 버퍼링 및 래치부(8)로 이루어진다.
상기와 같은 구성을 갖는 본 고안의 실시예에 따른 감지증폭기의 동작 및 상세한 구조는 도 3을 참조하여 상세하게 설명한다.
도 3은 본 고안의 일실시예에 따른 감지증폭기의 상세회로도를 도시한 것이다.
도 3을 참조하면, 본 고안의 반도체 메모리 소자의 감지증폭기(20)는 센스 인에이블 신호(SE)에 응답하여 비트라인(2)과 반전 비트라인(3)의 전압을 입력신호로 하여 메모리셀(1)의 데이터를 감지하여 전달하는 감지부(4)와, 센스 인에이블 신호(SE)에 응답하여 감지부(4)에서 감지된 메모리셀(1)의 제 1 및 제 2 데이터 신호를 각각 버퍼링하여 제 1 및 제 2 출력단(Sout1, Sout2)으로 출력하고, 버퍼링된 제1 및 제2 데이터 신호를 그 다음 데이터의 감지 동작 전까지 래치하기 위한 버퍼링 및 래치부(8)를 포함한다.
감지부(4)는 다수의 NMOS 트랜지스터(NM11, NM21, NM22, NM23, NM25)와 다수의 PMOS 트랜지스터(PM11, PM12, PM15, PM13, PM14)를 포함하여, 센스 인에이블 신호(SE)에 의해 비트라인(2)과 반전 비트라인(3)의 전압 차를 감지하는 종래에 널리 알려진 회로 구성을 가지므로, 내부 회로 구성에 대한 구체적인 설명은 생략한다.
버퍼링 및 래치부(8)는 센스 인에이블 신호(SE)에 응답하여 감지부(4)에서 감지된 메모리셀(1)의 제 1 데이터를 버퍼링하여 제 1 출력단(Sout1)을 통해 출력하기 위한 제 1 버퍼링부(8-1)와, 센스 인에이블 신호(SE)에 응답하여 감지부(4)에서 감지된 메모리셀(1)의 제 2 데이터를 버퍼링하여 제 2 출력단(Sout2)을 통해 출력하기 위한 제 2 버퍼링부(8-2)와, 센스 인에이블 신호(SE)에 응답하여 제1 및 제2 버퍼링부(8-1, 8-2)에 의해 버퍼링된 제1 및 제2 데이터를 래치하기 위한 래치부(8-3)를 구비한다.
구체적으로, 버퍼링 및 래치부(8)의 제 1 버퍼링부(8-1)는 게이트에 인가되는 센스 인에이블 신호(SE)에 의해 구동되어 감지된 메모리셀(1)의 제 1 데이터 신호를 드레인을 통해 출력하는 NMOS 트랜지스터(NM26)와, NMOS 트랜지스터(NM26)를 통해 입력되는 제 1 데이터 신호를 반전시켜 제 1 출력단(Sout1)으로 출력하는 인버터(IV41)를 구비한다.
버퍼링 및 래치부(8)의 제 2 버퍼링부(8-2)는 게이트에 인가되는 센스 인에이블 신호(SE)에 의해 구동되어 감지된 메모리셀(1)의 제 2 데이터 신호를 드레인을 통해 출력하는 NMOS 트랜지스터(NM27)와, NMOS 트랜지스터(NM27)를 통해 입력되는 제 2 데이터 신호를 반전시켜 제 2 출력단(Sout2)으로 출력하는 인버터(IV42)를 구비한다.
버퍼링 및 래치부(8)의 래치부(8-3)는 상기 인버터(IV41, IV42)를 포함하고, 래치기능을 제어하기 위한 센스 인에이블 신호(SE)가 게이트에 인가되며 상기 인버터(IV42)의 출력단과 상기 인버터(IV41)의 입력단 사이에 연결되는 PMOS 트랜지스터(PM16), 및 래치기능을 제어하기 위한 센스 인에이블 신호(SE)가 게이트에 인가되며 상기 인버터(IV41)의 출력단과 상기 인버터(IV42)의 입력단 사이에 연결되는 PMOS 트랜지스터(PM17)로 이루어진다.
상기와 같은 구조를 갖는 본 고안의 실시예에 따른 반도체 메모리 소자의 감지증폭기의 동작을 설명하면 다음과 같다.
먼저, 메모리셀(1)의 제 1 및 제 2 데이터 신호들을 감지하기 전에 감지부(4)를 프리차아지시키기 위하여, 로우상태의 센스 인에이블 신호(SE)가 PMOS 트랜지스터(PM11, PM12, PM15)의 게이트에 인가되면, PMOS 트랜지스터(PM11, PM12)가 턴온되어 전원전압에 의해 제 1 및 제 2 노드(N1, N2)가 하이상태로 충전되며, 이때 턴온상태의 PMOS 트랜지스터(PM15)에 의해 제 1 및 제 2 노드(N1, N2)의 전위가 동일하게 유지된다.
이렇게 하이상태로 충전된 제 1 및 제 2 노드(N1, N2)의 전위에 의해 NMOS 트랜지스터(NM21, NM22)가 턴온되어 제 3 및 제 4 노드(N3, N4)가 하이상태로 충전되므로써, 감지부(4)는 프리차아지된다.
상기와 같이 감지부(4)가 프리차아지된 상태에서 메모리셀(1)의 제 1 및 제 2 데이터의 전압차가 감지가능할 정도로 충분히 벌어지고, 하이상태의 센스 인에이블 신호(SE)가 인가되면, PMOS 트랜지스터(PM11, PM12, PM15)가 턴오프되어 감지부(4)의 프리차아지가 중단되고, 전류소오스용 NMOS 트랜지스터(NM25)가 턴온되어 NMOS 트랜지스터(NM23, NM11)를 구동시켜 감지부(4)에 의한 메모리셀(1)의 제 1 및 제 2 데이터의 전압차의 감지가 시작된다.
이때, NMOS 트랜지스터(NM23)의 게이트에 인가되는 메모리셀(1)의 제 1 데이터의 전압이 NMOS 트랜지스터(NM11)의 게이트에 인가되는 메모리셀(2)의 제 2 데이터의 전압보다 높을 경우에, NMOS 트랜지스터(NM23)가 NMOS 트랜지스터(NM11)보다 상대적으로 강하게 턴온되어, NMOS 트랜지스터(NM21, NM23, NM25)를 순차적으로 통해 접지로 인가되는 제 2 노드(N2)의 하이상태의 전위가 NMOS 트랜지스터(NM21, NM23, NM25)에 의해 로우상태의 전위로 떨어진다. 여기서, NMOS 트랜지스터(NM23)가 상대적으로 강하게 턴온되어 있으므로, 제1 노드(N1)의 하이상태의 전위보다 상대적으로 빠르게 로우상태의 전위로 떨어진다.
따라서, 제 2 노드(N2)의 전위가 게이트에 인가되는 PMOS 트랜지스터(PM14)가 제 1 노드(N1)의 전위가 게이트에 인가되는 PMOS 트랜지스터(PM13)보다 상대적으로 빠르게 턴온되고, 또한 제 2 노드(N2)의 전위가 게이트에 인가되는 NMOS 트랜지스터(NM22)가 제 1 노드(N1)의 전위가 게이트에 인가되는 NMOS 트랜지스터(NM21)보다 상대적으로 빠르게 턴오프되어, 전원전압이 PMOS 트랜지스터(PM14)를 통하여 제 1 노드(N1)를 다시 하이상태로 충전시키고, 충전된 제 1 노드(N1)의 하이상태의 전위에 의해 NMOS 트랜지스터(NM21)를 더 강하게 턴온시켜 제 2 노드(N2)의 전위는 로우상태를 유지하게 되며, 이러한 과정이 반복되어 제 1 노드(N1)의 하이상태의 전위는 더욱 높아지고 제 2 노드(N2)의 로우상태의 전위는 더욱 낮아진다.
상기와 같이 보다 낮아진 제 2 노드(N2)의 로우상태의 전위가 제 1 버퍼링부(8-1)의 NMOS 트랜지스터(NM26) 및 인버터(IV41)를 통해 하이신호로 반전되어 제 1 출력단(Sout1)을 통해 출력되고, 마찬가지로 보다 강하게 충전된 제 1 노드(N1)의 하이상태의 전위가 제 2 버퍼링부(8-2)의 NMOS 트랜지스터(NM27) 및 인버터(IV42)를 통해 반전되어 로우신호로 반전되어 제 2 출력단(Sout2)을 통해 출력된다.
한편, 비트라인(2)을 통해 인가되는 메모리셀(1)의 제 1 데이터 신호의 전압이 반전 비트라인(3)을 통해 인가되는 메모리셀(2)의 제 2 데이터 신호의 전압보다 낮을 경우에는 상기와 반대의 동작이 이루어져 제 1 출력단(Sout1)을 통해서는 로우신호가 출력되고, 제 2 출력단(Sout2)을 통해서는 하이신호가 출력된다.
그리고, 상기와 같이 제 1 및 제 2 출력단(Sout1, Sout2)을 통해 감지증폭된 신호가 출력된 후 로우상태의 센스 인에이블 신호(SE)가 인가되면, 제 1 및 제 2 버퍼링부(8-1, 8-2)의 NMOS 트랜지스터(NM26, NM27)가 턴오프되고, 래치부(8-3)의 PMOS 트랜지스터(PM16, PM17)가 턴온되어, 인버터(IV41, IV42)와 PMOS 트랜지스터(PM16, PM17)로 구성된 래치부(8-3)는 출력단(Sout1, Sout2)을 통해 출력된 신호를 하이상태의 센스 인에이블 신호(SE)가 다시 인가될 때까지 일시저장한다.
이상에서 설명한 본 고안은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 고안이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 고안이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 고안의 반도체 메모리 소자의 감지증폭기는, 다수개의 모스 트랜지스터들을 이용하여 래치기능을 추가시키므로써, 노이즈에 의한 데이터의 손실을 최소화시킬 수 있으며, 반도체 칩의 크기를 소형화시킬 수 있으며, 또한 정확한 데이터를 감지증폭할 수 있는 효과를 제공한다.
Claims (4)
- 비트라인과 반전 비트라인을 통해 각각 인가되는 메모리셀의 제 1 및 제 2 데이터 신호의 전압차를 감지 증폭하는 반도체 메모리 소자의 감지증폭기에 있어서,상기 감지증폭기의 동작을 제어하는 센스 인에이블 신호에 응답하여 상기 제1 및 제2 데이터 신호의 전압차를 감지 증폭하는 감지 수단; 및상기 센스 인에이블 신호에 응답하여 상기 센스 인에이블 신호가 인에이블되었을 때 상기 감지 수단에서 감지 증폭된 제 1 및 제 2 데이터 신호를 각기 버퍼링하여 제 1 및 제 2 출력단으로 출력하고, 상기 센스 인에이블 신호가 디스에이블되었을 때 상기 버퍼링된 제1 및 제2 데이터 신호를 상기 센스 인에이블 신호가 다시 인에이블될 때까지 래치하는 버퍼링 및 래치 수단을 포함하여 이루어지고,상기 버퍼링 및 래치 수단은,상기 센스 인에이블 신호에 응답하여 상기 감지 수단에서 감지 증폭된 제 1 데이터를 버퍼링하여 상기 제 1 출력단을 통해 출력하기 위한 제 1 버퍼링 수단;상기 센스 인에이블 신호에 응답하여 상기 감지 수단에서 감지 증폭된 제2 데이터를 버퍼링하여 상기 제 2 출력단을 통해 출력하기 위한 제 2 버퍼링 수단; 및상기 센스 인에이블 신호에 응답하여 상기 제1 및 제2 버퍼링 수단에 의해 버퍼링된 제1 및 제2 데이터를 래치하기 위한 래치 수단을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기.
- 제 1 항에 있어서, 상기 제 1 버퍼링 수단은,게이트에 인가되는 상기 센스 인에이블 신호에 의해 구동되어 감지 증폭된 제 1 데이터 신호를 드레인을 통해 출력하는 제1 NMOS 트랜지스터; 및입력단이 상기 제1 NMOS 트랜지스터의 드레인단에 연결되어 상기 감지 증폭된 제1 데이터 신호를 반전시켜 상기 제 1 출력단으로 출력하는 제1 반전 수단을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기.
- 제 2 항에 있어서, 상기 제2 버퍼링 수단은,게이트에 인가되는 상기 센스 인에이블 신호에 의해 구동되어 감지 증폭된 제 2 데이터 신호를 드레인을 통해 출력하는 제2 NMOS 트랜지스터; 및입력단이 상기 제2 NMOS 트랜지스터의 드레인단에 연결되어 상기 감지 증폭된 제2 데이터 신호를 반전시켜 상기 제 2 출력단으로 출력하는 제2 반전 수단을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기.
- 제 3 항에 있어서, 상기 래치 수단은,상기 제1 및 제2 반전 수단을 포함하고,상기 센스 인에이블 신호가 게이트에 인가되며 상기 제2 반전 수단의 출력단과 상기 제1 반전 수단의 입력단 사이에 연결되는 제1 PMOS 트랜지스터; 및상기 센스 인에이블 신호가 게이트에 인가되며 상기 제1 반전 수단의 출력단과 상기 제2 반전 수단의 입력단 사이에 연결되는 제2 PMOS 트랜지스터를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기.
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| KR2019970010946U KR200204911Y1 (ko) | 1997-05-17 | 1997-05-17 | 반도체메모리소자의감지증폭기 |
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| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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|---|---|
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-
1997
- 1997-05-17 KR KR2019970010946U patent/KR200204911Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR19980066521U (ko) | 1998-12-05 |
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