KR100341156B1 - 반도체 메모리 - Google Patents

Abstract

반도체 메모리는 전원과 그라운드 간에 전류가 흐르지 않고 버스 라인의 중간전위가 실현되게 한다. 판독버스 라인 (RB) 이 로우 상태일 때, 하이 펄스가 내부 펄스 신호 (RBEQ) 로서 출력되고, 이후 N 형 트랜지스터 (N2) 및 P 형 트랜지스터 (P2) 는 온 상태로 된다. 게다가, N 형 트랜지스터 (N5) 도 온 상태로 된다. 이후, N 형 트랜지스터 (N3) 는 오프 상태로 되고, N 형 트랜지스터 (N4) 는 온 상태로 되며, 또한 P 형 트랜지스터 (P3 및 P4) 가 온 상태로 된다. 이러한 상황에 따라, 인버터 (I2) 의 출력은 로우로 되고, P 형 트랜지스터 (P1) 는 온 상태로 되며, N 형 트랜지스터 (N1) 는 오프 상태로 되고, 이에따라 판독버스 라인 (RB) 의 전위는 하이로부터 로우로 변경된다. 그 결과, RBEQ 신호는 로우로 되고, 이후 P 형 트랜지스터 (P2) 및 N 형 트랜지스터 (N2) 는 오프 상태로 되어 판독 신호 라인 (RB) 은 중간전위를 유지한다.

Description

반도체 메모리 {semiconductor memory}

본 발명은 반도체 메모리에 관한 것이다. 보다 상세하게, 본 발명은, 센스 증폭기로부터 데이터 출력 회로로 신호를 전송하는 판독버스 라인 및 데이터 입력회로로부터 기록 증폭기로 신호를 전송하는 기록버스 라인의 전위가 하이 (high) 레벨과 로우 (low) 레벨 사이의 중간전위로 되게 하는 중간전위 제공회로가 제공되는 반도체 메모리에 관한 것이다.

최근에는, 고속으로 동작하고 대용량이며 다중 비트를 갖는 반도체가 필요하다. 그러나, 메모리 용량이 증가할 때, 내부 회로의 부하 용량도 증가하고, 따라서 고속으로 동작하는 반도체 메모리가 실현되지 않는다. 특히, 센스 증폭기로부터 데이터 출력 회로로 신호를 전송하는 버스 라인 (이후, 판독버스 라인이라 칭함) 및 데이터 입력회로로부터 기록 증폭기 회로로 신호를 전송하는 버스 라인 (이후, 기록버스 라인이라 칭함) 에서 부하 용량이 현저하게 증가되었다.

이러한 이유때문에, 많은 반도체 메모리에는, 판독버스 라인과 기록버스 라인의 전송 속도를 가속시키기위해 센스 증폭기 회로 및 데이터 입력회로가 동작할 때의 시간 이후 판독버스 라인과 기록버스 라인의 전위가 즉시 중간전위로 되게 하는 중간전위 제공회로가 설치된다.

일반적으로, 이러한 중간전위 제공회로는 도 1 에 도시된 구성을 갖는다. 도 1 에서, RB 는 (도시되지 않은) 센스 증폭기로부터 데이터 출력회로 (이후, Dout 버퍼로 칭함) 로 신호를 전송하는 판독버스 라인을 나타낸다. 또한, RBEQ 는 동작의 변경시에 펄스를 발생시키는 (도시되지 않은) ATD (어드레스 천이 검출기) 회로로부터의 제어 신호를 나타낸다.

상기 중간전위 제공회로는, 반전 신호로서 신호 (RBEQ) 가 상기 중간전위 제공회로에 입력되는 인버터 (I1), 게이트와 드레인이 판독버스 라인 (RB) 에 연결된 P 형 트랜지스터 (P1) 및 N 형 트랜지스터 (N1), 소스가 전원에 연결되고 게이트가 인버터 (I1) 의 출력에 각각 연결되며 P 형 트랜지스터 (P1) 에 직렬로 연결된 P 형 트랜지스터 (P2), 및 소스가 GND 에 연결되고 게이트가 신호 (RBEQ) 에 연결되며 N 형 트랜지스터 (N1) 에 연결된 N 형 트랜지스터 (N2)를 구비한다.

이후, 중간전위 제공회로의 동작이 설명된다. 여기서, 로우로부터 하이로인 데이터를 전송하는 판독버스 라인 (RB) 의 경우가 설명된다. 도 2 는 상기 동작의 타이밍 차트이다.

우선, 신호 (RBEQ) 가 로우일 때, 인버터 (I1) 는 하이를 출력하기에, 인버터 (I1) 의 출력이 게이트에 입력되는 P 형 트랜지스터 (P2) 는 오프로 되고, 신호 (RBEQ) 가 게이트에 입력되는 N 형 트랜지스터 (N2) 는 또한 오프로 된다. 따라서, 판독버스 라인 (RB) 은 P 형 트랜지스터 (P1) 와 N 형 트랜지스터 (N1) 의 상태에 상관없이 로우를 유지한다.

다음으로, (도시되지 않은) ATD 회로가 동작할 때, 신호는 로우로부터 하이로 변경되고, 인버터 (I1) 의 출력은 로우로 변경된다. 이러한 이유때문에, 게이트에 신호 (RBEQ) 가 입력되는 N 형 트랜지스터 (N2) 및 게이트에 인버터 (I1) 의 출력이 입력되는 P 형 트랜지스터 (P2) 는 온으로 된다. 이 때, 게이트 입력이 로우이기 때문에 게이트에 판독버스 라인 (RB) 이 입력되는 N 형 트랜지스터(N1) 는 오프로 된다. P 형 트랜지스터 (P1) 의 드레인 및 게이트로의 입력이 로우로 되고 P 형 트랜지스터 (P2) 를 통해 소스에 전원이 제공되기 때문에 P 형 트랜지스터 (P1) 는 온으로 된다. 전원으로부터 P 형 트랜지스터 (P1, P2) 를 통하여 판독버스 라인 (RB) 용으로 전위가 발생하고, 이에따라 판독버스 라인 (RB) 의 전위는 로우로부터 하이로 강제적으로 변경된다. 그러나, 판독버스 라인 (RB) 의 전위가 N 형 트랜지스터 (N1) 의 임계값보다 커질 때, 게이트 입력으로서 판독버스 라인 (RB) 의 전위가 입력되는 N 형 트랜지스터 (N1) 는 온으로 된다. 이러한 이유때문에, 판독버스 라인 (RB) 의 전위가 어떤 값으로 증가될 때, P 형 트랜지스터 (P1) 의 전류 기능은 N 형 트랜지스터 (N1) 의 전류 기능과 동일하게 되며, 전위는 일정하게 되고, 따라서 신호 (RBEQ) 가 로우로 변경될 때까지 그 상태가 유지된다. 이때 판독버스 라인 (RB) 의 전위는 P 형 트랜지스터 (P1) 및 N 형 트랜지스터 (N1) 의 전류 기능 비율에 따라 설정된다. 흔히, 대부분의 경우에, 전원의 1/2 배가 되도록 설정된다.

신호 (RBEQ) 의 상태가 로우로 변경될 때, 상기한 바와 같이, P 형 트랜지스터 (P2) 및 N 형 트랜지스터 (N2) 는 오프로 되고, 판독버스 라인 (RB) 은 전위를 유지한다. 그러나, 이때 데이터가 센스 증폭기 회로로부터 출력될 때, 판독버스 라인은 적은 전위 변화로도 하이로 된다.

상기한 바와같은 중간전위 제공회로가 사용되고, 센스 증폭기 회로로부터의 데이터 출력이 변경되기 전에 즉시 판독버스 라인 (RB) 이 중간전위가 되게 하며, 따라서 반도체 메모리의 고속 동작이 실현될 수 있다.

또한, 기록버스 라인에서, 상기 기록버스 라인의 동작은 상기한 동작과 거의 동일하고, 로우로부터 하이로인 데이터를 전송하는 기록버스 라인 (WB) 인 경우가 설명된다.

우선, 신호 (WBEQ) 가 로우일 때, 인버터 (I1) 는 하이를 출력하기에, 인버터 (I1) 의 출력이 게이트에 입력되는 P 형 트랜지스터 (P2) 는 오프로 되고, 신호 (WBEQ) 가 게이트에 입력되는 N 형 트랜지스터 (N2) 는 또한 오프로 된다. 따라서, 기록버스 라인 (WB) 은 P 형 트랜지스터 (P1) 와 N 형 트랜지스터 (N1) 의 상태에 상관없이 로우를 유지한다.

다음으로, (도시되지 않은) ATD 회로가 동작할 때, 신호는 로우로부터 하이로 변경되고, 인버터 (I1) 의 출력은 로우로 변경된다. 이러한 이유때문에, 게이트 입력으로서 신호 (WBEQ) 가 입력되는 N 형 트랜지스터 (N2) 및 게이트 입력으로서 인버터 (I1) 의 출력이 입력되는 P 형 트랜지스터 (P2) 는 온으로 된다. 이 때, 게이트 입력이 로우이기 때문에 게이트 입력으로서 기록버스 라인 (WB) 이 입력되는 N 형 트랜지스터 (N1) 는 오프로 된다. P 형 트랜지스터 (P1) 의 드레인 및 게이트로의 입력이 로우로 되고 P 형 트랜지스터 (P2) 를 통해 소스에 전원이 제공되기 때문에 P 형 트랜지스터 (P1) 는 온으로 된다. 전원으로부터 전위가 P 형 트랜지스터 (P1, P2) 를 통하여 기록버스 라인 (WB) 용으로 생성되고, 이에따라 기록버스 라인 (WB) 의 전위는 로우로부터 하이로 강제적으로 변경된다. 그러나, 기록버스 라인 (WB) 의 전위가 N 형 트랜지스터 (N1) 의 임계값보다 커질 때, 게이트 입력으로서 기록버스 라인 (WB) 의 전위가 입력되는 N 형 트랜지스터(N1) 는 온으로 된다. 이러한 이유때문에, 기록버스 라인 (WB) 의 전위가 어떤 값으로 증가될 때, P 형 트랜지스터 (P1) 의 전류 기능은 N 형 트랜지스터 (N1) 의 전류 기능과 동일하게 되며, 전위는 일정하게 되고, 따라서 신호 (WBEQ) 가 로우로 변경될 때까지 그 상태가 유지된다. 이때 기록버스 라인 (WB) 의 전위는 P 형 트랜지스터 (P1) 및 N 형 트랜지스터 (N1) 의 전류 기능 비율에 따라 설정된다. 흔히, 대부분의 경우에, 전원의 1/2 배가 되도록 설정된다.

신호 (WBEQ) 의 상태가 로우로 변경될 때, 상기한 바와 같이, P 형 트랜지스터 (P2) 및 N 형 트랜지스터 (N2) 는 오프로 되고, 기록버스 라인 (WB) 은 전위를 유지한다. 그러나, 이때 데이터가 센스 증폭기 회로로부터 출력될 때, 기록버스 라인은 적은 전위 변화로도 하이로 된다.

그러나, 종래의 중간전위 제공회로에서 동작 전류가 증가되는 문제점이 발생한다. 특히, 다중 비트의 경우에, 모든 비트마다 판독버스 라인과 기록버스 라인이 있기에, 중간전위 제공회로의 수는 커지게 되며, 이에따라 동작 전류가 현저히 증가한다.

상기한 바와같이, 종래의 중간전위 제공회로로 인해 P 형 트랜지스터 및 N 형 트랜지스터가 온으로 되고, 판독버스 라인 및 기록버스 라인이 전류 기능의 비율에 따라 중간전위로 되기 때문에, 중간전위 제공회로가 온일 때 주기 (t; 도 2) 동안 전류 (Ivg) 가 전원과 GND 간에 흐른다.

상기한 바를 고려할 때, 본 발명의 목적은, 전원과 GND 간의 전류가 흐르는버스 라인이 중간전위가 되게 하는 반도체 메모리를 제공하여 상기한 문제점을 해결하는 것이다.

본 발명의 반도체 메모리에는 전위 비교회로가 설치되며, 여기서 내부 전위 제공회로의 제어 신호가 하이 레벨인 주기동안에만, (기록버스 라인, 기록/판독버스 라인) 판독버스 라인의 전위가 기준 전위와 비교되고, 이후 상기 전위 비교회로로 인해 제 1 P 형 트랜지스터 또는 제 1 N 형 트랜지스터중 한 개가 온으로 된다.

본 발명의 제 1 실시예에 따라, 상기 목적을 달성하기위해, 소정의 제어 신호를 반전하는 인버터, 센스 증폭기로부터 데이터 출력 회로로 신호를 전송하는 판독버스 라인에 드레인이 연결된 제 1 P 형 트랜지스터 및 제 1 N 형 트랜지스터, 소스가 전원에 연결되고 게이트가 상기 인버터의 출력에 연결되며 상기 제 1 P 형 트랜지스터에 직렬로 연결된 제 2 P 형 트랜지스터, 소스가 그라운드에 연결되고 게이트가 상기 인버터의 입력에 연결되며 상기 제 1 N 형 트랜지스터에 직렬로 연결되고 이에따라 제어 신호가 상기 게이트에 입력되는 제 2 N 형 트랜지스터를 구비하는 반도체 메모리가 제공되며, 상기 반도체 메모리는, 판독버스 라인이 로우로부터 하이인 데이터를 전송할 때 제어 신호가 로우로부터 하이로 변경되게 하며, 그 결과 상기 판독버스 라인의 전위가 중간전위로 될 때 상기 제어 신호가 로우로 되게하고, 이에따라 상기 판독버스 라인의 전위가 중간전위로 되게 하는 중간전위 제공회로, 및 제 1 P 형 트랜지스터 또는 제 1 N 형 트랜지스터중 한 개만이 온으로 되기 전에 상기 제어 신호가 하이 레벨일 때의 시간 주기동안에만 상기 판독버스 라인의 전위가 기준 전위와 비교되는 전위 비교회로를 구비한다.

본 발명의 제 2 실시예에 따라, 기준 전위가 상기 판독버스 라인의 전위와 상이할 때에만 제 1 N 형 트랜지스터 또는 제 1 P 형 트랜지스터중 한 개가 온으로 되게 하는 상기 전위 비교회로가 구비된 반도체 메모리가 제공된다.

본 발명의 제 3 실시예에 따라, 소스가 판독버스 라인에 연결된 제 3 N 형 트랜지스터, 소스가 전원에 연결되고 드레인이 상기 제 3 N 형 트랜지스터의 드레인에 연결된 제 3 P 형 트랜지스터, 게이트가 기준 전위에 연결된 제 4 N 형 트랜지스터, 게이트와 드레인이 서로 연결되며 소스가 전원에 연결되고 상기 게이트가 상기 제 3 P 형 트랜지스터의 게이트에 연결되며 상기 드레인이 제 4 N 형 트랜지스터의 드레인에 연결된 제 4 P 형 트랜지스터, 소스가 그라운드에 연결되고 드레인이 상기 제 3 및 제 4 N 형 트랜지스터의 소스에 연결되며 이에따라 제어 신호가 게이트에 입력되는 제 5 N 형 트랜지스터, 및 입력이 제 3 P 형 및 제 3 N 형 트랜지스터의 드레인에 연결되고 출력이 제 1 P 형 및 제 1 N 형 트랜지스터의 게이트에 연결된 인버터를 구비하는 반도체 메모리가 제공된다.

상기한 바와같이, 제 3 및 제 4 P 형 트랜지스터의 게이트 전위가 감소할 때, 제 3 및 제 4 P 형 트랜지스터는 온으로 되고, 노드의 전위는 하이로 된다. 제 4 및 제 5 N 형 트랜지스터로 인해 제 4 P 형 트랜지스터의 드레인의 전위는 제 4 및 제 5 N 형 트랜지스터를 통해 로우로 되고, 따라서 제 3 및 제 4 P 형 트랜지스터의 게이트 전위는 로우를 유지한다. 이러한 이유때문에, 노드의 전위가 입력되는 제 2 인버터는 로우를 출력한다. 게이트 입력으로서 상기 로우가 입력되는 제 1 P 형 트랜지스터는 온으로 되고, 제 1 N 형 트랜지스터는 오프로 되며, 따라서 판독버스 라인은 제 2 및 제 1 P 형 트랜지스터를 통해 로우로부터 하이로 변경된다. 그러나, 판독버스 라인이 중간전위 레벨에 이를 때 반도체 메모리로 인해 내부 펄스 신호는 로우로 되고, 따라서 게이트 입력으로서 신호가 입력되는 제 2 P 형 트랜지스터 및 제 2 N 형 트랜지스터는 오프로 되며, 이에따라 판독버스 라인은 중간전위 레벨로 전위를 유지한다. 그 결과, 판독버스 라인의 전위는 센스 증폭기 회로로부터의 출력에 따라 중간전위로부터 하이 또는 로우로 변경된다. 이러한 이유 때문에, 종래 시스템의 효과와 동일한 효과가 얻어질 수 있고, 전원과 GND 간에 흐르는 전류를 조절할 수 있다.

본 발명의 제 4 실시예에 따라서, 소정의 제어 신호를 반전하는 인버터, 데이터 입력회로로부터 기록 증폭기 회로로 신호를 전송하는 기록버스 라인에 드레인이 연결된 제 1 P 형 트랜지스터 및 제 1 N 형 트랜지스터, 소스가 전원에 연결되고 게이트가 상기 인버터의 출력에 연결되며 제 1 P 형 트랜지스터에 직렬로 연결된 제 2 P 형 트랜지스터, 및 소스가 그라운드에 연결되고 게이트가 상기 인버터의 입력에 연결되며 이에따라 상기 제어 신호가 상기 게이트에 입력되고 제 1 N 형 트랜지스터에 직렬로 연결된 제 2 N 형 트랜지스터를 포함하는 반도체 메모리가 제공되며, 상기 반도체 메모리는, 상기 기록버스 라인이 로우로부터 하이로 데이터를 전송할 때 중간전위 제공회로로 인해 상기 제어 신호가 로우로부터 하이로 변경되며, 그 결과, 상기 기록버스 라인의 전위가 중간전위로 될 때 상기 제공회로로 인해 상기 제어 신호가 로우로 되고, 이에따라 상기 기록버스 라인의 전위가 중간전위로 되는 상기 중간전위 제공회로, 및 상기 제 1 P 형 트랜지스터 또는 상기 제 1 N 형 트랜지스터중 한 개만이 온으로 되기 전에, 상기 제어 신호가 하이 레벨일 때의 시간 주기동안에만 상기 기록버스 라인의 전위가 기준 전위와 비교되는 전위 비교회로를 구비한다.

본 발명의 제 5 실시예에 따라서, 기준 전위가 기록버스 라인의 전위와 상이할 때에만 전위 비교회로로 인해 제 1 N 형 트랜지스터 또는 제 1 P 형 트랜지스터중 한 개가 온되게 하는 반도체 메모리가 제공된다.

본 발명의 제 6 실시예에 따라서, 게이트가 판독버스 라인에 연결된 제 3 N 형 트랜지스터, 소스가 전원에 연결되고 드레인이 상기 제 3 N 형 트랜지스터의 드레인에 연결된 제 3 P 형 트랜지스터, 게이트가 기준 전위에 연결된 제 4 N 형 트랜지스터, 게이트와 드레인이 서로 연결되며 소스가 전원에 연결되고 게이트가 상기 제 3 P 형 트랜지스터의 게이트에 연결되며 드레인이 상기 제 4 N 형 트랜지스터의 드레인에 연결된 제 4 P 형 트랜지스터, 소스가 그라운드에 연결되고 드레인이 상기 제 3 및 상기 제 4 N 형 트랜지스터의 소스에 연결되며 이에따라 상기 제어 신호가 게이트에 입력되는 제 5 N 형 트랜지스터, 및 입력이 상기 제 3 P 형 및 상기 제 3 N 형 트랜지스터의 드레인에 연결되고 출력이 상기 제 1 P 형 및 상기 제 1 N 형 트랜지스터의 게이트에 연결된 인버터를 구비하는 반도체 메모리가 제공된다.

상기한 바와같이, 제 3 및 제 4 P 형 트랜지스터의 게이트 전위가 감소할 때, 상기 제 3 및 제 4 P 형 트랜지스터는 온되어, 노드의 전위가 하이로 된다. 제 4 및 제 5 N 형 트랜지스터로 인해 제 4 P 형 트랜지스터의 드레인의 전위가 제 4 및 제 5 N 형 트랜지스터를 통해 로우로 되고, 따라서 제 3 및 제 4 P 형 트랜지스터의 게이트 전위는 로우를 유지한다. 이러한 이유때문에, 노드의 전위가 입력되는 제 2 인버터는 로우를 출력한다. 게이트 입력으로서 상기 로우가 입력되는 제 1 P 형 트랜지스터는 온 되고, 제 1 N 형 트랜지스터는 오프되며, 따라서 기록버스 라인은 제 2 및 제 1 P 형 트랜지스터를 통해 하이로부터 로우로 변경된다. 그러나, 기록버스 라인이 중간전위 레벨로 될 때 반도체 메모리로 인해 내부 펄스 신호가 로우로 되며, 따라서 게이트 입력으로서 신호가 입력되는 제 2 P 형 트랜지스터 및 제 2 N 형 트랜지스터는 오프되고, 따라서 기록버스 라인은 중간전위 레벨로 전위를 유지한다. 그 결과, 기록버스 라인의 전위는 기록 증폭기 회로의 출력에 따라 중간전위로부터 하이 또는 로우로 변경된다. 이러한 이유 때문에, 종래 시스템의 효과와 동일한 효과가 얻어질 수 있고, 전원과 GND 간에 흐르는 전류를 조절할 수 있다.

본 발명의 제 7 실시예에 따라서, 센스 증폭기로부터 데이터 출력 회로로 신호를 전송하는 판독버스 라인 및 데이터 입력회로로부터 공통인 기록 증폭기 회로로 신호를 전송하는 기록버스 라인을 사용하는 기록/판독버스 라인에 드레인이 각각 연결된 제 1 N 형 트랜지스터 및 제 1 P 형 트랜지스터, 상기 제 1 P 형 트랜지스터에 직렬로 연결되고 제 2 P 형 트랜지스터의 소스가 전원에 연결된 상기 제 2 P 형 트랜지스터, 및 상기 제 2 P 형 트랜지스터에 직렬로 연결되고 제 2 N 형 트랜지스터의 소스가 그라운드에 연결된 상기 제 2 N 형 트랜지스터를 포함하는 중간전위 제공회로, 게이트가 상기 기록/판독버스 라인에 연결된 제 3 N 형 트랜지스터, 소스가 전원에 연결되고, 드레인이 상기 제 3 N 형 트랜지스터의 드레인에 연결된 제 3 P 형 트랜지스터, 게이트가 기준 전위에 연결된 제 4 N 형 트랜지스터, 게이트와 드레인이 서로 연결되고, 소스가 상기 전원에 연결되며, 상기 게이트가 상기 제 3 P 형 트랜지스터의 게이트에 연결되고, 상기 드레인이 상기 제 4 N 형 트랜지스터의 드레인에 연결된 제 4 P 형 트랜지스터, 소스가 상기 그라운드에 연결되고, 드레인이 상기 제 3 N 형 및 상기 제 4 N 형 트랜지스터의 소스에 각각 연결된 제 5 N 형 트랜지스터, 입력이 상기 제 3 N 형 트랜지스터의 상기 드레인에 연결되고, 출력이 상기 제 1 P 형 트랜지스터 및 상기 제 1 N 형 트랜지스터의 게이트에 각각 연결된 제 1 인버터, 출력이 상기 제 2 N 형 및 상기 제 5 N 형 트랜지스터의 게이트에 각각 연결된 제 2 인버터, 래치 회로, 상기 제 2 인버터의 입력/출력에 따라 온/오프를 수행하는 상기 래치 회로의 입력과 상기 기록/판독버스 라인간에 제공되는 전송 스위치, 상기 래치 회로의 출력과 상기 기록/판독버스 라인의 전위가 입력되는 배타적-OR 회로, 상기 배타적-OR 회로의 출력을 반전하는 제 3 인버터, 및 출력이 상기 제 2 P 형 트랜지스터의 게이트 및 상기 제 2 인버터의 입력에 연결되고, 상기 제 3 인버터의 출력과 소정의 제어 신호가 입력되는 NAND 회로를 구비하는 반도체 메모리가 제공된다.

상기한 바와같이, 기록/판독버스 라인의 전위가 중간전위로 될 때, 상기 기록/판독버스 라인으로부터의 입력은 래치 회로의 로우 출력에 대하여 하이로 되고, 따라서 배타적 OR 회로는 하이를 출력하여 신호가 제 6 인버터를 통해 로우로 된다. 상기 신호가 로우로 되기에, NAND 회로의 출력은 로우 출력으로부터 하이 출력으로 변경되고, 전위 비교회로 및 중간전위 제공회로의 동작은 중간전위를 유지하도록 정지될 수 있다. 상기 시스템을 이용하기 때문에, 내부 펄스 신호의 펄스폭은 길어지고, 그 결과 기록/판독버스 라인의 전위가 크게 증가 또는 감소되는 것이 방지될 수 있으며, 따라서 내부 펄스 신호의 펄스폭 조절이 쉽게 행해질 수 있는 이점이 있다.

본 발명의 명백한 특징 및 목적은 다음에 따르는 상세한 설명과 첨부된 도면에서 보다 확실히 이해될 것이다. 그러나, 도면은 단지 예시된 것이며 본 발명을 제한하지 않는다.

도 1 은 종래 예를 도시하는 회로도.

도 2 는 도 1 회로의 동작을 설명하는 타이밍 차트.

도 3 은 본 발명의 제 1 실시예에 따른 반도체 메모리의 주요 부분을 도시하는 회로도.

도 4 는 도 3 회로의 동작을 설명하는 타이밍 차트.

도 5 는 본 발명의 제 2 실시예에 따른 반도체 메모리의 회로도.

도 6 은 도 5 회로의 동작을 설명하는 타이밍 차트.

도 7 은 본 발명의 제 3 실시예에 따른 반도체 메모리의 회로도.

도 8 은 도 7 회로의 동작을 설명하는 타이밍 차트.

도면의 주요부분에 대한 부호설명

P1, P2 P 형 트랜지스터 N1, N2 N 형 트랜지스터

RB 판독버스 라인 WB 기록버스 라인

C1 전위 비교회로 C2 중간전위 제공회로

C3 제어회로 VCC 전원

본 발명의 바람직한 실시예가 첨부된 도면에 따라 상세히 설명된다.

도 3 에서, 본 발명의 바람직한 실시예의 반도체 메모리에는 중간전위 제공회로 (C2), 및 전위 비교회로 (C1) 가 설치된다.

중간전위 제공회로 (C2) 는 판독버스 라인 (RB) 이 하이 및 로우 사이인 중간전위가 되게 한다. 상기 판독버스 라인은 도 3 에 도시되지 않은 센스 증폭기로부터 'Dout buffer' (데이터 출력 버퍼) 로 신호를 전송한다. 중간전위 제공회로 (C2) 는, 소스가 전원 (VCC) 에 연결되고 내부 펄스 신호 (RBEQ) 가 인버터 (I1) 에 의해 반전되는 식으로 얻어진 신호 (S1) 에 게이트가 연결된 P 형 트랜지스터 (P2), 게이트가 신호 (S2) 에 연결되고 P 형 트랜지스터 (P2) 의 드레인에 직렬로 연결된 P 형 트랜지스터 (P1), 소스가 GND에 연결되고 게이트가 신호 (RBEQ) 에 연결된 N 형 트랜지스터 (N2), 및 게이트가 신호 (S2) 에 연결되고 N 형 트랜지스터 (N2) 의 드레인에 연결된 N 형 트랜지스터 (N1) 를 구비하며, N 형 트랜지스터 (N1) 및 P 형 트랜지스터 (P1) 의 드레인이 판독버스 라인 (RB) 에 연결되어 있다.

전위 비교회로 (C1) 는, 소스가 전원 (VCC) 에 연결되고 게이트가 서로 연결된 P 형 트랜지스터 (P3, P4), 게이트가 기준 전위 (Vref) 에 연결되고 드레인이 P 형 트랜지스터 (P4) 의 게이트와 드레인에 연결된 N 형 트랜지스터 (N4), 게이트가 판독버스 라인 (RB) 에 연결되고 드레인이 P 형 트랜지스터 (P3) 의 드레인에 연결된 N 형 트랜지스터 (N3), 소스가 GND 에 연결되고 드레인이 N 형 트랜지스터 (N3, N4) 의 소스에 연결되며 게이트 입력으로서 내부 펄스 신호 (RBEQ) 가 입력되는 N 형 트랜지스터 (N5), 및 노드 (S3) 의 전위가 입력되고 출력 (S2) 이 중간전위 제공회로 (C2) 내의 P 형 트랜지스터 (P1) 및 N 형 트랜지스터 (N1) 의 게이트에 연결된 인버터 (I2) 를 구비하며, 상기 전위 비교회로 (C1) 는 내부 펄스 신호 (RBEQ) 를 수신하여 상기 펄스 주기동안에만 동작한다.

다음으로, 판독버스 라인 (RB) 이 로우 상태인 경우에 본 실시예의 동작이 도 3 과 도 4 에서 설명된다. 우선, 데이터가 센스 증폭기 회로로부터 출력되기 전에, 도 4 에 도시된 내부 펄스 신호 (RBEQ) 와 같은 하이 펄스가 출력된다. 인버터 (I1) 에는 도 4 에 도시된 신호 (S1) 와 같은 로우 펄스를 출력하기 전에 내부 펄스 신호 (RBEQ) 가 입력된다. 상기한 신호 (RBEQ 및 S1) 가 게이트 입력으로서 입력되는 N 형 트랜지스터 (N2) 및 P 형 트랜지스터 (P2) 는 주기내에서 온 된다. 또한, 신호 (RBEQ) 를 수신하는 전위 비교회로 (C1) 내의 N 형 트랜지스터 (N5) 는 온 상태로 된다. 이 때, 판독버스 라인 (RB) 이 로우 상태이기에, N형 트랜지스터 (N3) 의 입력은 로우로 되고, 따라서 N 형 트랜지스터 (N3) 는 오프된다. 그러나, N 형 트랜지스터 (N5) 가 온이고 소스가 GND 레벨이기 때문에 게이트 입력으로서 기준 전위 (Vref) 가 입력되는 N 형 트랜지스터 (N4) 는 온으로 되고, 따라서 N 형 트랜지스터 (N4) 는 P 형 트랜지스터 (P3, P4) 의 게이트 전위를 감소시키도록 기능한다. P 형 트랜지스터 (P3, P4) 의 게이트 전위가 감소할 때, P 형 트랜지스터 (P3, P4) 는 온 되어, 노드 (S3) 의 전위는 도 4 에 도시된 바와같이 하이로 된다. N 형 트랜지스터 (N4, N5) 는 P 형 트랜지스터 (P4) 의 드레인의 전위가 N 형 트랜지스터 (N4, N5) 를 통해 로우로 되게 하며, 따라서, P 형 트랜지스터 (P3, P4) 의 게이트 전위는 로우 상태를 유지한다. 이러한 이유 때문에, 노드 (S3) 의 전위가 입력되는 인버터 (I2) 는 로우를 출력한다. 상기 로우가 게이트 입력으로서 입력되는 P 형 트랜지스터 (P1) 는 온 되고, N 형 트랜지스터 (N1) 는 오프되며, 따라서 도 4 에 도시된 바와같이 판독버스 라인 (RB) 은 P 형 트랜지스터 (P2, P1) 를 통해 로우로부터 하이로 변경된다. 그러나, 판독버스 라인 (RB) 이 중간전위 레벨에 이를 때 반도체 메모리로 인해 내부 펄스 신호 (RBEQ) 는 로우로 되고, 따라서 게이트 입력으로서 신호 (RBEQ) 가 입력되는 P 형 트랜지스터 (P2) 및 N 형 트랜지스터 (N2) 는 오프로 되며, 이에따라 판독버스 라인 (RB) 은 중간전위 레벨로 전위를 유지한다. 그 결과, 판독버스 라인 (RB) 의 전위는 센스 증폭기 회로로부터의 출력에 따라 중간전위로부터 하이 또는 로우로 변경된다. 이러한 이유 때문에, 종래 시스템의 효과와 동일한 효과가 얻어질 수 있고, 전원과 GND 간에 흐르는 전류를 조절할 수 있다.

도 5 는 본 발명의 제 2 실시예로서 기록버스 라인 (WB) 의 중간전위 제공회로가 설치된 반도체 메모리를 도시하는 회로도이다. 도 6 은 그 타이밍 차트이다.

도 5 에서, 본 발명의 제 2 실시예의 반도체 메모리에는 중간전위 제공회로 (C2), 제 1 실시예에서와 동일한 전위 비교회로 (C1) 가 설치된다.

중간전위 제공회로 (C2) 는 기록버스 라인 (WB) 이 하이 레벨과 로우 레벨 사이인 중간전위로 되게 한다. 기록버스 라인은 도 5 에 도시되지 않은 센스 증폭기 회로로부터 기록 증폭기로 신호를 전송한다. 중간전위 제공회로 (C2) 는, 소스가 전원 (VCC) 에 연결되고 내부 펄스 신호 (WBEQ) 가 인버터 (I1) 에 의해 반전되는 식으로 얻어진 신호 (S1) 에 게이트가 연결된 P 형 트랜지스터 (P2), 게이트가 신호 (S2) 에 연결되고 P 형 트랜지스터 (P2) 의 드레인에 직렬로 연결된 P 형 트랜지스터 (P1), 소스가 GND 에 연결되고 게이트가 신호 (WBEQ) 에 연결된 N 형 트랜지스터 (N2), 및 게이트가 신호 (S2) 에 연결되고 N 형 트랜지스터 (N2) 의 드레인에 연결된 N 형 트랜지스터 (N1) 를 구비하며, N 형 트랜지스터 (N1) 및 P 형 트랜지스터 (P1) 의 드레인이 기록버스 라인 (WB) 에 연결되어 있다.

전위 비교회로 (C1) 는, 소스가 전원 (VCC) 에 연결되고 게이트가 서로 연결된 P 형 트랜지스터 (P3, P4), 게이트가 기준 전위 (Vref) 에 연결되고 드레인이 P 형 트랜지스터 (P4) 의 게이트와 드레인에 연결된 N 형 트랜지스터 (N4), 게이트가 기록버스 라인 (WB) 에 연결되고 드레인이 P 형 트랜지스터 (P3) 의 드레인에 연결된 N 형 트랜지스터 (N3), 소스가 GND 에 연결되고 드레인이 N 형 트랜지스터 (N3,N4) 의 소스에 연결되며 게이트 입력으로서 내부 펄스 신호 (WBEQ) 가 입력되는 N 형 트랜지스터 (N5), 및 노드 (S3) 의 전위를 입력하고 출력 (S2) 이 중간전위 제공회로 (C2) 내의 P 형 트랜지스터 (P1) 및 N 형 트랜지스터 (N1) 의 게이트에 연결된 인버터 (I2) 를 구비하며, 상기 전위 비교회로 (C1) 는 내부 펄스 신호 (WBEQ) 를 수신하여 상기 펄스 주기동안에만 동작한다.

다음으로, 기록버스 라인 (WB) 이 로우 상태인 경우에 본 실시예의 동작이 도 5 과 도 6 에서 설명된다. 우선, 데이터가 센스 증폭기 회로로부터 출력되기 전에, 도 6 에 도시된 내부 펄스 신호 (WBEQ) 와 같은 하이 펄스가 출력된다. 인버터 (I1) 에는 도 6 에 도시된 신호 (S1) 와 같은 로우 펄스를 출력하기 전에 내부 펄스 신호 (WBEQ) 가 입력된다. 상기한 신호 (WBEQ 및 S1) 가 게이트 입력으로서 입력되는 N 형 트랜지스터 (N2) 및 P 형 트랜지스터 (P2) 는 주기내에서 온 된다. 또한, 신호 (WBEQ) 를 수신하는 전위 비교회로 (C1) 내의 N 형 트랜지스터 (N5) 는 온 상태로 된다. 이 때, 기록버스 라인 (WB) 이 로우 상태이기에, N 형 트랜지스터 (N3) 의 입력은 로우로 되고, 따라서 N 형 트랜지스터 (N3) 는 오프된다. 그러나, N 형 트랜지스터 (N5) 가 온이고 소스가 GND 레벨이기 때문에 게이트 입력으로서 기준 전위 (Vref) 가 입력되는 N 형 트랜지스터 (N4) 는 온으로 되고, 따라서 N 형 트랜지스터 (N4) 는 P 형 트랜지스터 (P3, P4) 의 게이트 전위를 감소시키도록 기능한다. P 형 트랜지스터 (P3, P4) 의 게이트 전위가 감소할 때, P 형 트랜지스터 (P3, P4) 는 온 되어, 노드 (S3) 의 전위는 도 6 에 도시된 바와같이 하이로 된다. N 형 트랜지스터 (N4, N5) 는 P 형 트랜지스터 (P4) 의드레인의 전위가 N 형 트랜지스터 (N4, N5) 를 통해 로우로 되게 하며, 따라서, P 형 트랜지스터 (P3, P4) 의 게이트 전위는 로우 상태를 유지한다. 이러한 이유 때문에, 노드 (S3) 의 전위가 입력되는 인버터 (I2) 는 로우를 출력한다. 상기 로우가 게이트 입력으로서 입력되는 P 형 트랜지스터 (P1) 는 온 되고, N 형 트랜지스터 (N1) 는 오프되며, 따라서 도 6 에 도시된 바와같이 기록버스 라인 (WB) 은 P 형 트랜지스터 (P2, P1) 를 통해 로우로부터 하이로 변경된다. 그러나, 기록버스 라인 (WB) 이 중간전위 레벨에 이를 때 반도체 메모리로 인해 내부 펄스 신호 (WBEQ) 는 로우로 되고, 따라서 게이트 입력으로서 신호 (WBEQ) 가 입력되는 P 형 트랜지스터 (P2) 및 N 형 트랜지스터 (N2) 는 오프로 되며, 이에따라 기록버스 라인 (WB) 은 중간전위 레벨로 전위를 유지한다. 그 결과, 기록버스 라인 (WB) 의 전위는 센스 증폭기 회로로부터의 출력에 따라 중간전위로부터 하이 또는 로우로 변경된다. 이러한 이유 때문에, 종래 시스템의 효과와 동일한 효과가 얻어질 수 있고, 전원과 GND 간에 흐르는 전류를 조절할 수 있다.

도 7 은 본 발명의 제 3 실시예를 도시한다. 상기 실시예에서, 판독버스 라인 및 기록버스 라인은 공통으로 사용된다 (이후, 기록/판독버스 라인(WRB) 으로 칭함). 도 3 의 회로에 부가되며, 전위 비교회로 (C1) 및 중간전위 제공회로를 제어하기위해 기록/판독버스 라인 (WRB) 의 전위 변화 및 내부 펄스 신호 (WREQ) 를 감지하는 제어 회로 (C3) 가 제공된다.

제어 회로 (C3) 는, 전송 스위치 (T1), 인버터 (I4) 가 인버터 (I5) 에 직렬로 연결되고 인버터 (I5) 의 출력이 인버터 (I4) 의 게이트에 연결된 래치 회로(L1), 래치 회로 (L1) 의 출력과 기록/판독버스 라인 (WRB) 의 신호가 입력되는 배타적 OR 회로 (EOR), 배타적 OR 회로 (EOR) 의 출력을 반전하는 인버터 (I6), 및 출력이 P 형 트랜지스터 (P2) 의 게이트와 인버터 (I3) 의 입력에 연결되고 입력으로서 내부 펄스 신호 (WREQ) 및 인버터 (I6) 의 출력 (S4) 이 입력되는 반전된 ADN 회로 (NAND 회로; ND) 를 구비한다.

다음으로, 제 3 실시예의 동작이 설명된다.

내부 펄스 신호 (WREQ) 가 로우로부터 하이로 변경될 때, 전위 비교회로 (C1) 및 중간전위 제공회로 (C2) 는 기록/판독버스 라인 (WRB) 의 전위가 상기한 실시예와 유사한 중간전위로 변경되도록 동작한다. 이 때, 전송 스위치 (T1) 는, 신호 (S1) 및 상기 신호 (S1) 를 반전하여 얻어진 신호를 수신하는 동안 오프된다. 이러한 이유때문에, 래치 회로 (L1) 는 기록/판독버스 라인 (WRB) 의 초기 전위를 유지하게 되고, 따라서 래치 회로 (L1) 는 로우를 배타적 OR 회로 (EOR) 에 입력한다. 기록/판독버스 라인 (WRB) 에 관하여, 신호 (S4) 는 우선 로우 입력때문에 하이이다. 그 결과, 기록/판독버스 라인 (WRB) 의 전위가 중간전위로 될 때, 기록/판독버스 라인 (WRB) 으로부터의 입력은 래치 회로 (L1) 의 로우 출력에 대하여 하이로 되고, 이에따라 신호 (S4) 가 인버터 (I6) 를 통해 로우가 되도록 배타적 OR 회로 (EOR) 는 하이를 출력한다. 신호 (S4) 가 로우로 되기에, NAND 회로 (ND) 의 출력은 로우 출력으로부터 하이 출력으로 변경되어, 제 3 실시예는 전위 비교회로 (C1) 및 중간전위 제공회로 (C2) 가 정지되어 중간전위를 유지하도록 한다.

상기 시스템을 이용하기 때문에, 내부 펄스 신호 (WREQ) 의 펄스폭은 길어지고, 그 결과 기록/판독버스 라인 (WRB) 의 전위가 크게 증가 또는 감소되는 것이 방지될 수 있으며, 따라서 내부 펄스 신호 (WREQ) 의 펄스폭 조절이 쉽게 행해질 수 있는 이점이 있다.

상기한 바와같이, 본 발명에 따라, 판독버스 라인 또는 기록버스 라인의 전위가 기준 전위와 비교되고, 중간전위 제어회로내의 P 형 트랜지스터 또는 N 형 트랜지스터중 한 개만이 온 되도록 제어하고, 따라서 전원과 GND 간에 흐르는 전류가 감소될 수 있는 전위 비교회로가 제공된다.

본 발명의 바람직한 실시예가 특정 용어를 사용하여 설명되었지만, 이러한 설명은 단지 예를 든 것이며, 다음에 따르는 청구범위의 사상 또는 범위로부터 벗어나지 않고 변경 및 수정이 있을 수 있다.

본 발명에 따른 시스템을 이용하기 때문에, 내부 펄스 신호 (WREQ) 의 펄스폭은 길어지고, 그 결과 기록/판독버스 라인 (WRB) 의 전위가 크게 증가 또는 감소되는 것이 방지될 수 있으며, 따라서 내부 펄스 신호 (WREQ) 의 펄스폭 조절이 쉽게 행해질 수 있는 이점이 있다.

상기한 바와같이, 본 발명에 따라, 판독버스 라인 또는 기록버스 라인의 전위가 기준 전위와 비교되고, 중간전위 제어회로내의 P 형 트랜지스터 또는 N 형 트랜지스터중 한 개만이 온 되도록 제어하고, 따라서 전원과 GND 간에 흐르는 전류가 감소될 수 있는 전위 비교회로가 제공된다.

Claims (7)

1. 소정의 제어 신호를 반전하는 인버터;

   센스 증폭기로부터 데이터 출력회로로 신호를 전송하는 판독버스 라인에 드레인이 연결된, 제 1 P 형 트랜지스터 및 제 1 N 형 트랜지스터;

   상기 제 1 P 형 트랜지스터에 직렬로 연결되며, 소스가 전원에 연결되고, 게이트가 상기 인버터의 출력에 연결된 제 2 P 형 트랜지스터; 및

   상기 제 1 N 형 트랜지스터에 직렬로 연결되고, 소스가 그라운드에 연결되며, 게이트가 상기 인버터의 입력에 연결되고, 이에따라 상기 제어 신호가 상기 게이트에 입력되는 제 2 N 형 트랜지스터를 구비하는 반도체 메모리로서,

   상기 판독버스 라인이 로우로부터 하이인 데이터를 전송할 때 중간전위 제공회로로 인해 상기 제어 신호가 로우로부터 하이로 변경되며, 이어서, 상기 판독버스 라인의 전위가 중간전위로 될 때 상기 중간전위 제공회로로 인해 상기 제어 신호가 로우로 되고, 이에따라 상기 판독버스 라인의 전위가 중간전위로 되는 상기 중간전위 제공회로; 및

   상기 제 1 P 형 트랜지스터 또는 상기 제 1 N 형 트랜지스터중 한 개만이 온으로 되기 전에, 상기 제어 신호가 하이 레벨일 때의 시간 주기동안에만 상기 판독버스 라인의 전위가 기준 전위와 비교되는 전위 비교회로를 구비하는 것을 특징으로 하는 반도체 메모리.
2. 제 1 항에 있어서, 상기 기준 전위의 전위가 상기 판독버스 라인의 전위와 상이할 때에만 상기 전위 비교회로로 인해 상기 제 1 N 형 트랜지스터 또는 상기 제 1 P 형 트랜지스터중 한 개가 온 되는 것을 특징으로 하는 반도체 메모리.
3. 제 2 항에 있어서, 상기 전위 비교회로는,

   게이트가 상기 판독버스 라인에 연결된 제 3 N 형 트랜지스터;

   소스가 전원에 연결되고, 드레인이 상기 제 3 N 형 트랜지스터의 드레인에 연결된 제 3 P 형 트랜지스터;

   게이트가 상기 기준 전위에 연결된 제 4 N 형 트랜지스터;

   게이트와 드레인이 서로 연결되며, 소스가 상기 전원에 연결되고, 상기 게이트가 상기 제 3 P 형 트랜지스터의 게이트에 연결되며, 상기 드레인이 상기 제 4 N 형 트랜지스터의 드레인에 연결된 제 4 P 형 트랜지스터;

   소스가 상기 그라운드에 연결되고, 드레인이 상기 제 3 및 상기 제 4 N 형 트랜지스터의 소스에 연결되며, 이에따라 상기 제어 신호가 게이트에 입력되는 제 5 N 형 트랜지스터; 및

   입력이 상기 제 3 P 형 및 상기 제 3 N 형 트랜지스터의 드레인에 연결되고, 출력이 상기 제 1 P 형 및 상기 제 1 N 형 트랜지스터의 게이트에 연결된 인버터를 구비하는 것을 특징으로 하는 반도체 메모리.
4. 소정의 제어 신호를 반전하는 인버터;

   데이터 입력회로로부터 기록 증폭기 회로로 신호를 전송하는 기록버스 라인에 드레인이 연결된, 제 1 P 형 트랜지스터 및 제 1 N 형 트랜지스터;

   상기 제 1 P 형 트랜지스터에 직렬로 연결되며, 소스가 전원에 연결되고, 게이트가 상기 인버터의 출력에 연결된 제 2 P 형 트랜지스터; 및

   상기 제 1 N 형 트랜지스터에 직렬로 연결되고, 소스가 그라운드에 연결되며, 게이트가 상기 인버터의 입력에 연결되고, 이에따라 상기 제어 신호가 상기 게이트에 입력되는 제 2 N 형 트랜지스터를 구비하는 반도체 메모리로서,

   상기 기록버스 라인이 로우로부터 하이인 데이터를 전송할 때 중간전위 제공회로로 인해 상기 제어 신호가 로우로부터 하이로 변경되며, 이어서, 상기 기록버스 라인의 전위가 중간전위로 될 때 상기 제공회로로 인해 상기 제어 신호가 로우로 되고, 이에따라 상기 기록버스 라인의 전위가 중간전위로 되게 하는 상기 중간전위 제공회로; 및

   상기 제 1 P 형 트랜지스터 또는 상기 제 1 N 형 트랜지스터중 한 개만이 온으로 되기 전에, 상기 제어 신호가 하이 레벨일 때의 시간 주기동안에만 상기 기록버스 라인의 전위가 기준 전위와 비교되는 전위 비교회로를 구비하는 것을 특징으로 하는 반도체 메모리.
5. 제 4 항에 있어서, 상기 기준 전위가 상기 기록버스 라인의 전위와 상이할 때에만 상기 전위 비교회로로 인해 상기 제 1 N 형 트랜지스터 또는 상기 제 1 P 형 트랜지스터중 한 개가 온 되는 것을 특징으로 하는 반도체 메모리.
6. 제 5 항에 있어서, 상기 전위 비교회로는,

   게이트가 상기 판독버스 라인에 연결된 제 3 N 형 트랜지스터;

   소스가 전원에 연결되고, 드레인이 상기 제 3 N 형 트랜지스터의 드레인에 연결된 제 3 P 형 트랜지스터;

   게이트가 상기 기준 전위에 연결된 제 4 N 형 트랜지스터;

   게이트와 드레인이 서로 연결되며, 소스가 상기 전원에 연결되고, 상기 게이트가 상기 제 3 P 형 트랜지스터의 게이트에 연결되며, 상기 드레인이 상기 제 4 N 형 트랜지스터의 드레인에 연결된 제 4 P 형 트랜지스터;

   소스가 그라운드에 연결되고, 드레인이 상기 제 3 및 상기 제 4 N 형 트랜지스터의 소스에 연결되며, 이에따라 상기 제어 신호가 게이트에 입력되는 제 5 N 형 트랜지스터; 및

   입력이 상기 제 3 P 형 및 상기 제 3 N 형 트랜지스터의 드레인에 연결되고, 출력이 상기 제 1 P 형 및 상기 제 1 N 형 트랜지스터의 게이트에 연결된 인버터를 구비하는 것을 특징으로 하는 반도체 메모리.
7. 센스 증폭기로부터 데이터 출력회로로 신호를 전송하는 판독버스 라인 및 데이터 입력회로로부터 기록 증폭기 회로로 신호를 전송하는 기록버스 라인을 공통으로 사용하는 기록/판독버스 라인에 드레인이 각각 연결된 제 1 N 형 트랜지스터 및 제 1 P 형 트랜지스터, 소스가 전원에 연결되고 상기 제 1 P 형 트랜지스터에 직렬로 연결된 제 2 P 형 트랜지스터, 및 소스가 그라운드에 연결되고 상기 제 2 P 형 트랜지스터에 직렬로 연결된 제 2 N 형 트랜지스터를 포함하는 중간전위 제공회로;

   게이트가 상기 기록/판독버스 라인에 연결된 제 3 N 형 트랜지스터;

   소스가 전원에 연결되고, 드레인이 상기 제 3 N 형 트랜지스터의 드레인에 연결된 제 3 P 형 트랜지스터;

   게이트가 기준 전위에 연결된 제 4 N 형 트랜지스터;

   게이트와 드레인이 서로 연결되고, 소스가 상기 전원에 연결되며, 상기 게이트가 상기 제 3 P 형 트랜지스터의 게이트에 연결되고, 상기 드레인이 상기 제 4 N 형 트랜지스터의 드레인에 연결된 제 4 P 형 트랜지스터;

   소스가 상기 그라운드에 연결되고, 드레인이 상기 제 3 N 형 및 상기 제 4 N 형 트랜지스터의 각 소스에 연결된 제 5 N 형 트랜지스터;

   입력이 상기 제 3 N 형 트랜지스터의 상기 드레인에 연결되고, 출력이 상기 제 1 P 형 트랜지스터 및 상기 제 1 N 형 트랜지스터의 각 게이트에 연결된 제 1 인버터;

   출력이 상기 제 2 N 형 및 상기 제 5 N 형 트랜지스터의 각 게이트에 연결된 제 2 인버터;

   래치 회로;

   상기 제 2 인버터의 입력/출력에 따라 온/오프를 수행하는 상기 래치 회로의 입력과 상기 기록/판독버스 라인간에 제공되는 전송 스위치;

   상기 래치 회로의 출력과 상기 기록/판독버스 라인의 전위가 입력되는 배타적-OR 회로;

   상기 배타적-OR 회로의 출력을 반전하는 제 3 인버터; 및

   출력이 상기 제 2 P 형 트랜지스터의 게이트 및 상기 제 2 인버터의 입력에 연결되고, 상기 제 3 인버터의 출력과 소정의 제어 신호가 입력되는 NAND 회로를 구비하는 것을 특징으로 하는 반도체 메모리.