JP2743878B2 - 入力バッファ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は入力バッファ回路に
関する。

【０００２】

【従来の技術】入力バッファ回路は、ディジタル論理回
路からなる半導体集積回路素子の入力初段回路に広く使
用されているだけでなく、ディジタル論理回路間のイン
ターフェイスとしても使用されている。

【０００３】このような入力バッファ回路としては、高
入力インピーダンス，低出力インピーダンスを有するこ
とや、入力論理レベルを正確にかつ安定したレベルで出
力すること等の他に、電源ラインノイズによってこの入
力バッファ回路自体が影響を受け、誤反転動作をしない
ように適切なノイズマージンを確保していることが、具
備すべき性能として不可欠である。

【０００４】後者の誤反転動作は、次のような発生原因
及び発生機序による。入力バッファ回路にバイアス電圧
を供給する低電圧の電源ラインは、単独に接続されてお
らず、他の論理回路の電源ラインと共通しており、しか
もこの低電圧は半導体基板上の金属層，リードや布線等
を介して印加されている。このような金属層，リードや
布線等は、等価抵抗や等価インダクタンス等が本質的に
存在し、これを除去することができない。このため、定
電圧電源の出力端は、理想的な定電圧であったとして
も、各部の論理回路が論理反転する時即ち遷移時の比較
的大きな消費電流により、電源ラインの電圧が変動して
しまい、これが電流ラインを介して相互に影響を及ぼし
合い、特定の論理回路が誤反転してしまう事態になる。
特に、データ出力に関与している論理回路は、遷移時の
消費電流が比較的大きく、しかもその論理回路系におい
てはほぼ同時に遷移状態となってしまうため、電源ライ
ンの電圧変動が著しく大きなものとなり、場所によって
は入力される論理レベルよりも低い電源電圧が入力バッ
ファ回路に瞬時に印加されることになり、誤反転状態を
引き起こす。

【０００５】このような誤反転現象は、入力バッファ回
路に論理レベルが入力されて遷移した後、これに遅延し
て遷移する後段の論理回路の遷移時に発生する大きな電
源ラインの電圧変動が、この入力バッファ回路に帰還し
て、発生する場合も少なくない。

【０００６】入力バッファ回路自体の論理反転動作を、
以下「第１の遷移」と称し、入力バッファ回路以外の他
の論理回路、例えばデータ出力部分の論理回路や後段の
論理回路等のほぼいっせいの論理反転動作を以下「第２
の遷移」と称する。

【０００７】このような誤反転現象を防止するためのノ
イズマージン対策としては、入力バッファ回路に適切な
ヒステリシス特性を持たせることが必要となる。第２の
遷移時には比較的大きなヒステリシス幅即ち偏移量を持
たせることにより、誤反転を防止できるが、第１の遷移
時に入力論理レベルを正確に捕捉するためには、このよ
うなヒステリシス特性は不必要である。

【０００８】ちなみに、この種の従来技術を示す特開平
４−１００４１１号公報の図７の回路図を参照すると、
この入力バッファ回路は、ＣＭＯＳインバータを構成す
るＰチャネル電界効果トランジスタＰ１，Ｎチャネル電
界効果トランジスタＮ１と、電源端子７１とグランド端
子７２との間に直列に接続されたＰチャネル型の電界効
果トランジスタＰ３，Ｐ２，Ｎチャネル型の電界効果ト
ランジスタＮ２，Ｎ３と、トランジスタＰ１，Ｎ１の共
通接続点及びトランジスタＰ２，Ｎ２との共通接続点を
入力とし出力端子７５を出力とするインバータ７３と、
出力端子７５の信号を遅延する遅延回路７６と、この遅
延回路７６の出力を入力としトランジスタＰ３，Ｎ３の
ゲートを各々出力とするロウ遷移検出回路７７，ハイ遷
移検出回路７８とを備える。ここで、入力端子７４は、
トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２のゲートに接続さ
れており、トランジスタＰ１，Ｎ１の電源端子も、電源
端子７１とグランド端子７２となっている。

【０００９】この回路の動作を示す図８のタイミング図
を参照すると、入力端子７４に入力された入力Ａｉが負
パルスであるとすると、遅延回路７６では時間ｔｄ２だ
け遅延した出力波形が得られ、この出力波形の高レベル
から低レベルへの遷移直後の時刻Ｔ２から一定の時間経
過後の時刻Ｔ３まで低レベルを検出回路７７が出力し、
このためトランジスタＰ３は導通（トランジスタＰ１，
Ｐ２も導通）状態となり、トランジスタＮ３は非導通状
態であり、入力Ａｉに対する論理閾値ＶｔｈＨが高くな
り、この入力バッファ回路は低レベルを維持するための
マージンが大きくなる。

【００１０】次に、遅延回路７６の出力により検出回路
７８が高レベルとなる時刻Ｔ４からＴ５までの時間は、
トランジスタＮ３が導通（トランジスタＮ１，Ｎ２も導
通）、トランジスタＰ３が非導通となり、入力Ａｉに対
する論理閾値ＶｔｈＬは逆に低くなる。すなわち、この
入力バッファ回路は、高レベルを維持するためのマージ
ンが大きくなる。論理閾値ＶｔｈＬ、ＶｔｈＨの関係を
示す図９の特性図を参照すると、横軸が入力Ａｉの電圧
〔Ｖ〕、縦軸がインバータ７３の入力即ち出力Ａｉ（反
転値）を各々示している。閾値ＶｔｈＬ，ＶｔｈＨの中
間の閾値ＶｔｈＭは、トランジスタＰ３，Ｎ２とも非導
通の場合であり、図８の時刻Ｔ３，Ｔ４間に相当する時
間における閾値となっている。

【００１１】時刻Ｔ２，Ｔ３間及び時刻Ｔ４，Ｔ５間
は、いずれもこの論理回路系のデータ出力の遷移期間即
ち第２の遷移期間をカバーするように、遅延回路７６の
遅延時間が適宜調整される。

【００１２】尚、同公報には、ロウ遷移検出回路７７，
ハイ遷移検出回路７８の回路が記載されていないが、こ
の種の一回路例を図１０の（Ａ），（Ｂ）に示す。

【００１３】図１０（Ａ）におけるロウ遷移検出回路
は、入力信号とこの入力信号を逆相遅延した信号とを二
入力とするＮＯＲゲートと、この出力を入力とするイン
バータとからなる。この構成により、二つの入力信号が
共に論理０レベルのときのみ、出力に論理０レベルを出
力する。

【００１４】図１０（Ｂ）におけるハイ遷移検出回路
は、ＮＯＲゲートの代わりににＮＡＮＤゲートが用いら
れている点が（Ａ）の回路と相違しており、この構成で
は二つの入力信号が共に論理１レベルのときのみ、出力
に論理１を得る。ここで、逆相遅延とは、まず逆相即ち
反転値とした波形を遅延する機能を示す。

【００１５】以上の通り、図７に示した従来の入力バッ
ファ回路は、遅延時間ｔｄ２を適宜調整することによ
り、第２の遷移時期に合わせるように論理閾値をシフト
して、電源ノイズの最も発生し易いデータ出力遷移時の
入力バッファ回路の誤動作を防止しようとしている。

【００１６】

【発明が解決しようとする課題】しかしながら、この種
の入力バッファ回路には、図８で示したような入力Ａｉ
だけが入力されるとは限らず、例えば図１１に示すよう
な入力Ａｉがある。これは、ダミーサイクルが存在した
場合の波形でなる。集積回路（ＩＣ）を使用するシステ
ム側でのスタンバイ状態（予備運転状態）において、ア
ドレスのみを空回しする期間が存在する。ダミーサイク
ルの波形とは、この期間の波形である。

【００１７】図１１において、時刻ＴＥから一定時間発
生するダミー最終入力波形が印加された場合、ロウ遷移
検出回路７７が時刻Ｔ６，Ｔ８間に低パルスを発生させ
ると、この時間は論理閾値ＶｔｈＨが高くなっている。
この間に、入力Ａｉが低レベルから高レベルに遷移する
と、高レベルを出力する速度が遅延してしまい、その遅
延分だけデータ出力を高速化できず、場合によっては高
レベルを出力しないこともありえる。

【００１８】また、論理回路系をスタティック動作とし
て使用する場合に入力バッファの入力を数回遷移をさせ
た時でも最終遷移から最終データ出力までの遅延時間を
所定値内に留めるよう保証しなくではならないので、や
はり速度遅延が同様に問題となる。

【００１９】また、入力Ａｉから一定の時間ｔｄ２経過
後に、必らずデータ出力の遷移が発生するとは限らず、
多少の時間のずれがあり、従って出力Ａ０からの信号を
もとに一定時間ｔｄ２を求めていたのでは、正確にタイ
ミングを合わせ込むことができない。むしろ、出力ドラ
イバ等の遷移時を直接検出して利用する方が正確である
ことが判った。

【００２０】更に、入力バッファ回路のすべてに、上述
した遷移検出回路を付加する必要があり、時に共通して
利用し得る回路がないため、構成素子の増加によって、
チップサイズを縮小できないという問題もある。

【００２１】以上のような諸問題点等に鑑み、本発明で
は、次の課題を挙げる。

【００２２】（１）入力Ａｉの信号として、例えばダミ
ーサイクルが存在する場合でも、高いノイズマージンを
確保すると共に、入力の論理レベルを正確に出力できる
ようにすること。

【００２３】（２）大部分の電源ラインノイズが発生す
る第２の遷移時期は、センスアンプの出力に基いて決め
るようにすること。

【００２４】（３）電源ラインノイズの発生レベルに応
じたノイズマージンを確保する場合には、これに応じて
ヒステリリス幅を自動的に可変とすること。

【００２５】（４）すべての入力バッファ回路に、遷移
検出回路を付加する必要のないようにすること。

【００２６】（５）構成素子数を抑え、チップサイズを
増大させないようにすること。

【００２７】（６）逆ノイズマージン状態の発生によ
り、出力信号の遅延がないようにすること。

【００２８】

【課題を解決するための手段】本発明の第１の解決手段
は、入力信号を印加する第１のインバータと、前記第１
のインバータの出力を遅延する遅延回路と、前記第１の
インバータと同一電源で動作する複数の回路出力部か
ら、前記第１のインバータの出力遷移に応答して出力す
る複数の最終出力信号を入力し、これらの最終出力信号
のうち同時に遷移する前記最終出力信号の数に応じた遷
移ビットを出力する出力遷移数検出回路と、前記遷移ビ
ットと前記遅延回路の出力信号とを入力し、前記入力信
号の変化後に前記第１のインバータの論理しきい値を同
時に遷移する前記遷移ビット数に応じて制御する論理し
きい値制御手段とを有している。

【００２９】特に前記論理しきい値制御手段は、各ソー
スを電源に接続し各ゲートに前記遷移ビットをそれぞれ
入力し各ドレインを共通接続した複数のＰチャネルトラ
ンジスタと、ソースを前記複数のＰチャネルトランジス
タの共通接点にドレインを前記第１のインバータの出力
に接続した第１のＰチャネルトランジスタと、ドレイン
を前記第１のＰチャネルトランジスタのドレインに接続
した第１のＮチャネルトランジスタと、各ドレインを前
記第１のＮチャネルトランジスタのソースに各ソースを
最低電位に接続し、各ゲートに前記遷移ビットの反転信
号をそれぞれ入力する複数のＮチャネルトランジスタと
を備えたことを特徴としている。

【００３０】

【００３１】

【００３２】

【００３３】また本発明の第１の解決手段によれば、同
時に遷移する遷移ビット数に応じて、論理しきい値を所
定値に設定できるから、第１のインバータと同一電源で
動作する回路出力部に起因する大きな電源ラインノイズ
が発生しても、この入力バッファ回路が誤動作すること
がなく、また小さな電源ラインノイズが発生する場合に
は、動作速度が遅延する心配がなくなる。

【００３４】

【００３５】

【発明の実施の形態】本発明の関連技術を示す図１の回
路図を参照すると、この入力バッファ回路は、電源端子
１１とグランド端子１２との間にＣＭＯＳインバータを
構成したＰチャネル型の電界効果トランジスタＰ１，Ｎ
チャネル型の電界効果トランジスタＮ１と、上記端子と
共通した電源端子１１とグランド端子１２との間に直列
接続したＰチャネル型の電界効果トランジスタＰ３，Ｐ
２、Ｎチャネル型の電界効果トランジスタＮ２，Ｎ３
と、トランジスタＰ１，Ｎ１との共通接続点及びトラン
ジスタＰ２，Ｎ２との共通接続点からなる初段出力端５
と、初段出力端５を入力とし出力端子１５を出力とする
インバータ１３と、インバータ１３の出力を入力としト
ランジスタＰ２，Ｎ２のゲートに各々出力する遅延回路
３，４と、最終出力遷移検出回路１９と、検出回路１９
の出力１を入力としトランジスタＮ３のゲートに出力す
るインバータ２とを備える。

【００３６】ここで、出力１は、トランジスタＰ３のゲ
ートにも入力される。トランジスタＰ１，Ｎ１のゲート
には入力Ａｉが印加される入力端子１４が接続されてい
る。

【００３７】最終出力遷移検出回路１９の入力には、セ
ンスアンプ１７のセンス（ＳＡ）出力１０が印加され
る。メモリセル１６の記憶された論理値０又は１は、読
み出し時にセンスアンプ１７で増幅され、このセンス出
力１０は、検出回路１９に入力されると共に、最終ドラ
イバ６で必要レベルにさらに増幅され、データ出力端子
１８に出力される。

【００３８】図１に示す本発明の関連技術の制御手段
は、トランジスタＰ３，Ｐ２，Ｎ２，Ｎ３や最終出力遷
移検出回路等である。

【００３９】最終出力遷移検出回路１９の一回路例を示
す図２の回路図を参照すると、この回路は、ＳＡ出力２
１と最終出力遷移検出回路出力２７とを各々入力，出力
となし、ＳＡ出力２１を入力とする正相遅延回路６２
と、この遅延回路６２の出力とＳＡ出力２１とを二入力
とするＮＯＲゲート６３、ＮＡＮＤゲート６４と、ＮＯ
Ｒゲート６３の出力を入力とするインバータ６５と、イ
ンバータ６５の出力とＮＡＮＤゲート６４の出力とを二
入力とするＮＡＮＤゲート２６とを備えている。この回
路は、よく使用されるアドレス遷移検出回路と共通した
回路構成でもよい。

【００４０】遅延回路３，４は、短いパルス信号をカッ
トする低域通過型（ロウパス）フィルタとしての機能を
有する回路であり、抵抗と容量との直列回路と、偶数段
のインバータとで構成される。

【００４１】図１の回路は、１チップの半導体基板に構
成されている。電源端子１１、グランド端子１２は、こ
の他に図示されていない電源端子と各々共通して使用さ
れている。

【００４２】次に、図１の回路の動作を示す図３のタイ
ミング図を参照すると、まず入力Ａｉが高レベル（論理
１レベル）から低レベル（論理０レベル）に遷移する
と、インバータ１３等で若干位相の遅れた出力Ａ０が得
られる。遅延回路３，４の出力は、これより遅れて、高
レベルから低レベルとなる。このタイミングは、時刻Ｔ
Ｃ乃至ＴＡの時間内で、ロウパスフィルタとしての効果
を発揮させる。

【００４３】トランジスタＰ１，Ｐ２が導通し、検出回
路１９の出力１が遷移状態を検出すると、出力１のロウ
パルスが時刻ＴＰ１乃至ＴＰ２の時間に発生し、この時
間にトランジスタＰ３が導通し、入力初段論理閾値を、
図９に示したような高論理閾値ＶｔｈＨとする。

【００４４】次に、入力Ａｉが低レベルから高レベルに
遷移する時は、時刻ＴＰ３乃至ＴＰ４の時間トランジス
タＮ１，Ｎ２，Ｎ３が導通することにより、入力初段論
理閾値を低論理閾値ＶｔｈＬにする。

【００４５】時刻ＴＰ１乃至ＴＰ２，ＴＰ３乃至ＴＰ４
の時間内に、最終データ出力遷移が発生するように、図
２の遅延回路６２の遅延幅を設定することにより、入力
バッファ回路をヒステリシス回路として有効に動作させ
る。

【００４６】即ち、最も電源ノイズが発生し易い最終デ
ータ出力遷移時期を、上記時間に合わせ込み、入力バッ
ファの電源ラインノイズによる誤動作を防ぐことができ
る。なお、前記タイミングの設定は、最終出力回路のド
ライバ６の直前のＳＡ出力１０で、最終データ出力遷移
検出パルスを発生させるので、発生パルスの終了エッジ
（時刻ＴＰ２，ＴＰ４）のみを注意すれば良いので、誤
動作防止は容易である。

【００４７】本発明の第１の実施の形態を示す図４の回
路図を参照すると、この回路は、トランジスタＰ３と並
列にＰチャネル型の電界効果トランジスタＰ４，Ｐ５，
Ｐ６が接続され、またトランジスタＮ３と並列にＮチャ
ネル型の電界効果トランジスタＮ４，Ｎ５，Ｎ６が接続
され、トランジスタＰ３，Ｐ４，Ｐ５，Ｐ６のゲートに
は、出力遷移ビット数検出回路６１の出力信号５１，５
２，５３，５４が各々印加され、トランジスタＮ３，Ｎ
４，Ｎ５，Ｎ６のゲートには、インバータ６６，６７，
６８，６９が各々介在して、同様に出力信号５１乃至５
４が各々印加される。出力遷移ビット数検出回路６１の
入力には、最終出力遷移検出回路２１，２２，２３，２
４の出力が各々印加される。これら検出回路２１乃至２
４は、いずれも図２の最終出力遷移検出回路１９を用い
ることができる。メモリセル内に記憶された論理レベル
を増幅するセンスアンプ３１，３２，３３，３４は、各
メモリセルの記憶内容に応じて、高レベルのままかある
いは低レベルを増幅して読み出し、各々の検出回路２１
乃至２４に入力する。

【００４８】ここで、トランジスタＰ１，Ｐ２の半導体
基板上のサイズは、トランジスタＰ３乃至Ｐ６の個々の
４倍程度とし、トランジスタＮ１，Ｎ２の同サイズもト
ランジスタＮ３乃至Ｎ６の込々の４倍程度とすることに
より、４倍の電流が供給しえるようにする。

【００４９】この他の回路構成は、上記本発明の関連技
術と共通しているため、共通した算用数字で示すに留
め、説明を省略する。

【００５０】図４の出力遷移ビット数検出回路６１の具
体例を示す図５の回路図を参照すると、この回路は各検
出回路２１乃至２４の出力を入力とし、かつ出力信号５
１乃至５４を出力とし、四入力ＮＡＮＤゲート３０と、
二入力ＮＯＲゲート３１乃至３６と、三入力ＮＯＲゲー
ト３７，３８，３９と、四入力ＮＯＲゲート４０と、二
入力ＮＯＲゲート３１乃至３６の出力を入力とする六入
力ＮＯＲゲート４１と、三入力ＮＯＲゲート３７，３
８，３９の出力を入力とする三入力ＮＯＲゲート４２
と、ＮＡＮＤゲート３０の出力を入力とするインバータ
４３と、ＮＯＲゲート４０の出力を入力とするインバー
タ４４とを備える。ここで、インバータ４３の出力、Ｎ
ＯＲゲート４１の出力、ＮＯＲゲート４２の出力、イン
バータ４４の出力を、各々１ビット以上遷移時活性化す
る出力信号５１，２ビット以上遷移時活性化する出力信
号５２、３ビット以上遷移時活性化する出力信号５３、
４ビット遷移時活性化する出力信号５４とする。

【００５１】ここで、トランジスタＰ４乃至Ｐ６のうち
導通するトランジスタの多い方が、論理閾値レベルがよ
り上昇し、トランジスタＮ４乃至Ｎ６のうち導通するト
ランジスタの多い方が閾値レベルがより下降し、いずれ
も論理閾値の偏移量が大きくなる。即ちヒステリシス幅
が大きくなる。

【００５２】この第１の実施の形態の入力バッファ回路
を最終データ出力遷移期間のみヒステリシス回路化する
思想は、上記本発明の関連技術と共通するが、遷移出力
ビット数によって入力バッファ初段の論理閾値レベルを
可変にする。即ち、遷移ビット数が増加するに伴い、よ
り大きくなるであろう電源ラインノイズに対して、より
マージンのある方向へ入力初段論理閾値をシフトさせる
回路構成となっている。

【００５３】この回路の動作について、図６を参照し
て、４ビット出力構成例を説明する。

【００５４】図６に示すように、１６通りの最終出力遷
移検出回路２１乃至２４の出力パターンが考えられる。
図６の左上欄の第２段目は、検出回路２１乃至２４の各
算用数字だけを示し、その下欄は各検出回路２１乃至２
４に該当する出力信号を示している。右欄の２段目は遷
移するビット数が４ビット中何ビットであるかを示して
いる。

【００５５】まず、遷移ビット数がゼロビットの時は、
トランジスタＰ３乃至Ｐ６，トランジスタＮ３乃至Ｎ６
は導通せず、入力初段論理閾値は変化しない。遷移ビッ
ト数が１ビット（ｂｉｔ）の時は、図６の１／４ｂｉｔ
動作欄の＊印の組合わせが４組考えられ、図５に示す出
力遷移ビット数検出回路５１にのみワンショットのロウ
パルスが発生し、図４のトランジスタＰ３及びトランジ
スタＮ３のみが導通し、入力Ａｉが高レベルから低レベ
ルの時の入力初段反転レベルは、トランジスタＰ１，Ｐ
２，Ｐ３とトランジスタＮ１とが決め、入力Ａｉが低レ
ベルから高レベルの時の入力初段反転レベルは、トラン
ジスタＮ１，Ｎ２，Ｎ３とトランジスタＰ１とが決め
る。

【００５６】以下同様にして、２ビット遷移時は出力信
号５１，５２に、３ビット遷移時は出力信号５１，５
２，５３に、４ビット遷移時は出力信号５１，５２，５
３，５４に、各々ワンショットパルスが発生し、各々に
対応した数のトランジスタが導通して、入力初段の反転
レベルが導通したトランジスタ数に応じて偏移量も大き
くなり、入力バッファの電源ラインノズルによる誤動作
を防止する。

【００５７】尚、ワンショットのロウパルスの発生タイ
ミングは、上述した本発明の関連技術と共通する。

【００５８】この実施の形態によれば、第２の遷移時の
検出を、センスアンプからの出力の遷移時刻から得てい
るだけでなく、遷移ビット数に応じて、入力バッファ回
路の動作閾値レベルを可変としているため、発生する電
源ラインノイズの大きさに応じて適切なヒステリシス特
性を確保することができる。

【００５９】この実施の形態では、４ビットの遷移の場
合のみを説明したが、これに限定されることはなく、任
意のビット数に応じて、構成することができる。

【００６０】上述した第１の実施の形態によれば、いず
れもセンスアンプの出力を検出して制御手段の制御時期
を決めているが、これに限定されるものではなく、要す
るに入力バッファ回路の電源ラインに発生するノイズが
最も大きい時期を決めて、制御すればよい。このノイズ
は、電源を共通している出力データバッファや出力デー
タの増幅回路等の比較的大電流で大振幅動作を行う回路
における遷移時に大部分が発生し、小信号で小振幅動作
をしている回路からは誤動作するような大きなレベルの
ノイズは発生しない。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
電源ラインノイズの最も発生しやすいところの最終出力
遷移期間，ヒステリシス回路動作にすることにより、誤
動作を起こすことなく、安定に動作させることができる
ばかりでなく、更に入力バッファ回路すべてに信号遷移
検出回路なるものを設ける必要がなく、素子数及び信号
線削減によるチップサイズ縮小効果もある。

【００６２】更に、センスアンプ出力（最終出力に近
い）の遷移検出信号を使用するため、従来のアドレス遷
移検出回路の出力を遅延させて最終出力タイミングに合
わせるのに比べ、タイミング設計も容易にできるという
効果も有する。

【００６３】また遷移出力ビット数に応じて入力初段論
理閾値の変更を行う場合には、アドレス入力が変化して
も、最終データ出力が遷移していない時、又は遷移して
いても入力バッファ動作に影響しない電源ラインノイズ
に対して、入力初段反転レベルを入力レベルに対して動
作マージンのある方向へシフトさせると共に、逆に正規
アドレス変化に対しては逆マージンとなり、入力バッフ
ァ回路出力がスピード悪化するのを防止する効果があ
る。

【００６４】また、この場合、遷移ビット数に依存して
発生ノイズは大きくなるため、動作マージンもより大き
くなるように、入力初段反転レベル補償部のディメンジ
ョンを信号により切換可能とすることにより、最大遷移
ビット数より少ない場合特に発生ノイズの小さい場合
に、上述したような入力レベルの逆マージンによるスピ
ード悪化を最小限に抑えることができ、更に自身の発生
ノイズに対する入力初段論理閾値の最適値の設定を、出
力ビットの遷移数により設定できるという効果もある。

【００６５】このように、本発明によれば、上述した各
課題がことごとく達成される。

【図面の簡単な説明】

【図１】本発明の関連技術を示す回路図である。

【図２】本発明の関連技術における最終出力遷移検出回
路の一具体例を示す回路図である。

【図３】図１に示す回路の動作を示すタイミング図であ
る。

【図４】本発明の第１の実施の形態を示す回路図であ
る。

【図５】第１の実施の形態の出力遷移ビット数検出回路
の一具体例を示す回路図である。

【図６】第１の実施の形態の動作を示すタイミング図で
ある。

【図７】従来の入力バッファ回路を示す回路図である。

【図８】従来の入力バッファ回路の動作を示すタイミン
グ図である。

【図９】従来の入力バッファ回路の動作を示す特性図で
ある。

【図１０】（Ａ），（Ｂ）は、図７におけるロウ遷移検
出回路，ハイ遷移検出回路を各々示す回路図である。

【図１１】ダミーサイクルが従来の入力バッファ回路に
入力された状態を示すタイミング図である。

【符号の説明】

１，２７ 最終出力遷移検出回路出力 ２，１３，２５，４３，４４，６５乃至６９，７３
インバータ ３，４，７６ 遅延回路 ５ 初段出力 ６ 最終ドライバ １０，２１ センスアンプ出力 １１，７１ 電源端子 １２，７２ グランド端子 １４，７４ 入力端子 １５，７５ 出力端子 １６ メモリセル １７，３１乃至３４ センスアンプ（センス増幅回
路） １８ データ出力端子 １９，２１乃至２４ 最終出力遷移検出回路 ２６，６４ 二入力ＮＡＮＤゲート ３１乃至３６，６３ 二入力ＮＯＲゲート ３７乃至３９，４２ 三入力ＮＯＲゲート ４０ 四入力ＮＯＲゲート ４１ 六入力ＮＯＲゲート ５１乃至５４ 出力信号 ６１ 出力遷移ビット数検出回路 ６２ 正相遅延回路 ７７ ロウ遷移検出回路 ７８ ハイ遷移検出回路 Ｐ１乃至Ｐ６ Ｐチャネル型電界効果トランジスタ Ｎ１乃至Ｎ６ Ｎチャネル型電界効果トランジスタ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号を印加する第１のインバータ
   と、 前記第１のインバータの出力を遅延する遅延回路と、 前記第１のインバータと同一電源で動作する複数の回路
   出力部から、前記第１のインバータの出力遷移に応答し
   て出力する複数の最終出力信号を入力し、これらの最終
   出力信号のうち同時に遷移する前記最終出力信号の数に
   応じた遷移ビットを出力する出力遷移数検出回路と、 前記遷移ビットと前記遅延回路の出力信号とを入力し、
   前記入力信号の変化後に、前記第１のインバータの論理
   しきい値を同時に遷移する前記遷移ビット数に応じて制
   御する論理しきい値制御手段とを有する入力バッファ回
   路。
2. 【請求項２】 前記論理しきい値制御手段は、各ソース
   を電源に接続し各ゲートに前記遷移ビットをそれぞれ入
   力し各ドレインを共通接続した複数のＰチャネルトラン
   ジスタと、 ソースを前記複数のＰチャネルトランジスタの共通接点
   にドレインを前記第１のインバータの出力に接続した第
   １のＰチャネルトランジスタと、 ドレインを前記第１のＰチャネルトランジスタのドレイ
   ンに接続した第１のＮチャネルトランジスタと、 各ドレインを前記第１のＮチャネルトランジスタのソー
   スに各ソースを最低電位に接続し、各ゲートに前記遷移
   ビットの反転信号をそれぞれ入力する複数のＮチャネル
   トランジスタとを備える請求項１記載の入力バッファ回
   路。
3. 【請求項３】 前記複数の回路出力部は、メモリセルに
   格納された論理値を増幅して読み出すセンス増幅回路で
   ある請求項１又は２記載の入力バッファ回路。