JP2743878B2 - 入力バッファ回路 - Google Patents

入力バッファ回路

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JP2743878B2
JP2743878B2 JP7222385A JP22238595A JP2743878B2 JP 2743878 B2 JP2743878 B2 JP 2743878B2 JP 7222385 A JP7222385 A JP 7222385A JP 22238595 A JP22238595 A JP 22238595A JP 2743878 B2 JP2743878 B2 JP 2743878B2
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    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356Bistable circuits
    • H03K3/3565Bistables with hysteresis, e.g. Schmitt trigger
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は入力バッファ回路に
関する。
【0002】
【従来の技術】入力バッファ回路は、ディジタル論理回
路からなる半導体集積回路素子の入力初段回路に広く使
用されているだけでなく、ディジタル論理回路間のイン
ターフェイスとしても使用されている。
【0003】このような入力バッファ回路としては、高
入力インピーダンス,低出力インピーダンスを有するこ
とや、入力論理レベルを正確にかつ安定したレベルで出
力すること等の他に、電源ラインノイズによってこの入
力バッファ回路自体が影響を受け、誤反転動作をしない
ように適切なノイズマージンを確保していることが、具
備すべき性能として不可欠である。
【0004】後者の誤反転動作は、次のような発生原因
及び発生機序による。入力バッファ回路にバイアス電圧
を供給する低電圧の電源ラインは、単独に接続されてお
らず、他の論理回路の電源ラインと共通しており、しか
もこの低電圧は半導体基板上の金属層,リードや布線等
を介して印加されている。このような金属層,リードや
布線等は、等価抵抗や等価インダクタンス等が本質的に
存在し、これを除去することができない。このため、定
電圧電源の出力端は、理想的な定電圧であったとして
も、各部の論理回路が論理反転する時即ち遷移時の比較
的大きな消費電流により、電源ラインの電圧が変動して
しまい、これが電流ラインを介して相互に影響を及ぼし
合い、特定の論理回路が誤反転してしまう事態になる。
特に、データ出力に関与している論理回路は、遷移時の
消費電流が比較的大きく、しかもその論理回路系におい
てはほぼ同時に遷移状態となってしまうため、電源ライ
ンの電圧変動が著しく大きなものとなり、場所によって
は入力される論理レベルよりも低い電源電圧が入力バッ
ファ回路に瞬時に印加されることになり、誤反転状態を
引き起こす。
【0005】このような誤反転現象は、入力バッファ回
路に論理レベルが入力されて遷移した後、これに遅延し
て遷移する後段の論理回路の遷移時に発生する大きな電
源ラインの電圧変動が、この入力バッファ回路に帰還し
て、発生する場合も少なくない。
【0006】入力バッファ回路自体の論理反転動作を、
以下「第1の遷移」と称し、入力バッファ回路以外の他
の論理回路、例えばデータ出力部分の論理回路や後段の
論理回路等のほぼいっせいの論理反転動作を以下「第2
の遷移」と称する。
【0007】このような誤反転現象を防止するためのノ
イズマージン対策としては、入力バッファ回路に適切な
ヒステリシス特性を持たせることが必要となる。第2の
遷移時には比較的大きなヒステリシス幅即ち偏移量を持
たせることにより、誤反転を防止できるが、第1の遷移
時に入力論理レベルを正確に捕捉するためには、このよ
うなヒステリシス特性は不必要である。
【0008】ちなみに、この種の従来技術を示す特開平
4−100411号公報の図7の回路図を参照すると、
この入力バッファ回路は、CMOSインバータを構成す
るPチャネル電界効果トランジスタP1,Nチャネル電
界効果トランジスタN1と、電源端子71とグランド端
子72との間に直列に接続されたPチャネル型の電界効
果トランジスタP3,P2,Nチャネル型の電界効果ト
ランジスタN2,N3と、トランジスタP1,N1の共
通接続点及びトランジスタP2,N2との共通接続点を
入力とし出力端子75を出力とするインバータ73と、
出力端子75の信号を遅延する遅延回路76と、この遅
延回路76の出力を入力としトランジスタP3,N3の
ゲートを各々出力とするロウ遷移検出回路77,ハイ遷
移検出回路78とを備える。ここで、入力端子74は、
トランジスタP1,P2,N1,N2のゲートに接続さ
れており、トランジスタP1,N1の電源端子も、電源
端子71とグランド端子72となっている。
【0009】この回路の動作を示す図8のタイミング図
を参照すると、入力端子74に入力された入力Aiが負
パルスであるとすると、遅延回路76では時間td2だ
け遅延した出力波形が得られ、この出力波形の高レベル
から低レベルへの遷移直後の時刻T2から一定の時間経
過後の時刻T3まで低レベルを検出回路77が出力し、
このためトランジスタP3は導通(トランジスタP1,
P2も導通)状態となり、トランジスタN3は非導通状
態であり、入力Aiに対する論理閾値VthHが高くな
り、この入力バッファ回路は低レベルを維持するための
マージンが大きくなる。
【0010】次に、遅延回路76の出力により検出回路
78が高レベルとなる時刻T4からT5までの時間は、
トランジスタN3が導通(トランジスタN1,N2も導
通)、トランジスタP3が非導通となり、入力Aiに対
する論理閾値VthLは逆に低くなる。すなわち、この
入力バッファ回路は、高レベルを維持するためのマージ
ンが大きくなる。論理閾値VthL、VthHの関係を
示す図9の特性図を参照すると、横軸が入力Aiの電圧
〔V〕、縦軸がインバータ73の入力即ち出力Ai(反
転値)を各々示している。閾値VthL,VthHの中
間の閾値VthMは、トランジスタP3,N2とも非導
通の場合であり、図8の時刻T3,T4間に相当する時
間における閾値となっている。
【0011】時刻T2,T3間及び時刻T4,T5間
は、いずれもこの論理回路系のデータ出力の遷移期間即
ち第2の遷移期間をカバーするように、遅延回路76の
遅延時間が適宜調整される。
【0012】尚、同公報には、ロウ遷移検出回路77,
ハイ遷移検出回路78の回路が記載されていないが、こ
の種の一回路例を図10の(A),(B)に示す。
【0013】図10(A)におけるロウ遷移検出回路
は、入力信号とこの入力信号を逆遅延した信号とを二
入力とするNORゲートと、この出力を入力とするイン
バータとからなる。この構成により、二つの入力信号が
共に論理0レベルのときのみ、出力に論理0レベルを出
力する。
【0014】図10(B)におけるハイ遷移検出回路
は、NORゲートの代わりににNANDゲートが用いら
れている点が(A)の回路と相違しており、この構成で
は二つの入力信号が共に論理1レベルのときのみ、出力
に論理1を得る。ここで、逆相遅延とは、まず逆相即ち
反転値とした波形を遅延する機能を示す。
【0015】以上の通り、図7に示した従来の入力バッ
ファ回路は、遅延時間td2を適宜調整することによ
り、第2の遷移時期に合わせるように論理閾値をシフト
して、電源ノイズの最も発生し易いデータ出力遷移時の
入力バッファ回路の誤動作を防止しようとしている。
【0016】
【発明が解決しようとする課題】しかしながら、この種
の入力バッファ回路には、図8で示したような入力Ai
だけが入力されるとは限らず、例えば図11に示すよう
な入力Aiがある。これは、ダミーサイクルが存在した
場合の波形でなる。集積回路(IC)を使用するシステ
ム側でのスタンバイ状態(予備運転状態)において、ア
ドレスのみを空回しする期間が存在する。ダミーサイク
ルの波形とは、この期間の波形である。
【0017】図11において、時刻TEから一定時間発
生するダミー最終入力波形が印加された場合、ロウ遷移
検出回路77が時刻T6,T8間に低パルスを発生させ
ると、この時間は論理閾値VthHが高くなっている。
この間に、入力Aiが低レベルから高レベルに遷移する
と、高レベルを出力する速度が遅延してしまい、その遅
延分だけデータ出力を高速化できず、場合によっては高
レベルを出力しないこともありえる。
【0018】また、論理回路系をスタティック動作とし
て使用する場合に入力バッファの入力を数回遷移をさせ
た時でも最終遷移から最終データ出力までの遅延時間を
所定値内に留めるよう保証しなくではならないので、や
はり速度遅延が同様に問題となる。
【0019】また、入力Aiから一定の時間td2経過
後に、必らずデータ出力の遷移が発生するとは限らず、
多少の時間のずれがあり、従って出力A0からの信号を
もとに一定時間td2を求めていたのでは、正確にタイ
ミングを合わせ込むことができない。むしろ、出力ドラ
イバ等の遷移時を直接検出して利用する方が正確である
ことが判った。
【0020】更に、入力バッファ回路のすべてに、上述
した遷移検出回路を付加する必要があり、時に共通して
利用し得る回路がないため、構成素子の増加によって、
チップサイズを縮小できないという問題もある。
【0021】以上のような諸問題点等に鑑み、本発明で
は、次の課題を挙げる。
【0022】(1)入力Aiの信号として、例えばダミ
ーサイクルが存在する場合でも、高いノイズマージンを
確保すると共に、入力の論理レベルを正確に出力できる
ようにすること。
【0023】(2)大部分の電源ラインノイズが発生す
る第2の遷移時期は、センスアンプの出力に基いて決め
るようにすること。
【0024】(3)電源ラインノイズの発生レベルに応
じたノイズマージンを確保する場合には、これに応じて
ヒステリリス幅を自動的に可変とすること。
【0025】(4)すべての入力バッファ回路に、遷移
検出回路を付加する必要のないようにすること。
【0026】(5)構成素子数を抑え、チップサイズを
増大させないようにすること。
【0027】(6)逆ノイズマージン状態の発生によ
り、出力信号の遅延がないようにすること。
【0028】
【課題を解決するための手段】本発明の第1の解決手段
は、入力信号を印加する第1のインバータと、前記第1
のインバータの出力を遅延する遅延回路と、前記第1の
インバータと同一電源で動作する複数の回路出力部か
ら、前記第1のインバータの出力遷移に応答して出力す
複数の最終出力信号を入力し、これらの最終出力信号
のうち同時に遷移する前記最終出力信号の数に応じた遷
移ビットを出力する出力遷移数検出回路と、前記遷移ビ
ットと前記遅延回路の出力信号とを入力し、前記入力信
号の変化後に前記第1のインバータの論理しきい値を
時に遷移する前記遷移ビット数に応じて制御する論理し
きい値制御手段とを有している。
【0029】特に前記論理しきい値制御手段は、各ソー
スを電源に接続し各ゲートに前記遷移ビットをそれぞれ
入力し各ドレインを共通接続した複数のPチャネルトラ
ンジスタと、ソースを前記複数のPチャネルトランジス
タの共通接点にドレインを前記第1のインバータの出力
に接続した第1のPチャネルトランジスタと、ドレイン
を前記第1のPチャネルトランジスタのドレインに接続
した第1のNチャネルトランジスタと、各ドレインを前
記第1のNチャネルトランジスタのソースに各ソースを
最低電位に接続し、各ゲートに前記遷移ビットの反転信
号をそれぞれ入力する複数のNチャネルトランジスタと
を備えたことを特徴としている。
【0030】
【0031】
【0032】
【0033】また本発明の第の解決手段によれば、同
時に遷移する遷移ビット数に応じて、論理しきい値を所
定値に設定できるから、第1のインバータと同一電源で
動作する回路出力部に起因する大きな電源ラインノイズ
が発生しても、この入力バッファ回路が誤動作すること
がなく、また小さな電源ラインノイズが発生する場合に
は、動作速度が遅延する心配がなくなる。
【0034】
【0035】
【発明の実施の形態】本発明の関連技術を示す図1の回
路図を参照すると、この入力バッファ回路は、電源端子
11とグランド端子12との間にCMOSインバータを
構成したPチャネル型の電界効果トランジスタP1,N
チャネル型の電界効果トランジスタN1と、上記端子と
共通した電源端子11とグランド端子12との間に直列
接続したPチャネル型の電界効果トランジスタP3,P
2、Nチャネル型の電界効果トランジスタN2,N3
と、トランジスタP1,N1との共通接続点及びトラン
ジスタP2,N2との共通接続点からなる初段出力端5
と、初段出力端5を入力とし出力端子15を出力とする
インバータ13と、インバータ13の出力を入力としト
ランジスタP2,N2のゲートに各々出力する遅延回路
3,4と、最終出力遷移検出回路19と、検出回路19
の出力1を入力としトランジスタN3のゲートに出力す
るインバータ2とを備える。
【0036】ここで、出力1は、トランジスタP3のゲ
ートにも入力される。トランジスタP1,N1のゲート
には入力Aiが印加される入力端子14が接続されてい
る。
【0037】最終出力遷移検出回路19の入力には、セ
ンスアンプ17のセンス(SA)出力10が印加され
る。メモリセル16の記憶された論理値0又は1は、読
み出し時にセンスアンプ17で増幅され、このセンス出
力10は、検出回路19に入力されると共に、最終ドラ
イバ6で必要レベルにさらに増幅され、データ出力端子
18に出力される。
【0038】図1に示す本発明の関連技術の制御手段
は、トランジスタP3,P2,N2,N3や最終出力遷
移検出回路等である。
【0039】最終出力遷移検出回路19の一回路例を示
す図2の回路図を参照すると、この回路は、SA出力2
1と最終出力遷移検出回路出力27とを各々入力,出力
となし、SA出力21を入力とする正相遅延回路62
と、この遅延回路62の出力とSA出力21とを二入力
とするNORゲート63、NANDゲート64と、NO
Rゲート63の出力を入力とするインバータ65と、イ
ンバータ65の出力とNANDゲート64の出力とを二
入力とするNANDゲート26とを備えている。この回
路は、よく使用されるアドレス遷移検出回路と共通した
回路構成でもよい。
【0040】遅延回路3,4は、短いパルス信号をカッ
トする低域通過型(ロウパス)フィルタとしての機能を
有する回路であり、抵抗と容量との直列回路と、偶数段
のインバータとで構成される。
【0041】図1の回路は、1チップの半導体基板に構
成されている。電源端子11、グランド端子12は、こ
の他に図示されていない電源端子と各々共通して使用さ
れている。
【0042】次に、図1の回路の動作を示す図3のタイ
ミング図を参照すると、まず入力Aiが高レベル(論理
1レベル)から低レベル(論理0レベル)に遷移する
と、インバータ13等で若干位相の遅れた出力A0が得
られる。遅延回路3,4の出力は、これより遅れて、高
レベルから低レベルとなる。このタイミングは、時刻T
C乃至TAの時間内で、ロウパスフィルタとしての効果
を発揮させる。
【0043】トランジスタP1,P2が導通し、検出回
路19の出力1が遷移状態を検出すると、出力1のロウ
パルスが時刻TP1乃至TP2の時間に発生し、この時
間にトランジスタP3が導通し、入力初段論理閾値を、
図9に示したような高論理閾値VthHとする。
【0044】次に、入力Aiが低レベルから高レベルに
遷移する時は、時刻TP3乃至TP4の時間トランジス
タN1,N2,N3が導通することにより、入力初段論
理閾値を低論理閾値VthLにする。
【0045】時刻TP1乃至TP2,TP3乃至TP4
の時間内に、最終データ出力遷移が発生するように、図
2の遅延回路62の遅延幅を設定することにより、入力
バッファ回路をヒステリシス回路として有効に動作させ
る。
【0046】即ち、最も電源ノイズが発生し易い最終デ
ータ出力遷移時期を、上記時間に合わせ込み、入力バッ
ファの電源ラインノイズによる誤動作を防ぐことができ
る。なお、前記タイミングの設定は、最終出力回路のド
ライバ6の直前のSA出力10で、最終データ出力遷移
検出パルスを発生させるので、発生パルスの終了エッジ
(時刻TP2,TP4)のみを注意すれば良いので、誤
動作防止は容易である。
【0047】本発明の第の実施の形態を示す図4の回
路図を参照すると、この回路は、トランジスタP3と並
列にPチャネル型の電界効果トランジスタP4,P5,
P6が接続され、またトランジスタN3と並列にNチャ
ネル型の電界効果トランジスタN4,N5,N6が接続
され、トランジスタP3,P4,P5,P6のゲートに
は、出力遷移ビット数検出回路61の出力信号51,5
2,53,54が各々印加され、トランジスタN3,N
4,N5,N6のゲートには、インバータ66,67,
68,69が各々介在して、同様に出力信号51乃至5
4が各々印加される。出力遷移ビット数検出回路61の
入力には、最終出力遷移検出回路21,22,23,2
4の出力が各々印加される。これら検出回路21乃至2
4は、いずれも図2の最終出力遷移検出回路19を用い
ることができる。メモリセル内に記憶された論理レベル
を増幅するセンスアンプ31,32,33,34は、各
メモリセルの記憶内容に応じて、高レベルのままかある
いは低レベルを増幅して読み出し、各々の検出回路21
乃至24に入力する。
【0048】ここで、トランジスタP1,P2の半導体
基板上のサイズは、トランジスタP3乃至P6の個々の
4倍程度とし、トランジスタN1,N2の同サイズもト
ランジスタN3乃至N6の込々の4倍程度とすることに
より、4倍の電流が供給しえるようにする。
【0049】この他の回路構成は、上記本発明の関連技
と共通しているため、共通した算用数字で示すに留
め、説明を省略する。
【0050】図4の出力遷移ビット数検出回路61の具
体例を示す図5の回路図を参照すると、この回路は各検
出回路21乃至24の出力を入力とし、かつ出力信号5
1乃至54を出力とし、四入力NANDゲート30と、
二入力NORゲート31乃至36と、三入力NORゲー
ト37,38,39と、四入力NORゲート40と、二
入力NORゲート31乃至36の出力を入力とする六入
力NORゲート41と、三入力NORゲート37,3
8,39の出力を入力とする三入力NORゲート42
と、NANDゲート30の出力を入力とするインバータ
43と、NORゲート40の出力を入力とするインバー
タ44とを備える。ここで、インバータ43の出力、N
ORゲート41の出力、NORゲート42の出力、イン
バータ44の出力を、各々1ビット以上遷移時活性化す
る出力信号51,2ビット以上遷移時活性化する出力信
号52、3ビット以上遷移時活性化する出力信号53、
4ビット遷移時活性化する出力信号54とする。
【0051】ここで、トランジスタP4乃至P6のうち
導通するトランジスタの多い方が、論理閾値レベルがよ
り上昇し、トランジスタN4乃至N6のうち導通するト
ランジスタの多い方が閾値レベルがより下降し、いずれ
も論理閾値の偏移量が大きくなる。即ちヒステリシス幅
が大きくなる。
【0052】この第の実施の形態の入力バッファ回路
を最終データ出力遷移期間のみヒステリシス回路化する
思想は、上記本発明の関連技術と共通するが、遷移出力
ビット数によって入力バッファ初段の論理閾値レベルを
可変にする。即ち、遷移ビット数が増加するに伴い、よ
り大きくなるであろう電源ラインノイズに対して、より
マージンのある方向へ入力初段論理閾値をシフトさせる
回路構成となっている。
【0053】この回路の動作について、図6を参照し
て、4ビット出力構成例を説明する。
【0054】図6に示すように、16通りの最終出力遷
移検出回路21乃至24の出力パターンが考えられる。
図6の左上欄の第2段目は、検出回路21乃至24の各
算用数字だけを示し、その下欄は各検出回路21乃至2
4に該当する出力信号を示している。右欄の2段目は遷
移するビット数が4ビット中何ビットであるかを示して
いる。
【0055】まず、遷移ビット数がゼロビットの時は、
トランジスタP3乃至P6,トランジスタN3乃至N6
は導通せず、入力初段論理閾値は変化しない。遷移ビッ
ト数が1ビット(bit)の時は、図の1/4bit
動作欄の*印の組合わせが4組考えられ、図5に示す出
力遷移ビット数検出回路51にのみワンショットのロウ
パルスが発生し、図4のトランジスタP3及びトランジ
スタN3のみが導通し、入力Aiが高レベルから低レベ
ルの時の入力初段反転レベルは、トランジスタP1,P
2,P3とトランジスタN1とが決め、入力Aiが低レ
ベルから高レベルの時の入力初段反転レベルは、トラン
ジスタN1,N2,N3とトランジスタP1とが決め
る。
【0056】以下同様にして、2ビット遷移時は出力信
号51,52に、3ビット遷移時は出力信号51,5
2,53に、4ビット遷移時は出力信号51,52,5
3,54に、各々ワンショットパルスが発生し、各々に
対応した数のトランジスタが導通して、入力初段の反転
レベルが導通したトランジスタ数に応じて偏移量も大き
くなり、入力バッファの電源ラインノズルによる誤動作
を防止する。
【0057】尚、ワンショットのロウパルスの発生タイ
ミングは、上述した本発明の関連技術と共通する。
【0058】この実施の形態によれば、第2の遷移時の
検出を、センスアンプからの出力の遷移時刻から得てい
るだけでなく、遷移ビット数に応じて、入力バッファ回
路の動作閾値レベルを可変としているため、発生する電
源ラインノイズの大きさに応じて適切なヒステリシス特
性を確保することができる。
【0059】この実施の形態では、4ビットの遷移の場
合のみを説明したが、これに限定されることはなく、任
意のビット数に応じて、構成することができる。
【0060】上述した第1の実施の形態によれば、いず
れもセンスアンプの出力を検出して制御手段の制御時期
を決めているが、これに限定されるものではなく、要す
るに入力バッファ回路の電源ラインに発生するノイズが
最も大きい時期を決めて、制御すればよい。このノイズ
は、電源を共通している出力データバッファや出力デー
タの増幅回路等の比較的大電流で大振幅動作を行う回路
における遷移時に大部分が発生し、小信号で小振幅動作
をしている回路からは誤動作するような大きなレベルの
ノイズは発生しない。
【0061】
【発明の効果】以上説明したように、本発明によれば、
電源ラインノイズの最も発生しやすいところの最終出力
遷移期間,ヒステリシス回路動作にすることにより、誤
動作を起こすことなく、安定に動作させることができる
ばかりでなく、更に入力バッファ回路すべてに信号遷移
検出回路なるものを設ける必要がなく、素子数及び信号
線削減によるチップサイズ縮小効果もある。
【0062】更に、センスアンプ出力(最終出力に近
い)の遷移検出信号を使用するため、従来のアドレス遷
移検出回路の出力を遅延させて最終出力タイミングに合
わせるのに比べ、タイミング設計も容易にできるという
効果も有する。
【0063】また遷移出力ビット数に応じて入力初段論
理閾値の変更を行う場合には、アドレス入力が変化して
も、最終データ出力が遷移していない時、又は遷移して
いても入力バッファ動作に影響しない電源ラインノイズ
に対して、入力初段反転レベルを入力レベルに対して動
作マージンのある方向へシフトさせると共に、逆に正規
アドレス変化に対しては逆マージンとなり、入力バッフ
ァ回路出力がスピード悪化するのを防止する効果があ
る。
【0064】また、この場合、遷移ビット数に依存して
発生ノイズは大きくなるため、動作マージンもより大き
くなるように、入力初段反転レベル補償部のディメンジ
ョンを信号により切換可能とすることにより、最大遷移
ビット数より少ない場合特に発生ノイズの小さい場合
に、上述したような入力レベルの逆マージンによるスピ
ード悪化を最小限に抑えることができ、更に自身の発生
ノイズに対する入力初段論理閾値の最適値の設定を、出
力ビットの遷移数により設定できるという効果もある。
【0065】このように、本発明によれば、上述した各
課題がことごとく達成される。
【図面の簡単な説明】
【図1】本発明の関連技術を示す回路図である。
【図2】本発明の関連技術における最終出力遷移検出回
路の一具体例を示す回路図である。
【図3】図1に示す回路の動作を示すタイミング図であ
る。
【図4】本発明の第の実施の形態を示す回路図であ
る。
【図5】第の実施の形態の出力遷移ビット数検出回路
の一具体例を示す回路図である。
【図6】第の実施の形態の動作を示すタイミング図で
ある。
【図7】従来の入力バッファ回路を示す回路図である。
【図8】従来の入力バッファ回路の動作を示すタイミン
グ図である。
【図9】従来の入力バッファ回路の動作を示す特性図で
ある。
【図10】(A),(B)は、図7におけるロウ遷移検
出回路,ハイ遷移検出回路を各々示す回路図である。
【図11】ダミーサイクルが従来の入力バッファ回路に
入力された状態を示すタイミング図である。
【符号の説明】
1,27 最終出力遷移検出回路出力 2,13,25,43,44,65乃至69,73
インバータ 3,4,76 遅延回路 5 初段出力 6 最終ドライバ 10,21 センスアンプ出力 11,71 電源端子 12,72 グランド端子 14,74 入力端子 15,75 出力端子 16 メモリセル 17,31乃至34 センスアンプ(センス増幅回
路) 18 データ出力端子 19,21乃至24 最終出力遷移検出回路 26,64 二入力NANDゲート 31乃至36,63 二入力NORゲート 37乃至39,42 三入力NORゲート 40 四入力NORゲート 41 六入力NORゲート 51乃至54 出力信号 61 出力遷移ビット数検出回路 62 正相遅延回路 77 ロウ遷移検出回路 78 ハイ遷移検出回路 P1乃至P6 Pチャネル型電界効果トランジスタ N1乃至N6 Nチャネル型電界効果トランジスタ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 入力信号を印加する第1のインバータ
    と、 前記第1のインバータの出力を遅延する遅延回路と、 前記第1のインバータと同一電源で動作する複数の回路
    出力部から、前記第1のインバータの出力遷移に応答し
    て出力する複数の最終出力信号を入力し、これらの最終
    出力信号のうち同時に遷移する前記最終出力信号の数に
    応じた遷移ビットを出力する出力遷移数検出回路と、 前記遷移ビットと前記遅延回路の出力信号とを入力し、
    前記入力信号の変化後に、前記第1のインバータの論理
    しきい値を同時に遷移する前記遷移ビット数に応じて制
    御する論理しきい値制御手段とを有する入力バッファ回
    路。
  2. 【請求項2】 前記論理しきい値制御手段は、各ソース
    を電源に接続し各ゲートに前記遷移ビットをそれぞれ入
    力し各ドレインを共通接続した複数のPチャネルトラン
    ジスタと、 ソースを前記複数のPチャネルトランジスタの共通接点
    にドレインを前記第1のインバータの出力に接続した第
    1のPチャネルトランジスタと、 ドレインを前記第1のPチャネルトランジスタのドレイ
    ンに接続した第1のNチャネルトランジスタと、 各ドレインを前記第1のNチャネルトランジスタのソー
    スに各ソースを最低電位に接続し、各ゲートに前記遷移
    ビットの反転信号をそれぞれ入力する複数のNチャネル
    トランジスタとを備える請求項記載の入力バッファ回
    路。
  3. 【請求項3】 前記複数の回路出力部は、メモリセルに
    格納された論理値を増幅して読み出すセンス増幅回路で
    ある請求項1又は2記載の入力バッファ回路。
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