KR950007141B1 - 의사 스태틱 ram의 제어회로 - Google Patents

의사 스태틱 ram의 제어회로 Download PDF

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Abstract

내용 없음.

Description

의사 스태틱 RAM의 제어회로
제1도는 본 발명의 1실시예에 따른 구성을 도시해 놓은 회로도.
제2도는 제1도의 회로내의 일부 구성을 도시해 놓은 회로도.
제3도는 제1도의 회로동작을 설명하기 위한 신호의 타이밍챠트.
제4도는 CS대기모드를 설명하기 위한 타이밍챠트.
제5도는 종래의 의사 스태틱 RAM에서의 CS대기모드에 관계한 부분의 제어회로를 추출하여 나타낸 회로도.
제6도 내지 제8도는 각각 제1도에 도시된 회로내의 일부구성을 도시해 놓은 회로도.
제9도는 제5도의 회로동작을 설명하기 위한 신호의 타이밍챠트이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 칩이네이블제어회로 2 : 칩선책제어회로
3 : 기록이네이블제어회로 4,5 : 인버터
6 : NOR게이트회로 7 : NAND게이트회로
[산업상의 이용분야]
본 발명은 의사 스태틱 RAM(pseudo static RAM)에서의 칩선택대기모드를 제어하는 의사 스태틱 RAM의 제어회로에 관한 것이다.
[종래의 기술 및 그 문제점]
스태틱 RAM의 집적도를 향상시키기 위해 다이내믹 RAM과 동일한 메모리셀을 이용하고, 리프레시용 카운터를 동일 칩상에 설치하므로써 스태틱 RAM에 가까운 동작을 실현한 의사 스태틱 RAM(이하, PSRAM이라 칭함)이 알려져 있다.
이 PSRAM은 기록모드 및 독출모드 외에 CS(칩선택)대기모드라 칭하는 PSRAM 특유의 동작모드가 있는 바, 즉 제4도에 타이밍챠트로 나타낸 바와같이 칩에네이블신호(/CE)가 “L”레벨로 하강한 시점에서의 칩선택신호(CS)의 레벨에 따라서 동작모드가 결정되어, 예컨대 칩이네이블신호(/CE)가 “L”레벨로 하강한 때에 칩선택신호(CS)의 레벨이 “H”레벨로 되면 통상의 기록, 독출모드로 되고, “L”레벨로 되면 대기모드로 되어 칩내에서의 기록등의 프로그램 변동이 금지되게 된다.
제5도는 종래의 의사 스태틱 RAM에서의 상기 CS 대기모드에 관계한 부분의 제어회로를 추출하여 나타낸 회로도로, 제5도에 있어서 참조부호 11은 칩이네이블신호(/CE)에 동기하여 제어신호군(/øCE, øP1, øP2)을 발생시키는 칩이네이블제어회로이고, 참조부호 12는 상기 제어신호군(/øCE, øP1, øP2)을 이용해서 칩선택신호(CS)를 래치함과 더불어, 래치신호(øCS)를 발생시키는 칩선택제어회로이다. 또한, 참조부호 13은 상기 래치신호(øCS)에 따라서 기록이네이블신호(/WE)를 출력제어하는 기록이네이블제어회로로, 이 기록이네이블제어회로(13)로부터 출력되는 내부기록이네이블신호(øWE)에 의해서 도시되지 않은 메모리셀에서의 데이터기록동작이 가능해지게 된다.
이와같은 구성의 제어회로에 있어서, 통상의 데이터기록동작시에는 입력된 기록이네이블신호(/WE)와는 역상의 내부기록이네이블신호(øWE)가 활성화되어 도시되지 않은 기록계회로가 동작가능상태로 설정된다. 또, 칩이네이블신호(/CE)가“H”레벨인 때, 또는 상기 CS대기모드인 때에는 기록이네이블제어회로(13)에 의해 내부기록이네이블신호(øWE)가 활성화되지 않도록 제어되고, 이때 도시되지 않은 기록계 회로에서는 소비전류가 최소한으로 억제된다.
제6도는 상기 제5도중의 칩이네이블제어회로(11)로 구체적인 구성을 나타낸 회로도로, 이 회로에서는 칩이네이블신호(/CE)가 인버터(21, 22)에서 순차 반전됨에 의해 상기 제어신호(øCE)가 얻어진다. 또, 상기 인버터(21)의 출력은 인버터(23, 24)에서 순차 반전됨과 더불어 NAND게이트(25)에 공급되고, 상기 NAND게이트(25)의 출력이 인버터(26)에서 반전됨에 의해 상기 제어신호(øP1)이 얻어진다. 또, 상기 인버터(26)의 출력이 인버터(27, 28)에서 순차 반전됨에 의해 상기 제어신호(øP2)가 얻어진다.
제7도는 상기 제5도중의 칩선택제어회로(12)의 구체적인 구성을 나타낸 회로도로, 이 제어회로에는 P채널 MOS트랜지스터(31, 32)와 N채널, MOS트랜지스터(33, 34, 35)로 이루어진 CMOS형 차동증폭회로(36)가 설치되어 있는데, 여기서 상기 N채널 MOS트랜지스터(33)는 이 차동증폭회로(36)를 활성화하기 위한 활성화용 트랜지스터로서, 그 게이트에는 상기 제어신호(øP2)가 공급되게 된다.
또한, 상기 차동증폭회로(36)의 한쪽의 입력노드(A)에는 P채널 MOS트랜지스터(37)와 N채널 MOS트랜지스터(38, 39)로 이루어지는 칩선택신호입력부(40)의 출력이 공급되고, 다른쪽의 입출력노드(B)에는 P채널 MOS트랜지스터(41)와 N채널 MOS트랜지스터(42, 43)로 이루어지는 기준전압입력부(44)의 출력이 공급된다. 그리고 상기 칩선택신호입력부(40) 및 기준전압입력부(44)내의 P채널 MOS트랜지스터(37, 41)는 각각 부하트랜지스터로서 사용되는 것으로서, 그 게이트에는 접지전원(Vss)이 공급된다. 또 상기 칩선택신호입력부(40) 및 기준전압입력부(44)내의 N채널 MOS트랜지스터(38, 42)의 각 게이트에는 상기 제어신호(øP1)가 병렬로 공급되고, 칩선택신호입력부(40)내의 N채널 MOS트랜지스터(39)의 게이트에는 칩선택신호(CS)가 공급되며, 기준전압입력부(44)내의 N채널 MOS트랜지스터(43)의 게이트에는 그 칩선택신호(CS)의 고논리레벨전압과 저논리레벨전압 사이의 중간전압으로 설정되는 기준전압(Vref)이 공급된다.
또, 차동증폭회로(36)의 한쌍의 입력노드(A,B)의 신호는 상기 제어신호군중 øP2가 게이트에 공급되는 N채널 MOS트랜지스터(45, 46) 각각을 통해서 래치신호(øCS, /øCS)를 발생시키는 래치부(47, 48)에 공급되는데, 이 래치부(47, 48)는 입력단이 상호접속된 각각 2개의 인버터(49, 50 ; 51, 52)로 구성되어 있고, 양래치부(47, 48)내의 인버터(50, 52)의 각 입력단과 접지전압(Vss)과의 사이에는 게이트에 상기 제어신호(/øCW)가 공급되는 리셋트용 N채널 MOS트랜지스터(53, 54)가 삽입되어 있다. 또한, 양 래치부(47, 48)내의 인버터(49, 51)의 각 출력단과 접지전압(Vss)의 사이에는 N채널 MOS트랜지스터(55, 56)가 삽입되어 있는데, 이 트랜지스터(55, 56)의 게이트는 인버터(51, 49)의 각 출력단에 접속되어 있다.
제8도는 상기 제5도중의 기록이네이블제어회로(13)의 구체적인 구성을 나타낸 회로도로, 이 제어회로는 상기 래치신호(øCS)를 반전시키는 인버터(61)와, 이 인버터(61)의 출력 및 기록이네이블신호(WE)가 공급되는 NOR게이트(62)로 구성되어 있고, 상기 내부기록이네이블신호(øWE)는 이 NOR게이트(62)의 출력으로서 얻어진다.
이어, 상기 종래 회로의 동작을 제9도의 타이밍챠트를 이용하여 설명한다.
칩이네이블신호(/CE)가“H”레벨로부터“L”레벨로 변화하고, 이때 칩선택신호(CS)가“H”레벨이라면 통상의 데이터독출동작 또는 기록동작이 행해지게 된다. 즉, 칩이네이블신호(/CE)가“H”레벨로부터“L”레벨로 그 레벨이 변화되는 것에 동기하여 래치이네이블제어회로(11)에서 발생되는 제어회로(/øCE)는 소정기간“L”레벨로 되고 제어신호(øP1, øP2)는 소정기간“H”레벨로 된다.
그리고, 제어신호(øP1)가“H”레벨인 때에는 칩선택신호입력부(40) 및 기준전압입력부(44)내의 N채널 MOS트랜지스터(38, 42)가 모드 온되어 차동증폭회로(36)의 한쌍의 입출력노드(A,B)에는 각각 칩선택신호(CS)와 기준전압(Vvef)에 따른 전압이 공급된다. 또, 제어신호(øP2)가“H”레벨일 때에는 차동증폭회로(36)내의 트랜지스터(33)가 온되어 차동증폭회로(36)가 활성화되게 됨으로써 칩선택신호입력부(40) 및 기준 전압입력부(44)에서 발생된 전압이 이 차동증폭회로(36)에서 비교되어 칩선택신호의 논리레벨이 검출되게 된다.
한편, 제어신호(øP2)가“H”레벨인 때에는 N채널 MOS트랜지스터(45,46)가 온되어 상기 차동증폭회로(36)의 검출출력이 래치부(47,48)에 공급되어 각각 래치되게 된다.
그리고, 상기 래치부(47, 48)의 래치신호(øCS, /øCS)가 각각“H”레벨,“L”레벨로 확정된 후, 외부로부터 공급되는 기록이네이블신호(/WE)가 예컨대“L”레벨이라면, 기록이네이블제어회로(13)내의 NOR게이트(61)에서 이 기록이네이블신호(/WE)가 반전되어 내부기록이네이블신호(øWE)가“H”레벨로 되게 됨으로서, 그후 도시되지 않은 기록계회로에서 데이터의 기록제어가 행해진다.
이어, 칩이네이블신호(/CE)가“H”레벨로 변화되면 그에 따라 래치이네이블제어회로(11)에서 발생되는 제어신호(/øCE)도“H”레벨로 되고, 그후 래치부(47, 48)내의 인버터(50, 52)의 각 입력단과 저지전압(Vss)과의 사이에 삽입되어 트랜지스터(53, 54)가 온되게 된다. 따라서 상기 양 래치부(47, 48)가 리셋트되어 양 래치신호(øCS, /øCS)는 모두“L”레벨로 설정된다.
그런데 칩이네이블신호(/CE)를“H”레벨로 하는 통상의 대기상태 또는 CS대기 모드에서는 도시되지 않은 기록계회로의 소비전류가 최소한으로 억제되도록 기록이네이블제어회로(13)가 제어되게 되는데, 이 기록이네이블제어회로(13)를 제어하는 신호로서는 제9도중의 화살표 a로 나타낸 바와같이 래치선택제어회로(12)로부터 출력되는 래치신호(øCS)가 이용된다. 즉, 이 래치신호(øCS)만으로 기록이네이블제어회로(13)가 제어되기 때문에 칩선택신호(CS)가“H”레벨로 활성화되어 있는 경우에는 칩이네이블신호(/CE)가“L”레벨로 되더라도 외부로부터 입력되는 기록이네이블신호(/WE)가 내부제어신호(øWE)로서 실제로 전달되는 것은 제9도중에 나타낸 시간 t의 경과후로 되어 기록동작마진이 현저히 저하되게 된다.
이와같이 종래의 대기동작을 수반하는 의사 스태틱 RAM에는 그 대기상태로부터 활성화상태로의 이행시에 신호가 지연되어 기록동작마진을 저하시키게 된다는 결점이 있게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 기록동작마진을 저하시키지 않고 대기시의 소비전류를 절감시킬 수 있도록 된 의사 스태틱 RAM의 제어회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 실현하기 위한 본 발명에 따른 의사 스태틱 RAM의 제어회로는, 칩이네이블신호의 레벨변화에 동기하면서 칩이네이블신호로부터 생성되는 제1지연신호와, 상기 칩이네이블신호의 하강 타이밍에서 제어되는 제2지연신호 및, 이 제2지연신호의 제어타이밍으로부터 지연되어 이 제2지연신호와 마찬가지로 제어되는 제3지연신호로 이루어진 제1제어신호군을 발생시키고, 칩이네이블신호가 공급되는 제1제어회로와 ; 칩선택신호 및 상기 제1제어신호군이 공급되고, 제1제어신호군의 소정 타이밍에 기초해서 상기 비선택신호를 래치하며, 이 래치된 칩선택신호에 따른 제2제어신호를 발생시키는 제2제어회로 및 ; 상기 제1제어회로로부터 상기 제2제어회로에 공급된 상기 상기 제1지연신호와 반대의 위상을 갖춘 소정의 제어신호와, 기록이네이블신호 및, 제2제어신호가 공급되고, 이 소정의 제어신호 및 제2제어신호에 기초해서 상기 기록이네이블신호를 제어하여 의사 스태틱 RAM내부에서 사용되는 데이터 기록제어용 제3제어신호를 발생시키는 제3제어회로를 구비하고, 상기 제2제어회로는 상기 칩선택신호 및 기준전압을 수취하면서 비교하여 상기 제2제어신호를 출력하는 CMOS 구성의 차동증폭기와, 이 차동증폭기에 접속되어 상기 제1제어신호의 적어도 하나의 지연신호에 따라 래치동작을 수행하는 래치회로를 갖추며 ; 상기 제3제어회로는 상기 제2제어신호 및 상기 소정의 제어신호를 수취하는 NAND회로와, 이 NAND회로의 출력신호 및 상기 기록이네이블신호를 수취하여 제3제어신호를 출력하는 NOR회로를 갖춘 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 외부로부터 입력되는 기록이네이블신호를 전달하는 내부제어신호의 변화가 지연되는 것이 방지되기 때문에 내부기록이네이블신호는종래와 같이 칩선택제어회로의 상태에만 의존하지 않고, 칩이네이블제어회로의 상태에 따라 변화가 일어나도록 구성된다. 따라서 지연의 원인으로 되는 칩선택·래치회로의 출력을 대기하지 않고 내부제어신호가 변화하기 시작하므로 기록이네이블제어회로는 PSRAM의 기록동작마진을 손상시키지 않고 동작할 수 있게 되고, 또 종래와 마찬가지로 칩선택대기모드에서의 저소비전력이 실현된다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 설명한다.
제1도는 본 발명의 의사 스태틱 RAM의 제어회로에서의 CS대기모드에 관계한 부분의 제어회로를 추출하여 나타낸 회로도로, 제1도에서 참조부호 1은 칩이네이블신호(/CE)에 동기하여 제어신호군(øCE, /øP1, øP2)을 발생시키는 칩이네이블제어회로이고, 2는 상기 제어신호군(øCE, /øP1, øP2)을 이용해서 칩선택신호(CS)를 래치함과 더불어 래치신호(/øCS)를 발생시키는 칩선택제어회로이며, 3은 상기 래치신호(/øCS) 및 칩이네이블제어회로(1)에서 발생되는 제어신호(/øCE)에 따라서 기록이네이블신호(/WE)를 출력제어하는 기록이네이블제어회로이다. 그리고 이 기록이네이블제어회로(3)로부터 출력되는 내부기록이네이블신호(øWE)에 의해 도시되지 않은 메모리셀에서의 데이터기록동작이 가능하게 된다. 또, 상기 래치신호(/øCS) 및 제어신호(/øCE)는 각각 인버터(4, 5)를 통해서 제어신호(ø0, øCE)로서 기록이네이블제어회로(3)에 공급되게 된다.
이 제1도의 실시예회로에서의 칩이네이블제어신호(1), 칩선택제어회로(2) 각각의 구체적 구성은 상기 제6도, 제7도에 나타낸 종래 회로와 동일하기 때문에 그 설명을 생략하고, 기록이네이블제어회로(3)에 대해서만 그 구체적인 구성을 제2도에 나타내었다. 이 회로(3)는 상기 제어신호(ø0, øCE)가 공급되는 NAND게이트(7)와 이 NAND게이트(7)의 출력 및 기록이네이블신호(/WE)가 공급되는 NOR게이트(6)로 구성되어 있고, 상기 내부기록이네이블신호(øWE)는 이 NOR게이트(6)의 출력으로서 얻어진다.
이어, 상기한 구성으로 이루어진 회로의 동작을 제3도의 타이밍챠트를 이용해서 설명한다.
칩이네이블신호(/CE)가“H”레벨인 대기상태로부터“L”레벨로 변화될 때, 칩선택신호(CS)가“H”레벨인 경우에는 통상의 데이터독출동작 또는 기록동작이 행해지게 된다. 즉, 칩이네이블신호(/CE)가“H”레벨로부터“L”레벨로 그 레벨이 변화되는 것에 동기하여 칩이네이블제어회로(1)에서 발생되는 제어신호(/øCE)는 소정기간“L”레벨로 되고, 제어신호(øP1, øP2)로 소정기간“H”레벨로 된다.
그리고, 이들 제어신호를 인가받는 칩선택제어회로(2 ; 제7도 참조)에서는 우선제어신호(øP1)의“H”레벨에서 칩선택신호입력부(40) 및 기준전압입력부(44)내의 N채널 MOS트랜지스터(38, 42)가 모두 온되고, 차동증폭회로(36)의 한쌍의 입출력노드(A, B)에는 칩선택신호(CS), 기준전압(Vref)에 따른 각각의 전압이 공급된다. 또, 제어신호(øP2)의“H”레벨에서 차동증폭회로(36)내의 트랜지스터(33)가 온되어 차동증폭회로(36)가 활성화됨으로써 칩선택신호입력부(40) 및 기준전압입력부(44)에서 발생된 전압이 차동증폭회로(36)에서 비교되어 칩선택신호(CS)의 논리레벨이 검출된다.
한편, 제어신호(øP2)의“H”레벨에서 N채널 MOS트랜지스터(45, 46)가 온되고, 이에 따라 상기 차동증폭회로(36)의 검출출력이 래치부(47, 48)에 공급되어 각각 래치되게 된다. 이 경우 제3도의 타이밍챠트에서는 신호(CS)가“H”레벨이고, 기준전압(Vref)은 신호(CS)의 논리레벨의 중간레벨로 설정되게 되므로, 래치부(47)에서의 래치신호(øCS)는“H”레벨, 래치부(48)에서의 래치신호(/øCS)는“L”레벨로 된다.
그 결과, 기록이네이블제어회로(3 ; 제2도 참조)내의 NOR게이트에는 기록이네이블신호(/WE)의“L”레벨 및 제어신호(øCE, ø0)의 각각의 칩이네이블제어회로가 공급된 NAND게이트회로(7)의“L”레벨출력이 각각 입력되어 내부기록이네이블신호(øWE)가“H”레벨로 된다. 즉, 제3도중의 화살표 a로 나타낸 바와같이 인버터(5)의 출력이 제어신호(øCE)가“H”레벨로 되는 것에 의해 기록이네이블제어회로(3)내의 NOR게이트(6)에서 그 기록이네이블신호(/WE)가 반전되어 내부기록이네이블신호(øWE)가 'H”레벨로 됨으로써, 그후 도시되지 않은 기록계회로에서 데이터의 기록제어가 행해지게 된다.
이어, 칩선택신호(CS)가“L”레벨로 된후, 칩이네이블신호(/CE)는“H”레벨의 대기상태로 변화한다. 그리고 칩이네이블제어회로(1)에서 발생되는 제어신호(/øWE)가“H”레벨로 되어 칩선택제어회로(3 ; 제7도 참조)내의 트랜지스터(53, 54)가 온되게 됨으로써 상기 양 래치부(47, 48)가 리셋트되어 양 래치신호(øCS, /øCS)는 모두“L”레벨로 설정된다. 따라서, 기록이네이블제어회로(3)에 공급되는 제어신호(ø0)가“H”레벨, 제어신호(øCE)가“L”레벨로 되고, 이에 따라 기록이네이블제어회로(3)내의 NAND게이트회로(7)의 출력이“H”레벨로 됨으로써, 내부기록이네이블신호(øWE)는“L”레벨로 변화된다. 즉, 그후 도시되지 않은 기록계회로에서는 데이터의 기록제어동작이 금지된다.
이어, 칩이네이블신호(/CE)가“H”레벨로부터“L”레벨로 변화하게 되는데, 이때 칩선택신호(CS)는“L”레벨이므로 CS대기모드로 된다. 그러면 칩이네이블제어회로(1)로부터의 제어신호(/øCE)는 소정기간“L”레벨로 되고, 제어신호(øP1, øP1)는 소정기간“H”레벨로 된다.
그리고, 이들 제어신호를 인가받은 칩선택제어회로(2)에서는 상술한 제3도중에 나타낸 화살표 a와 마찬가지로 처음 인버터(5)의 출력인 제어신호(øCE)의“H”레벨에 의해 기록이네이블제어회로(3)내의 NOR게이트(6)에서 기록이네이블신호(/WE)가 반전되어 내부기록이네이블신호(øWE)가“H”레벨로 된다. 그리고 칩선택신호(CS)가“L”레벨이므로 래치부(47)에서의 래치신호(øCS)는“L”레벨, 래치부(48)에서의 래치신호(/øCS)는“H”레벨로 되어 래치신호(/øCS)의 반전된 제어신호(ø0)는“H”레벨로부터“L”레벨로 변화하게 된다. 그 결과, 제3도중에 나타낸 화살표 b와 같이 내부기록이네이블신호(øWE)는 빠르게“L”레벨로 되고, 그후 도시되지 않은 기록계회로에서는 데이터의 기록제어동작이 금지된다.
이와 같이 기록이네이블제어회로(3)에 공급되는 제어신호(ø0)는 통상은 고전위위레벨이고 칩이네이블신호(/CE)의 하강에서 칩선택신호(CS)가 저전위레벨인 경우에만 저전위레벨로 되고, 이에 칩이네이블신호(/CE)가 고전위레벨로 될때 제어신호(ø0)는 고전위레벨로 복귀되도록 구성되어 있는바, 이것에 의해 종래의 대기모드에 비해 기록이네이블제어회로의 동작지연시간의 단축이 가능해져서 기록동작마진을 손상시키지 않게 된다. 또 CS대기모드시에는 빠르게 기록이네이블제어신호(/WE)를 비활성상태로 하기 때문에 저소비전력의 회로구성도 동시에 실현할 수 있게 된다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 기록동작마진을 손상시키지 않고 대기시의 소비전류를 절감시킬 수 있는 의사 스태틱 RAM의 제어회로를 제공할 수 있게 된다.

Claims (1)

  1. 칩이네이블신호(/CE)의 레벨변화에 동기하면서 칩이네이블신호(/CE)로부터 생성되는 제1지연신호(/øWE)와, 상기 칩이네이블신호(/CE)의 하강 타이밍에서 제어되는 제2지연신호(øP1) 및 이 제2지연신호(øP1)의 제어타이밍으로부터 지연되어 이 제2지연신호(øP1)와 마찬가지로 제어되는 제3지연신호(øP1)로 이루어진 제1제어신호군(/øCE, øP1, øP2)을 발생시키고, 칩이네이블신호(/CE)가 공급되는 제1제어회로(1)와, 칩선택신호(CS) 및 상기 제1제어신호군(/øCE, øP1, øP2)이 공급되고, 제1제어신호군(/øCE, øP1, øP2)의 소정 타이밍에 기초해서 상기 칩선택신호(CS)를 래치하며, 이 래치된 칩선택신호(CS)에 따른 제2제어신호군(/øCS)를 발생시키는 제2제어회로(2) 및, 상기 제1제어회로(1)로부터 상기 제2제어회로(2)에 공급된 상기 제1지연신호(/øCE)와 반대의 위상을 갖춘 소정의 제어신호(/øCE)와, 기록이네이블신호(/WE) 및, 제2제어신호(/øCS)가 공급되고, 이 소정의 제어신호(øCE) 및 제2제어신호(/øCS)에 기초해서 상기 기록이네이블신호(/WE)를 제어하여 의사 스태틱 RAM내부에서 사용되는 데이터 기록제어용 제3제어신호(øWE)를 발생시키는 제3제어회로(3)를 구비하고, 상기 제2제어회로(2)는 상기 칩선택신호(CS) 및 기준전압을 수취하면서 비교하여 상기 제2제어신호(/øCS)를 출력하는 CMOS구성의 차동증폭기(36)와, 이 차동증폭기(36)에 접속되어 상기 제1제어신호의 적어도 하나의 지연신호에 따라 래치동작을 수행하는 래치회로(47, 48)를 갖추며, 상기 제3제어회로(3)는 제2제어신호(øCS) 및 상기 소정의 제어신호(øCE)를 수취하는 NAND회로(7)와, 이 NAND회로(7)의 출력신호 및 상기 기록이네이블신호(/WE)를 수취하여 제3제어신호(øWE)를 출력하는 NOR회로(6)를 갖춘 것을 특징으로 하는 의사 스태틱 RAM의 제어회로.
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