JPH0426986A - 疑似スタティックｒａｍの制御回路 - Google Patents
疑似スタティックｒａｍの制御回路Info
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は疑似スタティックＲＡＭにおけるチップセレ
クト・スタンバイモードを制御する疑似スタティックＲ
ＡＭの制御回路に関する。
クト・スタンバイモードを制御する疑似スタティックＲ
ＡＭの制御回路に関する。
（従来の技術）
スタティックＲＡＭの集積度を向上させるため、ダイナ
ミックＲＡＭと同様のメモリセルを用い、リフレッシュ
用のカウンタを同一チップ上に設けることによって、ス
タティックＲＡＭに近い動作を実現した疑似スタティッ
クＲＡ Ｍ （ｐｓｅｕｄ。
ミックＲＡＭと同様のメモリセルを用い、リフレッシュ
用のカウンタを同一チップ上に設けることによって、ス
タティックＲＡＭに近い動作を実現した疑似スタティッ
クＲＡ Ｍ （ｐｓｅｕｄ。
−５ｔａｔｉｃ ＲＡ Ｍ ；以下ＰＳＲＡＭと称する
）が知られている。
）が知られている。
このＰＳＲＡＭには、書き込みモード及び読み出しモー
ドの他にＣ３（チップセレクト）スタンバイモードと呼
ばれるＰＳＲＡＭ特有の動作モードがある。第４図のタ
イミングチャートに示すように、チップイネーブル信号
ＣＥが′Ｌ”レベルに立ち下がった時点のチップセレク
ト信号Ｃ５のレベルに応じて動作モードが決定され、例
えばチップイネーブル信号ＣＥが“Ｌ°レベルに立ち下
がった時にチップセレクト信号Ｃ８のレベルが“■”レ
ベルならば通常の書き込み、読み出しモードとなり、“
Ｌ”ならばＣＳスタンバイモードとなり、チップ内での
書き込み等のプログラム動作が禁止される。
ドの他にＣ３（チップセレクト）スタンバイモードと呼
ばれるＰＳＲＡＭ特有の動作モードがある。第４図のタ
イミングチャートに示すように、チップイネーブル信号
ＣＥが′Ｌ”レベルに立ち下がった時点のチップセレク
ト信号Ｃ５のレベルに応じて動作モードが決定され、例
えばチップイネーブル信号ＣＥが“Ｌ°レベルに立ち下
がった時にチップセレクト信号Ｃ８のレベルが“■”レ
ベルならば通常の書き込み、読み出しモードとなり、“
Ｌ”ならばＣＳスタンバイモードとなり、チップ内での
書き込み等のプログラム動作が禁止される。
第５図は従来の疑似スタティックＲＡＭにおける前記Ｃ
Ｓスタンバイモードに関係した部分の制御回路を抽出し
て、示す回路である。第５図において、１１はチップイ
ネーブル信号ＣＥに同期して制御信号群Ｔ乙、φＦｌｕ
φＰ２を発生するチ・ツブイネーブル制御回路である
。また、１２は前記制御信号群＄ｃｇ、 φＰ＋＋
φ、２を用いてチップセレクト信号Ｃ５をラッチし、
ラッチ信号φ。５を発生するチップセレクト制御回路で
ある。さらに、１３は前記ラッチ信号φｃｓに応じてラ
イトイネーブル信号ＷＥを出力制御するライトイネーブ
ル制御回路であり、このライトイネーブル制御回路１３
から出力される内部ライトイネーブル信号φＷＥによっ
て図示しないメモリセルにおけるデータの書き込み動作
が可能にされる。
Ｓスタンバイモードに関係した部分の制御回路を抽出し
て、示す回路である。第５図において、１１はチップイ
ネーブル信号ＣＥに同期して制御信号群Ｔ乙、φＦｌｕ
φＰ２を発生するチ・ツブイネーブル制御回路である
。また、１２は前記制御信号群＄ｃｇ、 φＰ＋＋
φ、２を用いてチップセレクト信号Ｃ５をラッチし、
ラッチ信号φ。５を発生するチップセレクト制御回路で
ある。さらに、１３は前記ラッチ信号φｃｓに応じてラ
イトイネーブル信号ＷＥを出力制御するライトイネーブ
ル制御回路であり、このライトイネーブル制御回路１３
から出力される内部ライトイネーブル信号φＷＥによっ
て図示しないメモリセルにおけるデータの書き込み動作
が可能にされる。
このような構成の制御回路において、通常のデータ書き
込み動作時には入力されたライトイネプル信号ＷＥとは
逆相の内部ライトイネーブル信号φｗ８が活性化され、
図示しない書き込み系回路が動作可能な状態に設定され
る。また、チップイネーブル信号ＣＥが“Ｈ”レベルの
とき、または前記ＣＳスタンバイモードのときは、ライ
トイネーブル制御回路１３によって内部ライトイネーブ
ル信号φ。が活性化されないように制御される。このと
き、図示しない書き込み系回路では消費電流が最小限に
抑えられる。
込み動作時には入力されたライトイネプル信号ＷＥとは
逆相の内部ライトイネーブル信号φｗ８が活性化され、
図示しない書き込み系回路が動作可能な状態に設定され
る。また、チップイネーブル信号ＣＥが“Ｈ”レベルの
とき、または前記ＣＳスタンバイモードのときは、ライ
トイネーブル制御回路１３によって内部ライトイネーブ
ル信号φ。が活性化されないように制御される。このと
き、図示しない書き込み系回路では消費電流が最小限に
抑えられる。
第６図は上記第５図中のチップイネーブル制御回路１１
の具体的な構成を示す回路図である。この回路では、チ
ップイネーブル信号ＣＥがインバータ２１及び２２で順
次反転されることによって前記制御信号φ。８が得られ
る。また、前記インバータ２１の出力はインバータ２３
．２４で順次反転され、また、ＮＡＮＤゲート２５に供
給される。さらに、このＮＡＮＤゲート２５の出力がイ
ンバータ２６で反転されることによって前記制御信号φ
Ｐ１が得られる。
の具体的な構成を示す回路図である。この回路では、チ
ップイネーブル信号ＣＥがインバータ２１及び２２で順
次反転されることによって前記制御信号φ。８が得られ
る。また、前記インバータ２１の出力はインバータ２３
．２４で順次反転され、また、ＮＡＮＤゲート２５に供
給される。さらに、このＮＡＮＤゲート２５の出力がイ
ンバータ２６で反転されることによって前記制御信号φ
Ｐ１が得られる。
また、前記インバータ２６の出力がインバータ２７及び
２８で順次反転されることによって前記制御信号φＰ２
が得られる。
２８で順次反転されることによって前記制御信号φＰ２
が得られる。
第゛７図は上記第５図中のチップセレクト制御回路１２
の具体的な構成を示す回路図である。この制御回路には
ＰチャネルＭＯＳ）ランジスタ３１．３２、Ｎチャネル
ＭＯＳ）ランジスタ３３．３４．３５からなるＣＭＯＳ
型の差動増幅回路３Ｂが設けられている。
の具体的な構成を示す回路図である。この制御回路には
ＰチャネルＭＯＳ）ランジスタ３１．３２、Ｎチャネル
ＭＯＳ）ランジスタ３３．３４．３５からなるＣＭＯＳ
型の差動増幅回路３Ｂが設けられている。
前記ＮチャネルＭＯＳトランジスタ３３は、この差動増
幅回路３Ｂを活性化させるための活性化用トランジスタ
であり、そのゲートには前記制御信号φＰ２が供給され
ている。
幅回路３Ｂを活性化させるための活性化用トランジスタ
であり、そのゲートには前記制御信号φＰ２が供給され
ている。
前記差動増幅回路８６の一方の入出力ノードＡにはＰチ
ャネルＭＯＳトランジスタ３７、ＮチャネルＭＯＳトラ
ンジスタ３８．３９からなるチップセレクト信号入力部
４０の出力が供給され、他方の入出力ノードＢにはＰチ
ャネルＭｏＳトランジスタ４１、ＮチャネルＭＯＳ）ラ
ンジスタ４２．４３からなる基準電圧入力部４４の出力
が供給される。前記チップセレクト信号入力部４０及び
基準電圧入力部４４内のＰチャネルＭＯＳ）ランジスタ
３７．４＋はそれぞれ負荷トランジスタとして使用され
、そのゲートには接地電圧ＶＳＳが供給される。また、
前記チップセレクト信号入力部４０及び基準電圧入力部
４４内のＮチャネルＭＯＳ）ランジスタ３８．４２の各
ゲートには前記制御信号φ、１が並列に供給され、チッ
プセレクト信号入力部４０内のＮチャネルＭＯＳトラン
ジスタ３９のゲートにはチップセレクト信号Ｃ８が供給
され、基準電圧入力部４４内のＮチャネルＭＯＳ）ラン
ジスタ４３のゲートにはこのチップセレクト信号Ｃ８の
高論理レベル電圧と低論理レベル電圧との間の中間電圧
に設定された基準電圧Ｖ ｒｅｆが供給される。
ャネルＭＯＳトランジスタ３７、ＮチャネルＭＯＳトラ
ンジスタ３８．３９からなるチップセレクト信号入力部
４０の出力が供給され、他方の入出力ノードＢにはＰチ
ャネルＭｏＳトランジスタ４１、ＮチャネルＭＯＳ）ラ
ンジスタ４２．４３からなる基準電圧入力部４４の出力
が供給される。前記チップセレクト信号入力部４０及び
基準電圧入力部４４内のＰチャネルＭＯＳ）ランジスタ
３７．４＋はそれぞれ負荷トランジスタとして使用され
、そのゲートには接地電圧ＶＳＳが供給される。また、
前記チップセレクト信号入力部４０及び基準電圧入力部
４４内のＮチャネルＭＯＳ）ランジスタ３８．４２の各
ゲートには前記制御信号φ、１が並列に供給され、チッ
プセレクト信号入力部４０内のＮチャネルＭＯＳトラン
ジスタ３９のゲートにはチップセレクト信号Ｃ８が供給
され、基準電圧入力部４４内のＮチャネルＭＯＳ）ラン
ジスタ４３のゲートにはこのチップセレクト信号Ｃ８の
高論理レベル電圧と低論理レベル電圧との間の中間電圧
に設定された基準電圧Ｖ ｒｅｆが供給される。
また、差動増幅回路３６の一対の入出力ノードＡ。
Ｂの信号は、前記制御信号群のφ１，２がゲートに供給
されるＮチャネルＭＯＳトランジスタ４５．４８それぞ
れを介し、ラッチ信号φ。８．φ６．を発生するラッチ
部４７．４８に供給される。両ラッチ部４７．４８は、
互いに入出力端間が接続されたそれぞれ２個のインバー
タ４９と５０．５１と５２で構成されており、両ラッチ
部４７．４８内のインバータ５０．５２の各入力端と接
地電圧Ｖｓｓとの間には、ゲートに前記制御信号φＣＥ
が供給されるリセット用のＮチャネルＭＯ５）ランジス
タ５３．５４が挿入されている。さらに両ラッチ部４７
．４８内のインバータ４９．５１の各出力端と接地電圧
ＶＳＳとの間には、ＮチャネルＭＯＳトランジスタ５５
．５６が挿入されており、両トランジスタ５５．５８の
ゲートはインバータ５１．４９の各出力端に接続されて
いる。
されるＮチャネルＭＯＳトランジスタ４５．４８それぞ
れを介し、ラッチ信号φ。８．φ６．を発生するラッチ
部４７．４８に供給される。両ラッチ部４７．４８は、
互いに入出力端間が接続されたそれぞれ２個のインバー
タ４９と５０．５１と５２で構成されており、両ラッチ
部４７．４８内のインバータ５０．５２の各入力端と接
地電圧Ｖｓｓとの間には、ゲートに前記制御信号φＣＥ
が供給されるリセット用のＮチャネルＭＯ５）ランジス
タ５３．５４が挿入されている。さらに両ラッチ部４７
．４８内のインバータ４９．５１の各出力端と接地電圧
ＶＳＳとの間には、ＮチャネルＭＯＳトランジスタ５５
．５６が挿入されており、両トランジスタ５５．５８の
ゲートはインバータ５１．４９の各出力端に接続されて
いる。
第８図は前記第５図中のライトイネーブル制御回路１３
の具体的な構成を示す回路図である。この制御回路は、
前記ラッチ信号φａｓを反転するインバータ６Ｉと、こ
のインバータ６１の出力及びライトイネーブル信号ＷＥ
が供給されるＮＯＲゲート６２とから構成されており、
前記内部ライトイネーブル信号φ□はこのＮＯＲゲート
６２の出力として得られる。
の具体的な構成を示す回路図である。この制御回路は、
前記ラッチ信号φａｓを反転するインバータ６Ｉと、こ
のインバータ６１の出力及びライトイネーブル信号ＷＥ
が供給されるＮＯＲゲート６２とから構成されており、
前記内部ライトイネーブル信号φ□はこのＮＯＲゲート
６２の出力として得られる。
次に、上記従来回路における動作を第９図のタイミング
チャートを用いて説明する。いま、チップイネーブル信
号でＴが“Ｈ”レベルから“Ｌ。
チャートを用いて説明する。いま、チップイネーブル信
号でＴが“Ｈ”レベルから“Ｌ。
レベルに変化したとする。このとき、チップセレクト信
号Ｃ８が“Ｈ”レベルであれば、通常のデータ読み出し
動作もしくは書き込み動作が行われる。すなわち、チッ
プイネーブル信号で１°の“Ｈ“レベルからＬ”レベル
のレベル変化に同期して、チップイネーブル制ａ回路１
１で発生される制御信号φｃ８は所定期間“Ｌ”レベル
となり制御信号φＰｌｓφＰ２は所定期間“Ｈ”レベル
となる。
号Ｃ８が“Ｈ”レベルであれば、通常のデータ読み出し
動作もしくは書き込み動作が行われる。すなわち、チッ
プイネーブル信号で１°の“Ｈ“レベルからＬ”レベル
のレベル変化に同期して、チップイネーブル制ａ回路１
１で発生される制御信号φｃ８は所定期間“Ｌ”レベル
となり制御信号φＰｌｓφＰ２は所定期間“Ｈ”レベル
となる。
制御信号φＰ、が“Ｈ°レベルのときは、チップセレク
ト信号入力部４ｏ及び基準電圧入力部４４内のＮチャネ
ルＭＯＳトランジスタ８８．４２が共にオンし、差動増
幅回路３Ｂの一対の入出力ノードＡ、 Ｂにはチップ
セレクトＣ８１基準電圧Ｖ ｒｅｒそれぞれに応じた電
圧が供給される。また、制御信号φＰ２が“Ｈ“レベル
のときは、差動増幅回路３６内のトランジスタ３３がオ
ンし、差動増幅回路３６が活性化され、チップセレクト
信号入力部４ｏ及び基準電圧入力部４４で発生した電圧
がこの差動増幅回路３６で比較され、チップセレクト信
号Ｃ８の論理レベルが検出される。
ト信号入力部４ｏ及び基準電圧入力部４４内のＮチャネ
ルＭＯＳトランジスタ８８．４２が共にオンし、差動増
幅回路３Ｂの一対の入出力ノードＡ、 Ｂにはチップ
セレクトＣ８１基準電圧Ｖ ｒｅｒそれぞれに応じた電
圧が供給される。また、制御信号φＰ２が“Ｈ“レベル
のときは、差動増幅回路３６内のトランジスタ３３がオ
ンし、差動増幅回路３６が活性化され、チップセレクト
信号入力部４ｏ及び基準電圧入力部４４で発生した電圧
がこの差動増幅回路３６で比較され、チップセレクト信
号Ｃ８の論理レベルが検出される。
一方、制御信号φＰ２が“Ｈ°レベルのときは、Ｎチャ
ネルＭＯＳトランジスタトランジスタ４５゜４Ｂがオン
し、前記差動増幅回路３Ｂの検出出力がラッチ部４７．
４８に供給され、それぞれでラッチされる。
ネルＭＯＳトランジスタトランジスタ４５゜４Ｂがオン
し、前記差動増幅回路３Ｂの検出出力がラッチ部４７．
４８に供給され、それぞれでラッチされる。
そして、前記ラッチ部４７．４８のラッチ信号φ。５、
φｃｓがそれぞれ′Ｈルベル、′Ｌ”レベルに確定した
後、外部から供給されるライトイネーブル信号ＷＥが例
えば“Ｌ”レベルであれば、ライトイネーブル制御回路
１３内のＮＯＲゲート６１でこのライトイネーブル信号
ＷＥが反転され、内部ライトイネーブル信号φｗｐｔが
“Ｈ”レベルにされることによって、この後、図示しな
い書き込み系回路でデータの書き込み制御が行われる。
φｃｓがそれぞれ′Ｈルベル、′Ｌ”レベルに確定した
後、外部から供給されるライトイネーブル信号ＷＥが例
えば“Ｌ”レベルであれば、ライトイネーブル制御回路
１３内のＮＯＲゲート６１でこのライトイネーブル信号
ＷＥが反転され、内部ライトイネーブル信号φｗｐｔが
“Ｈ”レベルにされることによって、この後、図示しな
い書き込み系回路でデータの書き込み制御が行われる。
次に、チップイネーブル信号τ下が“Ｈ”レベルに変化
すると、これに続いてチップイネーブル制御回路１１で
発生される制御信号Ｔ−も“Ｈ”レベルになり、この後
、ラッチ部４７．４８内のインバータ５０．５２の各入
力端と接地電圧Ｖｓｓとの間に挿入されているトランジ
スタ５８．５４がオンする。これにより、前記両ラッチ
部４７．４８がリセットされ、両ラッチ信号φｃｓ、
φｃｓは共に“Ｌ”レベルに設定される。
すると、これに続いてチップイネーブル制御回路１１で
発生される制御信号Ｔ−も“Ｈ”レベルになり、この後
、ラッチ部４７．４８内のインバータ５０．５２の各入
力端と接地電圧Ｖｓｓとの間に挿入されているトランジ
スタ５８．５４がオンする。これにより、前記両ラッチ
部４７．４８がリセットされ、両ラッチ信号φｃｓ、
φｃｓは共に“Ｌ”レベルに設定される。
ところで、チップイネーブル信号τ百を“Ｈルベルとす
る通常のスタンバイ状態もしくはｃｓスタンバイモード
では、図示しない書き込み系回路での消費電流が最小限
に抑えられるように、ライトイネーブル制御回路１３が
制御される。このライトイネーブル制御回路１３を制御
する信号として第９図中の矢印ａで示されるようにチッ
プセレクト制御回路１２から出力されるラッチ信号φｃ
５が用いられる。しかし、このラッチ信号φｃｓのみで
ライトイネーブル制御回路１８が制御されることがら、
チップセレクト信号Ｃ８が“Ｈ”レベルで活性化してい
るとき、チップイネーブル信号ＣＥが“Ｌ”レベルにな
っても、外部から入力されるライトイネーブル信号ＷＥ
が内部制御信号φＷＥによって実際に伝達されるのは第
９図中に示す時間を経過後であり、書き込み動作マージ
ンを著しく低下させるという問題がある。
る通常のスタンバイ状態もしくはｃｓスタンバイモード
では、図示しない書き込み系回路での消費電流が最小限
に抑えられるように、ライトイネーブル制御回路１３が
制御される。このライトイネーブル制御回路１３を制御
する信号として第９図中の矢印ａで示されるようにチッ
プセレクト制御回路１２から出力されるラッチ信号φｃ
５が用いられる。しかし、このラッチ信号φｃｓのみで
ライトイネーブル制御回路１８が制御されることがら、
チップセレクト信号Ｃ８が“Ｈ”レベルで活性化してい
るとき、チップイネーブル信号ＣＥが“Ｌ”レベルにな
っても、外部から入力されるライトイネーブル信号ＷＥ
が内部制御信号φＷＥによって実際に伝達されるのは第
９図中に示す時間を経過後であり、書き込み動作マージ
ンを著しく低下させるという問題がある。
（発明が解決しようとする課題）
このように従来ではスタンバイ動作を伴う疑似スタティ
ックＲＡＭでは、そのスタンバイ状態から活性化状態の
移行時、信号が遅延され、書き込み動作マージンを低下
させるという欠点があった。
ックＲＡＭでは、そのスタンバイ状態から活性化状態の
移行時、信号が遅延され、書き込み動作マージンを低下
させるという欠点があった。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、書き込み動作マージンを犠牲にする
ことなく、スタンバイ時の消費電流を低減させる疑似ス
タティックＲＡＭの制御回路を提供することにある。
あり、その目的は、書き込み動作マージンを犠牲にする
ことなく、スタンバイ時の消費電流を低減させる疑似ス
タティックＲＡＭの制御回路を提供することにある。
［発明の構成コ
（課題を解決するための手段）
この発明の疑似スタティックＲＡＭの制御回路は、チッ
プイネーブル信号が供給され、このチップイネーブル信
号のレベル変化に同期してチップセレクト信号をラッチ
するために用いられる第１の制御信号群を発生する第１
の制御回路と、チップセレクト信号及び前記第１の制御
信号群が供給され、この第１の制御信号群に基づいてチ
ップセレクト信号をラッチし、このラッチ信号に応じた
第２の制御信号を発生する第２の制御回路と、ライトイ
ネーブル信号及び前記第１の制御信号群の一部信号と前
記第２の制御信号が供給され、第１の制御信号群の一部
信号と前記第２の制御信号に応じてライトイネーブル信
号の出力制御を行い、内部で使用されるデータ書き込み
制御用の第３の制御信号を発生する第３の制御回路とか
ら構成される。
プイネーブル信号が供給され、このチップイネーブル信
号のレベル変化に同期してチップセレクト信号をラッチ
するために用いられる第１の制御信号群を発生する第１
の制御回路と、チップセレクト信号及び前記第１の制御
信号群が供給され、この第１の制御信号群に基づいてチ
ップセレクト信号をラッチし、このラッチ信号に応じた
第２の制御信号を発生する第２の制御回路と、ライトイ
ネーブル信号及び前記第１の制御信号群の一部信号と前
記第２の制御信号が供給され、第１の制御信号群の一部
信号と前記第２の制御信号に応じてライトイネーブル信
号の出力制御を行い、内部で使用されるデータ書き込み
制御用の第３の制御信号を発生する第３の制御回路とか
ら構成される。
（作用）
この発明では外部から入力されるライトイネーブル信号
を伝達する内部制御信号の変化が遅延するのを防止する
ため、内部ライトイネーブル信号は従来のようにチップ
セレクト制御回路の状態にのみ依存するのではなく、チ
ップイネーブル制御回路の状態によって変化を起こすよ
うに構成される。これにより、遅延の原因となるチップ
セレクト・ラッチ回路の出力を待たずして内部制御信号
が変化し始めるので、ライトイネーブル制御回路はＰＳ
ＲＡＭの書き込み動作マージンを損なうことなく動作で
き、しかも、従来と同様にチップセレクト・スタンバイ
モードでの低消費電力が実現される。
を伝達する内部制御信号の変化が遅延するのを防止する
ため、内部ライトイネーブル信号は従来のようにチップ
セレクト制御回路の状態にのみ依存するのではなく、チ
ップイネーブル制御回路の状態によって変化を起こすよ
うに構成される。これにより、遅延の原因となるチップ
セレクト・ラッチ回路の出力を待たずして内部制御信号
が変化し始めるので、ライトイネーブル制御回路はＰＳ
ＲＡＭの書き込み動作マージンを損なうことなく動作で
き、しかも、従来と同様にチップセレクト・スタンバイ
モードでの低消費電力が実現される。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の疑似スタティックＲＡＭの制御回路
におけるＣＳスタンバイモードに関係した部分の制御回
路を抽出して示す回路図である。
におけるＣＳスタンバイモードに関係した部分の制御回
路を抽出して示す回路図である。
この図において、１はチップイネーブル信号ＣＥに同期
して制御信号群φＣ１！＋ φＰ＋＋ φＰ２を発生す
るチップイネーブル制御回路である。また、２は前記制
御信号群φＣＥ＋ φＰ＋＋ φ、２を用いてチッ
プセレクト信号Ｃ５をラッチし、ラッチ信号Ｔ−を発生
するチップセレクト制御回路である。さらに、３は前記
ラッチ信号φＣ５及び前記チップイネーブル制御回路１
で発生される制御信号にφＣＨに応じてライトイネーブ
ル信号ＷＥを出力制御するライトイネーブル制御回路で
あり、このライトイネーブル制御回路３から出力される
内部ライトイネーブル信号φＷ８によって図示しないメ
モリセルにおけるデータの書き込み動作が可能にされる
。なお、前記ラッチ信号φｃｓおよび制御信号φｃＩ！
はそれぞれインバータ４．５を介して制御信号φ。、φ
ｃＥとしてライトイネーブル制御回路３に供給されてい
る。
して制御信号群φＣ１！＋ φＰ＋＋ φＰ２を発生す
るチップイネーブル制御回路である。また、２は前記制
御信号群φＣＥ＋ φＰ＋＋ φ、２を用いてチッ
プセレクト信号Ｃ５をラッチし、ラッチ信号Ｔ−を発生
するチップセレクト制御回路である。さらに、３は前記
ラッチ信号φＣ５及び前記チップイネーブル制御回路１
で発生される制御信号にφＣＨに応じてライトイネーブ
ル信号ＷＥを出力制御するライトイネーブル制御回路で
あり、このライトイネーブル制御回路３から出力される
内部ライトイネーブル信号φＷ８によって図示しないメ
モリセルにおけるデータの書き込み動作が可能にされる
。なお、前記ラッチ信号φｃｓおよび制御信号φｃＩ！
はそれぞれインバータ４．５を介して制御信号φ。、φ
ｃＥとしてライトイネーブル制御回路３に供給されてい
る。
この第１図の実施例回路におけるチップイネーブル制御
回路１、チップセレクト制御回路２それぞれの具体的構
成は前記第６図、第７図示す従来回路と同様であるため
にその説明は省略し、ライトイネーブル制御回路３につ
いてのみ、その具体的な構成を第２図に示す。この回路
３は前記制御信号φ０及びφＣ８が供給されるＮＡＮＤ
ゲート７と、このＮＡＮＤゲート７の出力及びライトイ
ネーブル信号ＷＥが供給されるＮＯＲゲート６とから構
成されており、前記内部ライトイネーブル信号φＷＥは
このＮＯＲゲート６の出力として得られる。
回路１、チップセレクト制御回路２それぞれの具体的構
成は前記第６図、第７図示す従来回路と同様であるため
にその説明は省略し、ライトイネーブル制御回路３につ
いてのみ、その具体的な構成を第２図に示す。この回路
３は前記制御信号φ０及びφＣ８が供給されるＮＡＮＤ
ゲート７と、このＮＡＮＤゲート７の出力及びライトイ
ネーブル信号ＷＥが供給されるＮＯＲゲート６とから構
成されており、前記内部ライトイネーブル信号φＷＥは
このＮＯＲゲート６の出力として得られる。
次に前記構成でなる回路の動作を第３図のタイミングチ
ャートを用いて説明する。いま、チップイネーブル信号
ＣＥがＩＩ ＨＩＴ レベルであるスタンバイ状態から
“Ｌ”レベルに変化するとする。このとき、チップセレ
クト信号Ｃ８が“Ｈ″レベルあれば、通常のデータ読み
出し動作もしくは書き込み動作が行われる。すなわち、
チップイネーブル信号ＣＥの“Ｈ”レベルから′Ｌ２レ
ベルのレベル変化に同期して、チップイネーブル制御回
路１で発生される制′御信号φＣＨ＋は所定期間“Ｌ“
レベルとなり、制御信号φＰ１、φＰ２は所定期間“Ｈ
“ レベルとなる。
ャートを用いて説明する。いま、チップイネーブル信号
ＣＥがＩＩ ＨＩＴ レベルであるスタンバイ状態から
“Ｌ”レベルに変化するとする。このとき、チップセレ
クト信号Ｃ８が“Ｈ″レベルあれば、通常のデータ読み
出し動作もしくは書き込み動作が行われる。すなわち、
チップイネーブル信号ＣＥの“Ｈ”レベルから′Ｌ２レ
ベルのレベル変化に同期して、チップイネーブル制御回
路１で発生される制′御信号φＣＨ＋は所定期間“Ｌ“
レベルとなり、制御信号φＰ１、φＰ２は所定期間“Ｈ
“ レベルとなる。
これらの制御信号を受けたチップセレクト制御回路２（
第７図参照）では、まず制御信号φ、□の“Ｈ”レベル
で、チップセレクト信号入力部４０及び基準電圧入力部
４４内のＮチャネルＭＯＳトランジスタ８８．４２が共
にオンし、差動増幅回路３６の一対の入出力ノードＡ、
Ｈにはチップセレクト信号Ｃ８１基準電圧Ｖ ｒｅｆそ
れぞれに応じた電圧が供給される。また、制御信号φＰ
２の“Ｈ“レベルで、差動増幅回路３６内のトランジス
タ３３がオンし、差動増幅回路３Ｂが活性化され、チッ
プセレクト信号入力部４０及び基準電圧入力部４４で発
生した電圧がこの着動増幅回路３Ｂで比較され、チップ
セレクト信号Ｃ８の論理レベルが検出される。
第７図参照）では、まず制御信号φ、□の“Ｈ”レベル
で、チップセレクト信号入力部４０及び基準電圧入力部
４４内のＮチャネルＭＯＳトランジスタ８８．４２が共
にオンし、差動増幅回路３６の一対の入出力ノードＡ、
Ｈにはチップセレクト信号Ｃ８１基準電圧Ｖ ｒｅｆそ
れぞれに応じた電圧が供給される。また、制御信号φＰ
２の“Ｈ“レベルで、差動増幅回路３６内のトランジス
タ３３がオンし、差動増幅回路３Ｂが活性化され、チッ
プセレクト信号入力部４０及び基準電圧入力部４４で発
生した電圧がこの着動増幅回路３Ｂで比較され、チップ
セレクト信号Ｃ８の論理レベルが検出される。
一方、制御信号φ、２の“Ｈ”レベルで、ＮチャネルＭ
Ｏ８）ランジスタ４５．４Ｂがオンし、前記差動増幅回
路３Ｂの検出出力がラッチ部４７．４８に供給され、そ
れぞれでラッチされる。この場合、第３図のタイミング
チャートでは信号Ｃ８が“Ｈ“レベルであり、基準電圧
Ｖ ｒｅｆは信号Ｃ８の論理レベルの中間レベルに設定
されているので、ラッチ部４７におけるラッチ信号φｃ
ｓは“Ｈ″レベルラッチ部４８におけるラッチ信号φｃ
５は“Ｌ”レベルになる。
Ｏ８）ランジスタ４５．４Ｂがオンし、前記差動増幅回
路３Ｂの検出出力がラッチ部４７．４８に供給され、そ
れぞれでラッチされる。この場合、第３図のタイミング
チャートでは信号Ｃ８が“Ｈ“レベルであり、基準電圧
Ｖ ｒｅｆは信号Ｃ８の論理レベルの中間レベルに設定
されているので、ラッチ部４７におけるラッチ信号φｃ
ｓは“Ｈ″レベルラッチ部４８におけるラッチ信号φｃ
５は“Ｌ”レベルになる。
二の結果、ライトイネーブル制御回路３内（第２図参照
）のＮＯＲゲート回路６には、ライトイネーブル信号Ｗ
Ｅの“Ｌ”レベル、及び制御信号φＣ１！＋ φ。の
各々の“Ｈ°レベルが供給されたＮＡＮＤゲート回路７
の出力の“Ｌ２レベルがそれぞれ入力され、内部ライト
イネーブル信号φ。
）のＮＯＲゲート回路６には、ライトイネーブル信号Ｗ
Ｅの“Ｌ”レベル、及び制御信号φＣ１！＋ φ。の
各々の“Ｈ°レベルが供給されたＮＡＮＤゲート回路７
の出力の“Ｌ２レベルがそれぞれ入力され、内部ライト
イネーブル信号φ。
は“Ｈ″レベルなる。すなわち、第３図中の矢印ａに示
すようにインバータ５の出力である制御信号φＣＥが“
Ｈ°レベルになることにより、ライトイネーブル制御回
路３内のＮＯＲゲート６でこのライトイネーブル信号Ｗ
Ｅが反転され、内部ライトイネーブル信号φｗａが“Ｈ
″レベルされることによって、この後、図示しない書き
込み系回路でデータの書き込み制御が行われる。
すようにインバータ５の出力である制御信号φＣＥが“
Ｈ°レベルになることにより、ライトイネーブル制御回
路３内のＮＯＲゲート６でこのライトイネーブル信号Ｗ
Ｅが反転され、内部ライトイネーブル信号φｗａが“Ｈ
″レベルされることによって、この後、図示しない書き
込み系回路でデータの書き込み制御が行われる。
次に、チップセレクト信号Ｃ８が“Ｌ＃レベルになった
後、チップイネーブル信号ＣＥが“Ｈルベルのスタンバ
イ状態に変化する。これに続いてチップイネーブル制御
回路１で発生される制御信号φ、が“Ｈ”レベルになり
、チップセレクト制御回路３内（第７図参照）のトラン
ジスタ５３゜５４がオンする。これにより、前記両ラッ
チ部４７゜４８がリセットされ、両ラッチ信号φＣ５＋
φ。５は共に“Ｌ″レベル設定される。従って、ラ
イトイネーブル制御回路３に供給される制御信号φ。が
“Ｈ”レベル、制御信号φＣＥが“Ｌ°レベルとなる。
後、チップイネーブル信号ＣＥが“Ｈルベルのスタンバ
イ状態に変化する。これに続いてチップイネーブル制御
回路１で発生される制御信号φ、が“Ｈ”レベルになり
、チップセレクト制御回路３内（第７図参照）のトラン
ジスタ５３゜５４がオンする。これにより、前記両ラッ
チ部４７゜４８がリセットされ、両ラッチ信号φＣ５＋
φ。５は共に“Ｌ″レベル設定される。従って、ラ
イトイネーブル制御回路３に供給される制御信号φ。が
“Ｈ”レベル、制御信号φＣＥが“Ｌ°レベルとなる。
これにより、ライトイネーブル制御回路３内のＮＡＮＤ
ゲート回路７の出力が“Ｈ”レベルになる。よって、内
部ライトイネーブル信号φｗ２は“Ｈ”レベルから“Ｌ
”レベルに変化する。すなわち、この後、図示しない書
き込み系回路ではデータの書き込み制御動作は禁止され
る。
ゲート回路７の出力が“Ｈ”レベルになる。よって、内
部ライトイネーブル信号φｗ２は“Ｈ”レベルから“Ｌ
”レベルに変化する。すなわち、この後、図示しない書
き込み系回路ではデータの書き込み制御動作は禁止され
る。
次に、チップイネーブル信号ＣＥがＨ” レベルから“
Ｌ”レベルに変化する。このとき、チップセレクト信号
Ｃ８が“Ｌ＠レベルであるのでＣＳスタンバイモードと
なる。すると、チップイネーブル制御回路１からの制御
信号φＣＢは所定期間“Ｌ”レベル、続いて制御信号φ
Ｐ１、φＰ２は所定期間“Ｈ”レベルになる。
Ｌ”レベルに変化する。このとき、チップセレクト信号
Ｃ８が“Ｌ＠レベルであるのでＣＳスタンバイモードと
なる。すると、チップイネーブル制御回路１からの制御
信号φＣＢは所定期間“Ｌ”レベル、続いて制御信号φ
Ｐ１、φＰ２は所定期間“Ｈ”レベルになる。
これらの制御信号を受けたチップセレクト制御回路２で
は、前述の第３図中に示す矢印ａと同様に、始めインバ
ータ５の出力である制御信号φ。８の“Ｈ″レベルより
、ライトイネーブル制御回路３内のＮＯＲゲート６でラ
イトイネーブル信号Ｗ１が反転され、内部ライトイネー
ブル信号φ。
は、前述の第３図中に示す矢印ａと同様に、始めインバ
ータ５の出力である制御信号φ。８の“Ｈ″レベルより
、ライトイネーブル制御回路３内のＮＯＲゲート６でラ
イトイネーブル信号Ｗ１が反転され、内部ライトイネー
ブル信号φ。
が“Ｈ”レベルにされる。しかし、チップセレクト信号
Ｃ８が′Ｌ”レベルにあることから、ラッチ部４７にお
けるラッチ信号φｃｓは“Ｌルーベル、ラッチ部４８に
おけるラッチ信号φｃｓは“Ｈ２レベルになるため、こ
のラッチ信号φｃｓの反転した制御信号φ０は“Ｈ”レ
ベルから“Ｌ”レベルに変化する。この結果、第３図中
に示す矢印すのように内部ライトイネーブル信号φｗｘ
は速やかに“Ｌ”レベルにされ、この後、図示しない書
き込み系回路ではデータの書き込み制御動作は禁止され
る。
Ｃ８が′Ｌ”レベルにあることから、ラッチ部４７にお
けるラッチ信号φｃｓは“Ｌルーベル、ラッチ部４８に
おけるラッチ信号φｃｓは“Ｈ２レベルになるため、こ
のラッチ信号φｃｓの反転した制御信号φ０は“Ｈ”レ
ベルから“Ｌ”レベルに変化する。この結果、第３図中
に示す矢印すのように内部ライトイネーブル信号φｗｘ
は速やかに“Ｌ”レベルにされ、この後、図示しない書
き込み系回路ではデータの書き込み制御動作は禁止され
る。
このように、ライトイネーブル制御回路３に供給される
制御信号φ０は、通常は高電位レベルにあり、チップイ
ネーブル信号ＣＥの立ち下がりにおいて、チップセレク
ト信号Ｃ８が低電位レベルである場合にのみ低電位レベ
ルになる。次に、チップイネーブル信号ＣＥが高電位レ
ベルになるとき制御信号φ０は高電位レベルに戻るよう
に構成されている。これにより、従来のスタンバイモー
ドと比べてライトイネーブル制御回路の動作遅延時間の
短縮ができ、書き込み動作マージンを損なうことがなく
なる。また、ＣＳスタンバイモード時には速やかにライ
トイネーブル制御回路ＷＥを非活性状態にするため、低
消費電力の回路構成も同時に実現できる。
制御信号φ０は、通常は高電位レベルにあり、チップイ
ネーブル信号ＣＥの立ち下がりにおいて、チップセレク
ト信号Ｃ８が低電位レベルである場合にのみ低電位レベ
ルになる。次に、チップイネーブル信号ＣＥが高電位レ
ベルになるとき制御信号φ０は高電位レベルに戻るよう
に構成されている。これにより、従来のスタンバイモー
ドと比べてライトイネーブル制御回路の動作遅延時間の
短縮ができ、書き込み動作マージンを損なうことがなく
なる。また、ＣＳスタンバイモード時には速やかにライ
トイネーブル制御回路ＷＥを非活性状態にするため、低
消費電力の回路構成も同時に実現できる。
［発明の効果コ
以上説明したようにこの発明によれば、書き込み動作マ
ージンを犠牲にすることなく、スタンバイ時の消費電流
を低減させる疑似スタティックＲＡＭの制御回路を提供
することができる。
ージンを犠牲にすることなく、スタンバイ時の消費電流
を低減させる疑似スタティックＲＡＭの制御回路を提供
することができる。
第１図はこの発明の一実施例による構成を示す回路図、
第２図は第１図の回路図内の一部の構成を示す回路図、
第３図は第１図の回路動作を説明する各信号のタイミン
グチャート、第４図はＣＳスタンバイモードを説明する
ためのタイミングチャート、第５図は従来の疑似スタテ
ィックＲＡＭにおけるＣＳスタンバイモードに関係した
部分の制御回路を抽出して示す回路図、第６図ないし第
８図はそれぞれ第１図の回路図内の一部の構成を示す回
路図、第９図は第５図の回路動作を説明する各信号のタ
イミングチャートである。 １・・・チップイネーブル制御回路、２・・・チップセ
レクト制御回路、３・・・ライトイネーブル制御回路、
４．５・・・インバータ、６・・・ＮＯＲゲート回路、
７・・・ＮＡＮＤゲート回路。 出願人代理人 弁理士 鈴江武彦 第 図 第 図 第 図 第 ８図
第２図は第１図の回路図内の一部の構成を示す回路図、
第３図は第１図の回路動作を説明する各信号のタイミン
グチャート、第４図はＣＳスタンバイモードを説明する
ためのタイミングチャート、第５図は従来の疑似スタテ
ィックＲＡＭにおけるＣＳスタンバイモードに関係した
部分の制御回路を抽出して示す回路図、第６図ないし第
８図はそれぞれ第１図の回路図内の一部の構成を示す回
路図、第９図は第５図の回路動作を説明する各信号のタ
イミングチャートである。 １・・・チップイネーブル制御回路、２・・・チップセ
レクト制御回路、３・・・ライトイネーブル制御回路、
４．５・・・インバータ、６・・・ＮＯＲゲート回路、
７・・・ＮＡＮＤゲート回路。 出願人代理人 弁理士 鈴江武彦 第 図 第 図 第 図 第 ８図
Claims (1)
- 【特許請求の範囲】 チップイネーブル信号が供給され、このチップイネーブ
ル信号のレベル変化に同期してチップセレクト信号をラ
ッチするために用いられる第１の制御信号群を発生する
第１の制御回路と、 チップセレクト信号及び前記第１の制御信号群が供給さ
れ、この第１の制御信号群に基づいてチップセレクト信
号をラッチし、このラッチ信号に応じた第２の制御信号
を発生する第２の制御回路と、 ライトイネーブル信号及び前記第１の制御信号群の一部
信号と前記第２の制御信号が供給され、第１の制御信号
群の一部信号と前記第２の制御信号に応じてライトイネ
ーブル信号の制御を行い、内部で使用されるデータ書き
込み制御用の第３の制御信号を発生する第３の制御回路
と を具備したことを特徴とする疑似スタティックＲＡＭの
制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130893A JP2744115B2 (ja) | 1990-05-21 | 1990-05-21 | 疑似スタティックｒａｍの制御回路 |
| DE69116426T DE69116426T2 (de) | 1990-05-21 | 1991-05-17 | Steuerschaltung zum Steuern eines Betriebsmodus in einem pseudo-statischen RAM |
| KR1019910008047A KR950007141B1 (ko) | 1990-05-21 | 1991-05-17 | 의사 스태틱 ram의 제어회로 |
| EP91108048A EP0458213B1 (en) | 1990-05-21 | 1991-05-17 | Control circuit for controlling an operation mode in a pseudo-static RAM |
| US07/702,375 US5301164A (en) | 1990-05-21 | 1991-05-20 | Control circuit for controlling an operation mode in a pseudo-static ram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130893A JP2744115B2 (ja) | 1990-05-21 | 1990-05-21 | 疑似スタティックｒａｍの制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0426986A true JPH0426986A (ja) | 1992-01-30 |
| JP2744115B2 JP2744115B2 (ja) | 1998-04-28 |
Family
ID=15045179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130893A Expired - Lifetime JP2744115B2 (ja) | 1990-05-21 | 1990-05-21 | 疑似スタティックｒａｍの制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5301164A (ja) |
| EP (1) | EP0458213B1 (ja) |
| JP (1) | JP2744115B2 (ja) |
| KR (1) | KR950007141B1 (ja) |
| DE (1) | DE69116426T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6801468B1 (en) | 2002-06-28 | 2004-10-05 | Hynix Semiconductor Inc. | Pseudo static RAM capable of performing page write mode |
| US7274620B2 (en) | 2005-06-30 | 2007-09-25 | Hynix Semiconductor Inc. | Semiconductor memory device |
Families Citing this family (7)
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| KR0119886B1 (ko) * | 1994-07-27 | 1997-10-17 | 김광호 | 반도체 메모리 장치의 모드설정회로 및 그 방법 |
| US5657293A (en) * | 1995-08-23 | 1997-08-12 | Micron Technology, Inc. | Integrated circuit memory with back end mode disable |
| CN1310299C (zh) * | 2003-05-21 | 2007-04-11 | 中国科学院计算技术研究所 | 基于电路静态时延特性的冒险检测和消除方法 |
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| US10332586B1 (en) | 2017-12-19 | 2019-06-25 | Micron Technology, Inc. | Apparatuses and methods for subrow addressing |
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| JPS63175291A (ja) * | 1987-01-16 | 1988-07-19 | Hitachi Ltd | 半導体記憶装置 |
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| JPH0644393B2 (ja) * | 1986-04-08 | 1994-06-08 | 日本電気株式会社 | 半導体メモリ |
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| JPH01194194A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| JPH01205788A (ja) * | 1988-02-12 | 1989-08-18 | Toshiba Corp | 半導体集積回路 |
-
1990
- 1990-05-21 JP JP2130893A patent/JP2744115B2/ja not_active Expired - Lifetime
-
1991
- 1991-05-17 DE DE69116426T patent/DE69116426T2/de not_active Expired - Lifetime
- 1991-05-17 KR KR1019910008047A patent/KR950007141B1/ko not_active IP Right Cessation
- 1991-05-17 EP EP91108048A patent/EP0458213B1/en not_active Expired - Lifetime
- 1991-05-20 US US07/702,375 patent/US5301164A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69116426D1 (de) | 1996-02-29 |
| KR950007141B1 (ko) | 1995-06-30 |
| EP0458213B1 (en) | 1996-01-17 |
| KR910020732A (ko) | 1991-12-20 |
| US5301164A (en) | 1994-04-05 |
| JP2744115B2 (ja) | 1998-04-28 |
| EP0458213A2 (en) | 1991-11-27 |
| EP0458213A3 (en) | 1993-01-27 |
| DE69116426T2 (de) | 1996-06-05 |
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