JP3667700B2 - 入力バッファ回路及び半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部から供給されるデータを受信するための入力バッファ回路に関し、特に小振幅インターフェースで用いられる入力バッファ回路及びそれを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
近年のＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置は、携帯電話機やＰＤＡ（Personal Digital Assistance）等の移動端末装置でも用いられるため、消費電流の低減がより一層求められている。また、ＣＰＵの高速化に伴って半導体記憶装置も高速化が進み、低電圧で高速にデータ転送可能な、例えばＳＳＴＬ（Stub Series Terminated Logic）規格に対応した入力バッファ回路が用いられる。
【０００３】
ＳＳＴＬ規格に対応する小振幅インターフェースの入力バッファ回路には、一般に差動増幅回路が使用される。図５にこのような入力バッファ回路の従来の構成を示す。
【０００４】
図５は従来の入力バッファ回路の構成を示すブロック図である。
【０００５】
図５に示すように、従来の差動増幅回路から成る入力バッファ回路は、ゲートが共通に接続され、ソースから電源電圧ＶＤＤが供給される第１のトランジスタＱ１０１及び第２のトランジスタＱ１０２と、第１のトランジスタＱ１０１とドレインどうしが接続された第３のトランジスタＱ１０３と、第３のトランジスタＱ１０３とソースが共通に接続され、第２のトランジスタＱ１０２とドレインどうしが接続された第４のトランジスタＱ１０４と、第３のトランジスタＱ１０３及び第４のトランジスタＱ１０４のソースと接地電位ＶＳＳ間に挿入された第５のトランジスタＱ１０５とを有する構成である。第１のトランジスタＱ１０１と第２のトランジスタＱ１０２は、第２のトランジスタＱ１０２のゲートとドレインを共通に接続することでカレントミラー回路を構成している。また、第５のトランジスタＱ１０５は、例えば、ゲートに電源電圧ＶＤＤが供給されることで常にＯＮ状態に設定され、差動増幅回路を構成する第１のトランジスタＱ１０１〜第４のトランジスタＱ１０４に所定の動作電流を供給する。
【０００６】
第４のトランジスタＱ１０４のゲートには第３のトランジスタＱ１０３のゲートに入力される信号レベルの判定に用いられる基準電圧ＶＲＥＦが供給され、第３のトランジスタＱ１０３のゲートには、例えば、半導体記憶装置に外部から供給されるシステムクロックＣＬＫが有効か無効かを規定するためのクロックイネーブル信号ＣＫＥが入力される。クロックイネーブル信号ＣＫＥは、周知のパワーダウン制御やクロックサスペンド制御、あるいは後述するセルフリフレッシュモードに設定するため等に使用される。
【０００７】
このような構成において、図５に示した入力バッファ回路は、外部から供給されるクロックイネーブル信号ＣＫＥのレベルと基準電圧ＶＲＥＦのレベルとを比較し、クロックイネーブル信号ＣＫＥが“Ｌｏｗ”レベルのときは、出力端子である第３のトランジスタＱ１０３のドレインからクロックイネーブル信号ＣＫＥＢとして“Ｈｉｇｈ”レベルを出力する。また、外部から供給されるクロックイネーブル信号ＣＫＥが“Ｈｉｇｈ”レベルのときは、出力端子である第３のトランジスタＱ１０３のドレインからクロックイネーブル信号ＣＫＥＢとして“Ｌｏｗ”レベルを出力する。なお、クロックイネーブル信号ＣＫＥＢの「Ｂ」（バー）は信号ＣＫＥを反転した信号であることを示している。
【０００８】
図５に示したような差動増幅回路から成る入力バッファ回路は、トランジスタのしきい値電圧ＶＴＨのばらつきによる回路特性の変動が少なく、小振幅信号に対しても安定して動作するが、入力信号が変化しない待機・停止状態でも一定の貫通電流が流れてしまう問題がある。近年の半導体記憶装置に求められる低消費電力化に対応するためには、この待機・停止状態における貫通電流を低減する必要がある。
【０００９】
このような要求に応えるため、例えば、特開平９−２９４０６２号公報では、待機・停止時に差動増幅回路に供給する電源を遮断する構成が提案されている。この特開平９−２９４０６２号公報で開示された入力バッファ回路の構成を図６に示す。
【００１０】
図６は低消費電力化を実現した従来の入力バッファ回路の構成を示す回路図である。
【００１１】
図６に示すように、特開平９−２９４０６２号公報で開示された入力バッファ回路は、差動増幅回路２０１と電源電圧ＶＤＤ間に第１のスイッチ用トランジスタＱ２１０が設けられ、入力信号（図６ではＣＫＥ）が変化しない待機・停止状態ではイネーブル信号ＥＮにより第１のスイッチ用トランジスタＱ２１０をＯＦＦさせることで差動増幅回路２０１に対する電源供給を停止する構成である。また、このとき差動増幅回路２０１の出力（図６ではＣＫＥＢ）レベルが不定になるため、出力端子と接地電位ＶＳＳ間に第２のスイッチ用トランジスタＱ２１１を設け、第２のスイッチ用トランジスタＱ２１１をＯＮさせることで差動増幅回路２０１の出力電圧を“Ｌｏｗ”レベルに固定している。
【００１２】
【発明が解決しようとする課題】
半導体記憶装置のうち、ＤＲＡＭはメモリセルが備えるキャパシタに電荷を蓄積することでデータを保持する構造である。したがって、書き込まれたデータの保持が可能な最大データ保持時間以内にデータを読み出し、増幅、再書き込みを行うリフレッシュ動作を必要とする。このようなリフレッシュ動作のうち、半導体記憶装置自身に自動的にリフレッシュ動作を実行させることをセルフリフレッシュと称する。
【００１３】
このようなリフレッシュ動作を必要とする半導体記憶装置のうち、例えば、上記クロックイネーブル信号ＣＫＥが入力される入力バッファ回路として上記特開平９−２９４０６２号公報で開示された回路を用いた場合、セルフリフレッシュモードにおける待機・停止状態で第１のスイッチ用トランジスタをＯＦＦさせることで差動増幅回路の貫通電流を無くすことができるため、消費電流を低減できる。
【００１４】
しかしながら、半導体記憶装置には、上述したようにセルフリフレッシュモードへの移行及びセルフリフレッシュモードからの復帰にクロックイネーブル信号ＣＫＥを利用する構成がある。そのため、このような半導体記憶装置にクロックイネーブル信号ＣＫＥ用の入力バッファ回路として特開平９−２９４０６２号公報で開示された回路を用いると、差動増幅回路に対する電源供給を停止している状態ではクロックイネーブル信号ＣＫＥの変化を受けつけることができないため、セルフリフレッシュモードから復帰できなくなるという欠点があった。
【００１５】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、リフレッシュ動作からの復帰を可能にすると共に、リフレッシュ動作時における消費電流を低減した入力バッファ回路及びそれを備えた半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため本発明の入力バッファ回路は、外部からの入力信号、及び該入力信号のレベルを判定するための基準電圧が入力される差動増幅回路と、
所定の一定電圧がゲートに供給されることで常にＯＮ状態にある、前記差動増幅回路へ所定の第１の動作電流を供給する第１の動作電流路用トランジスタと、外部からの制御信号にしたがってＯＮ／ＯＦＦが制御される、該ＯＮ時に前記差動増幅回路へ前記第１の動作電流よりも大きい第２の動作電流を供給する少なくとも１つの第２の動作電流路用トランジスタと、
を有する構成である。
【００１７】
このとき、前記第２の動作電流路用トランジスタは、
前記第１の動作電流路用トランジスタよりもチャネル抵抗が小さいものが望ましい。
【００１８】
また、前記差動増幅回路は、
カレントミラー回路を構成する、ｐチャネルＭＯＳＦＥＴから成る第１のトランジスタ及び第２のトランジスタと、
前記入力信号がゲートに入力される、前記第１のトランジスタと直列に接続されたｎチャネルＭＯＳＦＥＴから成る第３のトランジスタと、
前記基準電圧がゲートに入力される、前記第３のトランジスタとソースが共通に接続され、前記第２のトランジスタと直列に接続されたｎチャネルＭＯＳＦＥＴから成る第４のトランジスタと、
を有し、
前記第１の動作電流路用トランジスタ及び前記第２の動作電流路用トランジスタが、それぞれｎチャネルＭＯＳＦＥＴから構成されていてもよく、
前記差動増幅回路は、
カレントミラー回路を構成する、ｎチャネルＭＯＳＦＥＴから成る第１のトランジスタ及び第２のトランジスタと、
前記入力信号がゲートに入力される、前記第１のトランジスタと直列に接続されたｐチャネルＭＯＳＦＥＴから成る第３のトランジスタと、
前記基準電圧がゲートに入力される、前記第３のトランジスタとソースが共通に接続され、前記第２のトランジスタと直列に接続されたｐチャネルＭＯＳＦＥＴから成る第４のトランジスタと、
を有し、
前記第１の動作電流路用トランジスタ及び前記第２の動作電流路用トランジスタが、それぞれｐチャネルＭＯＳＦＥＴから構成されていてもよい。
【００１９】
一方、本発明の半導体記憶装置は、メモリセルに書き込まれたデータを保持するためにリフレッシュ動作を必要とする半導体記憶装置であって、
外部から供給される、前記半導体記憶装置を前記リフレッシュ動作状態へ設定するためのクロックイネーブル信号を受信する上記入力バッファ回路と、
前記入力バッファ回路の出力信号にしたがって、前記半導体記憶装置がリフレッシュ動作状態であるか否かを示すリフレッシュ動作信号を生成し、該リフレッシュ動作信号を前記制御信号として前記入力バッファ回路へ供給する制御回路と、
を有する構成である。
【００２０】
または、メモリセルに書き込まれたデータを保持するためにリフレッシュ動作を必要とする半導体記憶装置であって、
外部から供給される、前記半導体記憶装置を前記リフレッシュ動作状態へ設定するためのクロックイネーブル信号を受信する上記入力バッファ回路と、
前記入力バッファ回路の出力信号にしたがって、前記半導体記憶装置がリフレッシュ動作状態であるか否かを示すリフレッシュ動作信号を出力する制御回路と、
前記制御から出力された前記リフレッシュ動作信号を反転し、前記制御信号として前記入力バッファ回路へ供給するインバータと、
を有する構成である。
【００２１】
上記のように構成された入力バッファ回路及び半導体記憶装置では、差動増幅回路へ所定の第１の動作電流を供給する、常にＯＮ状態にある第１の動作電流路用トランジスタと、外部からの制御信号にしたがってＯＮ／ＯＦＦが制御される、該ＯＮ時に差動増幅回路へ第１の動作電流よりも大きい第２の動作電流を供給する第２の動作電流路用トランジスタとを有することで、通常動作時は制御信号により第２の動作電流路用トランジスタをＯＮさせることで差動増幅回路に大きな動作電流を供給し、半導体記憶装置が待機・停止状態にあるリフレッシュ動作時には制御信号により第２の動作電流路用トランジスタをＯＦＦさせることで差動増幅回路に第１の動作電流のみ供給することが可能になる。したがって、リフレッシュ動作時における差動増幅回路の動作電流が低減される。
【００２２】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００２３】
（第１の実施の形態）
まず、本発明の入力バッファ回路を備えた半導体記憶装置の構成についてＤＲＡＭを例にして簡単に説明する。
【００２４】
図１は入力バッファ回路を備えた半導体記憶装置の一構成例を示すブロック図である。
【００２５】
図１に示すように、半導体記憶装置は、データが格納される複数のメモリセルから成るメモリセルアレイ１と、データの書き込み／読み出しを行うメモリセルに対してアクセスするためのアドレス信号ＡＤＤを受信する入力バッファ回路であるアドレスバッファ２と、外部から供給されたアドレス信号ＡＤＤをデコードし、カラムアドレス及びロウアドレスをそれぞれ出力するアドレスレジスタ３と、アドレスレジスタ３から出力されたカラムアドレスをデコードするカラムデコーダ４と、アドレスレジスタ３から出力されたロウアドレスをデコードするロウデコーダ５と、メモリセルアレイ１から読み出されたデータを外部電源電圧レベルまで増幅するメインアンプ６と、データ入出力端子ＤＱを介して外部から入力される書き込みデータを一時的に保持すると共に、メモリセルアレイ１から読み出されたデータを一時的に保持し、データ入出力端子ＤＱを介して出力する入出力バッファ７と、外部から供給されるシステムクロックＣＬＫを受信する入力バッファ回路であるクロックバッファ８と、外部から供給される各種コマンドＣＭＤを受信する入力バッファ回路であるコマンドバッファ９と、外部から供給されるクロックイネーブル信号ＣＫＥを受信する入力バッファ回路であるＣＫＥバッファ１０と、各入力バッファ回路からの出力信号を受信し、メモリセルアレイ１へのデータの書き込み／読み出し動作を制御する制御回路１１とを有する構成である。なお、制御回路１１からＣＫＥバッファ１０には半導体記憶装置がセルフリフレッシュ動作状態にあるか否かを示すリフレッシュ動作信号ＳＲＦＢが供給される。
【００２６】
このような構成において、本実施形態ではクロックイネーブル信号ＣＫＥを受信するＣＫＥバッファ１０用の差動増幅回路に、常にＯＮ状態にある第１の動作電流路Ｃ１と、リフレッシュ動作信号ＳＲＦＢによってＯＮ／ＯＦＦが切り替わる第２の動作電流路Ｃ２とを設けた構成である。
【００２７】
図２は本発明の入力バッファ回路の第１の実施の形態の構成を示す回路図である。
【００２８】
図２に示すように、本実施形態の入力バッファ回路は、ゲートが共通に接続され、ソースから電源電圧ＶＤＤが供給される第１のトランジスタＱ１及び第２のトランジスタＱ２と、第１のトランジスタＱ１とドレインどうしが接続された第３のトランジスタＱ３と、第３のトランジスタＱ３とソースが共通に接続され、第２のトランジスタＱ２とドレインどうしが接続された第４のトランジスタＱ４と、第３のトランジスタＱ３及び第４のトランジスタＱ４のソースと接地電位ＶＳＳ間に挿入される第５のトランジスタＱ５及び第６のトランジスタＱ６とを有する構成である。なお、第１のトランジスタＱ１及び第２のトランジスタＱ２にはｐチャネルＭＯＳＦＥＴが用いられ、第３のトランジスタＱ３〜第６のトランジスタＱ６にはｎチャネルＭＯＳＦＥＴが用いられる。
【００２９】
第１のトランジスタＱ１と第２のトランジスタＱ２は、第２のトランジスタＱ２のゲートとドレインを共通に接続することでカレントミラー回路を構成している。第４のトランジスタＱ４のゲートには第３のトランジスタＱ３のゲートに入力される信号レベルの判定に用いられる基準電圧ＶＲＥＦが供給され、第３のトランジスタＱ３のゲートには、例えば、半導体記憶装置に外部から供給されるクロックイネーブル信号ＣＫＥが入力される。
【００３０】
本発明の入力バッファ回路では、第３のトランジスタＱ３及び第４のトランジスタＱ４のソース（ノードＮ１１）と接地電位ＶＳＳ間に第５のトランジスタＱ５と第６のトランジスタＱ６とが並列に設けられ、第５のトランジスタＱ５により第１の動作電流路Ｃ１が形成され、第６のトランジスタＱ６により第２の動作電流路Ｃ２が形成された構成である。
【００３１】
第５のトランジスタＱ５には、例えば、トランジスタサイズが小さく（ゲート幅が狭く）チャネル抵抗が大きいトランジスタが用いられ、流れる電流量が抑制された第１の動作電流路Ｃ１が形成される。また、第６のトランジスタＱ６には、例えば、トランジスタサイズが大きく（ゲート幅が広く）チャネル抵抗が小さいトランジスタが用いられ、流れる電流量が大きい第２の動作電流路Ｃ２が形成される。
【００３２】
第５のトランジスタＱ５のゲートには電源電圧ＶＤＤが供給されて常にＯＮされ、第５のトランジスタＱ５は、第１の動作電流路Ｃ１により差動増幅器を構成する第１のトランジスタＱ１〜第４のトランジスタＱ４に比較的少ない動作電流を常に供給する。一方、第６のトランジスタＱ６のゲートには制御回路１１から供給されるリフレッシュ動作信号ＳＲＦＢが入力され、第６のトランジスタＱ６は、通常動作時にＯＮすることで第２の動作電流路Ｃ２により第１のトランジスタＱ１〜第４のトランジスタＱ４に大きな動作電流を供給し、セルフリフレッシュモード時にＯＦＦすることで第２の動作電流路Ｃ２を遮断する。すなわち、セルフリフレッシュモード時は第１の動作電流路Ｃ１から供給される動作電流のみで差動増幅器を構成する第１のトランジスタＱ１〜第４のトランジスタＱ４が動作する。したがって、セルフリフレッシュモード時におけるＣＫＥバッファ１０の動作電流を低減することができる。
【００３３】
なお、図２に示した入力バッファ回路では、差動増幅回路に第２の動作電流路Ｃ２を形成するために１つの第６のトランジスタＱ６を有する構成を示したが、第６のトランジスタＱ６を複数個備え、それらを並列に接続した構成であってもよい。その場合、第５のトランジスタＱ５と第６のトランジスタＱ６は同じトランジスタサイズで形成してもよい。
【００３４】
次に、本実施形態の入力バッファ回路の動作について図面を用いて説明する。
【００３５】
図３は本発明の入力バッファ回路の動作を示すタイミングチャートである。
【００３６】
図２に示した入力バッファ回路は、図５に示した従来の入力バッファ回路と同様に、外部から供給されるクロックイネーブル信号ＣＫＥのレベルと基準電圧ＶＲＥＦのレベルを比較し、クロックイネーブル信号ＣＫＥが“Ｌｏｗ”レベルのときは、出力端子である第３のトランジスタＱ３のドレインからクロックイネーブル信号ＣＫＥＢとして“Ｈｉｇｈ”レベルを出力する。また、外部から供給されるクロックイネーブル信号ＣＫＥが“Ｈｉｇｈ”レベルのときは、出力端子である第３のトランジスタＱ３のドレインからクロックイネーブル信号ＣＫＥＢとして“Ｌｏｗ”レベルを出力する。
【００３７】
セルフリフレッシュモードはクロックイネーブル信号ＣＫＥにしたがって制御され、図３に示す時刻“ｔ１”でクロックイネーブル信号ＣＫＥが“Ｌｏｗ”レベルになると、半導体記憶装置はセルフリフレッシュモードにエントリーされる。続いて、時刻“ｔ２”でリフレッシュ動作信号ＳＲＦＢが“Ｌｏｗ”レベルになると、半導体記憶装置はセルフリフレッシュモードになり、所定のリフレッシュ動作を開始する。ここで、時刻ｔ１〜ｔ２の経過時間は期間ｔＥＮとする。
【００３８】
次に、時刻“ｔ３”でクロックイネーブル信号ＣＫＥが“Ｈｉｇｈ”レベルになると、時刻“ｔ４”でリフレッシュ動作信号ＳＲＦＢが“Ｈｉｇｈ”レベルに切り替わり半導体記憶装置がセルフリフレッシュモードから復帰する。ここで、時刻ｔ３〜ｔ４の経過時間は期間ｔＥＸとする。
【００３９】
入力バッファ回路には、上記ｔ２〜ｔ４の期間で“Ｌｏｗ”レベルのリフレッシュ動作信号ＳＲＦＢが供給され、第６のトランジスタＱ６がＯＦＦされて第２の動作電流路Ｃ２が遮断される。セルフリフレッシュモード中は、第２の動作電流路Ｃ２が遮断されて入力バッファ回路の動作電流が少なく動作速度が遅くなるため、図３に示した期間ｔＥＸは期間ｔＥＮに比べて長くなる。しかしながら、期間ｔＥＸは、セルフリフレッシュモードが終了してから次のコマンド（例えば、データを読み出すためのリードコマンド等）の受け付けが可能になるまでの時間ｔＳＮＲよりも短く設定されていれば問題無く動作する。すなわち、第１の動作電流路Ｃ１に流す電流量は、差動増幅回路の動作速度がｔＥＸ＜ｔＳＮＲを満たす範囲内に設定される。
【００４０】
したがって、本発明の入力バッファ回路を備えた半導体記憶装置によれば、セルフリフレッシュモード期間における消費電流を低減することができる。また、差動増幅回路がセルフリフレッシュモード期間においても常に動作状態にあるため、クロックイネーブル信号ＣＫＥの変化を受けつけることが可能であり、セルフリフレッシュモードからの復帰が可能になる。
【００４１】
（第２の実施の形態）
第１の実施の形態で示した入力バッファ回路では、差動増幅回路を構成する第１のトランジスタＱ１及び第２のトランジスタＱ２にｐチャネルＭＯＳＦＥＴを用い、第３のトランジスタＱ３〜第６のトランジスタＱ６にｎチャネルＭＯＳＦＥＴを用いた構成を示したが、入力バッファ回路はこのような構成に限定されるものではなく、例えば、図４に示すような構成であってもよい。
【００４２】
図４は本発明の入力バッファ回路の第２の実施の形態の構成を示す回路図である。
【００４３】
本実施形態の入力バッファ回路は、ゲートが共通に接続され、ソースが接地電位ＶＳＳに接続される第１のトランジスタＱ１１及び第２のトランジスタＱ１２と、第１のトランジスタＱ１１とドレインどうしが接続された第３のトランジスタＱ１３と、第３のトランジスタＱ１３とソースが共通に接続され、第２のトランジスタＱ１２とドレインどうしが接続された第４のトランジスタＱ１４と、第３のトランジスタＱ１３及び第４のトランジスタＱ１４のソースと電源電位ＶＤＤ間に挿入される第５のトランジスタＱ１５及び第６のトランジスタＱ１６と、制御回路１１から供給されるリフレッシュ動作信号ＳＲＦＢを反転するインバータ１７とを有する構成である。ここで、第１のトランジスタＱ１及び第２のトランジスタＱ２にはｎチャネルＭＯＳＦＥＴが用いられ、第３のトランジスタＱ３〜第６のトランジスタＱ６にはｐチャネルＭＯＳＦＥＴが用いられる。
【００４４】
第１のトランジスタＱ１１と第２のトランジスタＱ１２は、第２のトランジスタＱ１２のゲートとドレインを共通に接続することでカレントミラー回路を構成している。第４のトランジスタＱ１４のゲートには第３のトランジスタＱ１３のゲートに入力される信号レベルの判定に用いられる基準電圧ＶＲＥＦが供給され、第３のトランジスタＱ１３のゲートには外部から供給されるクロックイネーブル信号ＣＫＥが入力される。
【００４５】
第３のトランジスタＱ１３及び第４のトランジスタＱ１４のソース（ノードＮ１１）と電源電圧ＶＤＤ間には２つのトランジスタが並列に設けられ、第５のトランジスタＱ１５により第１の動作電流路Ｃ１が形成され、第６のトランジスタＱ１６により第２の動作電流路Ｃ２が形成されている。第５のトランジスタＱ１５にはチャネル抵抗が大きいトランジスタが用いられ、流れる電流量が抑制された第１の電流路Ｃ１が形成される。また、第６のトランジスタＱ１６にはチャネル抵抗が小さいトランジスタが用いられ、流れる電流量が大きい第２の動作電流路Ｃ２が形成される。
【００４６】
第５のトランジスタＱ１５のゲートは接地電位ＶＳＳと接続されて常にＯＮされ、第５のトランジスタＱ１５は第１の動作電流路Ｃ１により差動増幅器を構成する第１のトランジスタＱ１１〜第４のトランジスタＱ１４に少ない動作電流を常に供給する。一方、第６のトランジスタＱ１６のゲートには制御回路１１から出力されるリフレッシュ動作信号ＳＲＦＢをインバータ１７で反転させた信号が供給され、第６のトランジスタＱ１６は、通常動作時にＯＮすることで第２の動作電流路Ｃ２により第１のトランジスタＱ１１〜第４のトランジスタＱ１４に大きな動作電流を供給し、セルフリフレッシュモード時にＯＦＦすることで第２の動作電流路Ｃ２を遮断する。すなわち、セルフリフレッシュモード時は第１の動作電流路Ｃ１から供給される動作電流のみで差動増幅回路を構成する第１のトランジスタＱ１１〜第４のトランジスタＱ１４が動作する。
【００４７】
このような構成では、第１の実施の形態の入力バッファ回路と同様に、外部から供給されるクロックイネーブル信号ＣＫＥのレベルと基準電圧ＶＲＥＦのレベルが比較され、クロックイネーブル信号ＣＫＥが“Ｌｏｗ”レベルのときに、出力端子である第３のトランジスタＱ３のドレインからクロックイネーブル信号ＣＫＥＢとして“Ｈｉｇｈ”レベルが出力される。また、外部から供給されるクロックイネーブル信号ＣＫＥが“Ｈｉｇｈ”レベルのときに、出力端子である第３のトランジスタＱ３のドレインからクロックイネーブル信号ＣＫＥＢとして“Ｌｏｗ”レベルが出力される。
【００４８】
また、第１の実施の形態の入力バッファ回路と同様に、図３に示した時刻“ｔ１”でクロックイネーブル信号ＣＫＥが“Ｌｏｗ”レベルになると、半導体記憶装置はセルフリフレッシュモードにエントリーされ、時刻“ｔ２”でリフレッシュ動作信号ＳＲＦＢが“Ｌｏｗ”レベルになると半導体記憶装置はセルフリフレッシュモードになり、所定のリフレッシュ動作を開始する。
【００４９】
さらに、時刻“ｔ３”でクロックイネーブル信号ＣＫＥが“Ｈｉｇｈ”レベルになると、時刻“ｔ４”でリフレッシュ動作信号ＳＲＦＢが“Ｈｉｇｈ”レベルに切り替わり半導体記憶装置はセルフリフレッシュモードから復帰する。
【００５０】
上記ｔ２〜ｔ４の期間ではリフレッシュ動作信号ＳＲＦＢが“Ｌｏｗ”レベルであり、インバータ１７の出力が“Ｈｉｇｈ”レベルであるために第６のトランジスタＱ１６がＯＦＦされ、第２の動作電流路Ｃ２が遮断される。
【００５１】
したがって、図４に示すような本実施形態の構成であっても、半導体記憶装置のセルフリフレッシュモード期間における消費電流を低減できると共に、セルフリフレッシュモードからの復帰を可能にすることができる。
【００５２】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００５３】
差動増幅回路へ所定の第１の動作電流を供給する、常にＯＮ状態にある第１の動作電流路用トランジスタと、外部からの制御信号にしたがってＯＮ／ＯＦＦが制御される、該ＯＮ時に差動増幅回路へ第１の動作電流よりも大きい第２の動作電流を供給する第２の動作電流路用トランジスタとを入力バッファ回路に有することで、通常動作時は制御信号により第２の動作電流路用トランジスタをＯＮさせることで差動増幅回路に大きな動作電流を供給し、半導体記憶装置が待機・停止状態にあるリフレッシュ動作時には制御信号により第２の動作電流路用トランジスタをＯＦＦさせることで差動増幅回路に第１の動作電流のみを供給することが可能になる。したがって、リフレッシュ動作時における差動増幅回路の動作電流が低減され、リフレッシュ動作期間における半導体記憶装置の消費電流を低減できると共に、クロックイネーブル信号の変化を受け付けてリフレッシュ動作状態からの復帰が可能になる。
【図面の簡単な説明】
【図１】入力バッファ回路を備えた半導体記憶装置の一構成例を示すブロック図である。
【図２】本発明の入力バッファ回路の第１の実施の形態の構成を示す回路図である。
【図３】本発明の入力バッファ回路の動作を示すタイミングチャートである。
【図４】本発明の入力バッファ回路の第２の実施の形態の構成を示す回路図である。
【図５】従来の入力バッファ回路の構成を示すブロック図である。
【図６】低消費電力化を実現した従来の入力バッファ回路の構成を示す回路図である。
【符号の説明】
１ メモリセルアレイ
２ アドレスバッファ
３ アドレスレジスタ
４ カラムでコーダ
５ ロウデコーダ
６ メインアンプ
７ 入出力バッファ
８ クロックバッファ
９ コマンドバッファ
１０ ＣＫＥバッファ
１１ 制御回路
１７ インバータ
Ｑ１、Ｑ１１ 第１のトランジスタ
Ｑ２、Ｑ１２ 第２のトランジスタ
Ｑ３、Ｑ１３ 第３のトランジスタ
Ｑ４、Ｑ１４ 第４のトランジスタ
Ｑ５、Ｑ１５ 第５のトランジスタ
Ｑ６、Ｑ１６ 第６のトランジスタ
【発明の属する技術分野】
本発明は、外部から供給されるデータを受信するための入力バッファ回路に関し、特に小振幅インターフェースで用いられる入力バッファ回路及びそれを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
近年のＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置は、携帯電話機やＰＤＡ（Personal Digital Assistance）等の移動端末装置でも用いられるため、消費電流の低減がより一層求められている。また、ＣＰＵの高速化に伴って半導体記憶装置も高速化が進み、低電圧で高速にデータ転送可能な、例えばＳＳＴＬ（Stub Series Terminated Logic）規格に対応した入力バッファ回路が用いられる。
【０００３】
ＳＳＴＬ規格に対応する小振幅インターフェースの入力バッファ回路には、一般に差動増幅回路が使用される。図５にこのような入力バッファ回路の従来の構成を示す。
【０００４】
図５は従来の入力バッファ回路の構成を示すブロック図である。
【０００５】
図５に示すように、従来の差動増幅回路から成る入力バッファ回路は、ゲートが共通に接続され、ソースから電源電圧ＶＤＤが供給される第１のトランジスタＱ１０１及び第２のトランジスタＱ１０２と、第１のトランジスタＱ１０１とドレインどうしが接続された第３のトランジスタＱ１０３と、第３のトランジスタＱ１０３とソースが共通に接続され、第２のトランジスタＱ１０２とドレインどうしが接続された第４のトランジスタＱ１０４と、第３のトランジスタＱ１０３及び第４のトランジスタＱ１０４のソースと接地電位ＶＳＳ間に挿入された第５のトランジスタＱ１０５とを有する構成である。第１のトランジスタＱ１０１と第２のトランジスタＱ１０２は、第２のトランジスタＱ１０２のゲートとドレインを共通に接続することでカレントミラー回路を構成している。また、第５のトランジスタＱ１０５は、例えば、ゲートに電源電圧ＶＤＤが供給されることで常にＯＮ状態に設定され、差動増幅回路を構成する第１のトランジスタＱ１０１〜第４のトランジスタＱ１０４に所定の動作電流を供給する。
【０００６】
第４のトランジスタＱ１０４のゲートには第３のトランジスタＱ１０３のゲートに入力される信号レベルの判定に用いられる基準電圧ＶＲＥＦが供給され、第３のトランジスタＱ１０３のゲートには、例えば、半導体記憶装置に外部から供給されるシステムクロックＣＬＫが有効か無効かを規定するためのクロックイネーブル信号ＣＫＥが入力される。クロックイネーブル信号ＣＫＥは、周知のパワーダウン制御やクロックサスペンド制御、あるいは後述するセルフリフレッシュモードに設定するため等に使用される。
【０００７】
このような構成において、図５に示した入力バッファ回路は、外部から供給されるクロックイネーブル信号ＣＫＥのレベルと基準電圧ＶＲＥＦのレベルとを比較し、クロックイネーブル信号ＣＫＥが“Ｌｏｗ”レベルのときは、出力端子である第３のトランジスタＱ１０３のドレインからクロックイネーブル信号ＣＫＥＢとして“Ｈｉｇｈ”レベルを出力する。また、外部から供給されるクロックイネーブル信号ＣＫＥが“Ｈｉｇｈ”レベルのときは、出力端子である第３のトランジスタＱ１０３のドレインからクロックイネーブル信号ＣＫＥＢとして“Ｌｏｗ”レベルを出力する。なお、クロックイネーブル信号ＣＫＥＢの「Ｂ」（バー）は信号ＣＫＥを反転した信号であることを示している。
【０００８】
図５に示したような差動増幅回路から成る入力バッファ回路は、トランジスタのしきい値電圧ＶＴＨのばらつきによる回路特性の変動が少なく、小振幅信号に対しても安定して動作するが、入力信号が変化しない待機・停止状態でも一定の貫通電流が流れてしまう問題がある。近年の半導体記憶装置に求められる低消費電力化に対応するためには、この待機・停止状態における貫通電流を低減する必要がある。
【０００９】
このような要求に応えるため、例えば、特開平９−２９４０６２号公報では、待機・停止時に差動増幅回路に供給する電源を遮断する構成が提案されている。この特開平９−２９４０６２号公報で開示された入力バッファ回路の構成を図６に示す。
【００１０】
図６は低消費電力化を実現した従来の入力バッファ回路の構成を示す回路図である。
【００１１】
図６に示すように、特開平９−２９４０６２号公報で開示された入力バッファ回路は、差動増幅回路２０１と電源電圧ＶＤＤ間に第１のスイッチ用トランジスタＱ２１０が設けられ、入力信号（図６ではＣＫＥ）が変化しない待機・停止状態ではイネーブル信号ＥＮにより第１のスイッチ用トランジスタＱ２１０をＯＦＦさせることで差動増幅回路２０１に対する電源供給を停止する構成である。また、このとき差動増幅回路２０１の出力（図６ではＣＫＥＢ）レベルが不定になるため、出力端子と接地電位ＶＳＳ間に第２のスイッチ用トランジスタＱ２１１を設け、第２のスイッチ用トランジスタＱ２１１をＯＮさせることで差動増幅回路２０１の出力電圧を“Ｌｏｗ”レベルに固定している。
【００１２】
【発明が解決しようとする課題】
半導体記憶装置のうち、ＤＲＡＭはメモリセルが備えるキャパシタに電荷を蓄積することでデータを保持する構造である。したがって、書き込まれたデータの保持が可能な最大データ保持時間以内にデータを読み出し、増幅、再書き込みを行うリフレッシュ動作を必要とする。このようなリフレッシュ動作のうち、半導体記憶装置自身に自動的にリフレッシュ動作を実行させることをセルフリフレッシュと称する。
【００１３】
このようなリフレッシュ動作を必要とする半導体記憶装置のうち、例えば、上記クロックイネーブル信号ＣＫＥが入力される入力バッファ回路として上記特開平９−２９４０６２号公報で開示された回路を用いた場合、セルフリフレッシュモードにおける待機・停止状態で第１のスイッチ用トランジスタをＯＦＦさせることで差動増幅回路の貫通電流を無くすことができるため、消費電流を低減できる。
【００１４】
しかしながら、半導体記憶装置には、上述したようにセルフリフレッシュモードへの移行及びセルフリフレッシュモードからの復帰にクロックイネーブル信号ＣＫＥを利用する構成がある。そのため、このような半導体記憶装置にクロックイネーブル信号ＣＫＥ用の入力バッファ回路として特開平９−２９４０６２号公報で開示された回路を用いると、差動増幅回路に対する電源供給を停止している状態ではクロックイネーブル信号ＣＫＥの変化を受けつけることができないため、セルフリフレッシュモードから復帰できなくなるという欠点があった。
【００１５】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、リフレッシュ動作からの復帰を可能にすると共に、リフレッシュ動作時における消費電流を低減した入力バッファ回路及びそれを備えた半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため本発明の入力バッファ回路は、外部からの入力信号、及び該入力信号のレベルを判定するための基準電圧が入力される差動増幅回路と、
所定の一定電圧がゲートに供給されることで常にＯＮ状態にある、前記差動増幅回路へ所定の第１の動作電流を供給する第１の動作電流路用トランジスタと、外部からの制御信号にしたがってＯＮ／ＯＦＦが制御される、該ＯＮ時に前記差動増幅回路へ前記第１の動作電流よりも大きい第２の動作電流を供給する少なくとも１つの第２の動作電流路用トランジスタと、
を有する構成である。
【００１７】
このとき、前記第２の動作電流路用トランジスタは、
前記第１の動作電流路用トランジスタよりもチャネル抵抗が小さいものが望ましい。
【００１８】
また、前記差動増幅回路は、
カレントミラー回路を構成する、ｐチャネルＭＯＳＦＥＴから成る第１のトランジスタ及び第２のトランジスタと、
前記入力信号がゲートに入力される、前記第１のトランジスタと直列に接続されたｎチャネルＭＯＳＦＥＴから成る第３のトランジスタと、
前記基準電圧がゲートに入力される、前記第３のトランジスタとソースが共通に接続され、前記第２のトランジスタと直列に接続されたｎチャネルＭＯＳＦＥＴから成る第４のトランジスタと、
を有し、
前記第１の動作電流路用トランジスタ及び前記第２の動作電流路用トランジスタが、それぞれｎチャネルＭＯＳＦＥＴから構成されていてもよく、
前記差動増幅回路は、
カレントミラー回路を構成する、ｎチャネルＭＯＳＦＥＴから成る第１のトランジスタ及び第２のトランジスタと、
前記入力信号がゲートに入力される、前記第１のトランジスタと直列に接続されたｐチャネルＭＯＳＦＥＴから成る第３のトランジスタと、
前記基準電圧がゲートに入力される、前記第３のトランジスタとソースが共通に接続され、前記第２のトランジスタと直列に接続されたｐチャネルＭＯＳＦＥＴから成る第４のトランジスタと、
を有し、
前記第１の動作電流路用トランジスタ及び前記第２の動作電流路用トランジスタが、それぞれｐチャネルＭＯＳＦＥＴから構成されていてもよい。
【００１９】
一方、本発明の半導体記憶装置は、メモリセルに書き込まれたデータを保持するためにリフレッシュ動作を必要とする半導体記憶装置であって、
外部から供給される、前記半導体記憶装置を前記リフレッシュ動作状態へ設定するためのクロックイネーブル信号を受信する上記入力バッファ回路と、
前記入力バッファ回路の出力信号にしたがって、前記半導体記憶装置がリフレッシュ動作状態であるか否かを示すリフレッシュ動作信号を生成し、該リフレッシュ動作信号を前記制御信号として前記入力バッファ回路へ供給する制御回路と、
を有する構成である。
【００２０】
または、メモリセルに書き込まれたデータを保持するためにリフレッシュ動作を必要とする半導体記憶装置であって、
外部から供給される、前記半導体記憶装置を前記リフレッシュ動作状態へ設定するためのクロックイネーブル信号を受信する上記入力バッファ回路と、
前記入力バッファ回路の出力信号にしたがって、前記半導体記憶装置がリフレッシュ動作状態であるか否かを示すリフレッシュ動作信号を出力する制御回路と、
前記制御から出力された前記リフレッシュ動作信号を反転し、前記制御信号として前記入力バッファ回路へ供給するインバータと、
を有する構成である。
【００２１】
上記のように構成された入力バッファ回路及び半導体記憶装置では、差動増幅回路へ所定の第１の動作電流を供給する、常にＯＮ状態にある第１の動作電流路用トランジスタと、外部からの制御信号にしたがってＯＮ／ＯＦＦが制御される、該ＯＮ時に差動増幅回路へ第１の動作電流よりも大きい第２の動作電流を供給する第２の動作電流路用トランジスタとを有することで、通常動作時は制御信号により第２の動作電流路用トランジスタをＯＮさせることで差動増幅回路に大きな動作電流を供給し、半導体記憶装置が待機・停止状態にあるリフレッシュ動作時には制御信号により第２の動作電流路用トランジスタをＯＦＦさせることで差動増幅回路に第１の動作電流のみ供給することが可能になる。したがって、リフレッシュ動作時における差動増幅回路の動作電流が低減される。
【００２２】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００２３】
（第１の実施の形態）
まず、本発明の入力バッファ回路を備えた半導体記憶装置の構成についてＤＲＡＭを例にして簡単に説明する。
【００２４】
図１は入力バッファ回路を備えた半導体記憶装置の一構成例を示すブロック図である。
【００２５】
図１に示すように、半導体記憶装置は、データが格納される複数のメモリセルから成るメモリセルアレイ１と、データの書き込み／読み出しを行うメモリセルに対してアクセスするためのアドレス信号ＡＤＤを受信する入力バッファ回路であるアドレスバッファ２と、外部から供給されたアドレス信号ＡＤＤをデコードし、カラムアドレス及びロウアドレスをそれぞれ出力するアドレスレジスタ３と、アドレスレジスタ３から出力されたカラムアドレスをデコードするカラムデコーダ４と、アドレスレジスタ３から出力されたロウアドレスをデコードするロウデコーダ５と、メモリセルアレイ１から読み出されたデータを外部電源電圧レベルまで増幅するメインアンプ６と、データ入出力端子ＤＱを介して外部から入力される書き込みデータを一時的に保持すると共に、メモリセルアレイ１から読み出されたデータを一時的に保持し、データ入出力端子ＤＱを介して出力する入出力バッファ７と、外部から供給されるシステムクロックＣＬＫを受信する入力バッファ回路であるクロックバッファ８と、外部から供給される各種コマンドＣＭＤを受信する入力バッファ回路であるコマンドバッファ９と、外部から供給されるクロックイネーブル信号ＣＫＥを受信する入力バッファ回路であるＣＫＥバッファ１０と、各入力バッファ回路からの出力信号を受信し、メモリセルアレイ１へのデータの書き込み／読み出し動作を制御する制御回路１１とを有する構成である。なお、制御回路１１からＣＫＥバッファ１０には半導体記憶装置がセルフリフレッシュ動作状態にあるか否かを示すリフレッシュ動作信号ＳＲＦＢが供給される。
【００２６】
このような構成において、本実施形態ではクロックイネーブル信号ＣＫＥを受信するＣＫＥバッファ１０用の差動増幅回路に、常にＯＮ状態にある第１の動作電流路Ｃ１と、リフレッシュ動作信号ＳＲＦＢによってＯＮ／ＯＦＦが切り替わる第２の動作電流路Ｃ２とを設けた構成である。
【００２７】
図２は本発明の入力バッファ回路の第１の実施の形態の構成を示す回路図である。
【００２８】
図２に示すように、本実施形態の入力バッファ回路は、ゲートが共通に接続され、ソースから電源電圧ＶＤＤが供給される第１のトランジスタＱ１及び第２のトランジスタＱ２と、第１のトランジスタＱ１とドレインどうしが接続された第３のトランジスタＱ３と、第３のトランジスタＱ３とソースが共通に接続され、第２のトランジスタＱ２とドレインどうしが接続された第４のトランジスタＱ４と、第３のトランジスタＱ３及び第４のトランジスタＱ４のソースと接地電位ＶＳＳ間に挿入される第５のトランジスタＱ５及び第６のトランジスタＱ６とを有する構成である。なお、第１のトランジスタＱ１及び第２のトランジスタＱ２にはｐチャネルＭＯＳＦＥＴが用いられ、第３のトランジスタＱ３〜第６のトランジスタＱ６にはｎチャネルＭＯＳＦＥＴが用いられる。
【００２９】
第１のトランジスタＱ１と第２のトランジスタＱ２は、第２のトランジスタＱ２のゲートとドレインを共通に接続することでカレントミラー回路を構成している。第４のトランジスタＱ４のゲートには第３のトランジスタＱ３のゲートに入力される信号レベルの判定に用いられる基準電圧ＶＲＥＦが供給され、第３のトランジスタＱ３のゲートには、例えば、半導体記憶装置に外部から供給されるクロックイネーブル信号ＣＫＥが入力される。
【００３０】
本発明の入力バッファ回路では、第３のトランジスタＱ３及び第４のトランジスタＱ４のソース（ノードＮ１１）と接地電位ＶＳＳ間に第５のトランジスタＱ５と第６のトランジスタＱ６とが並列に設けられ、第５のトランジスタＱ５により第１の動作電流路Ｃ１が形成され、第６のトランジスタＱ６により第２の動作電流路Ｃ２が形成された構成である。
【００３１】
第５のトランジスタＱ５には、例えば、トランジスタサイズが小さく（ゲート幅が狭く）チャネル抵抗が大きいトランジスタが用いられ、流れる電流量が抑制された第１の動作電流路Ｃ１が形成される。また、第６のトランジスタＱ６には、例えば、トランジスタサイズが大きく（ゲート幅が広く）チャネル抵抗が小さいトランジスタが用いられ、流れる電流量が大きい第２の動作電流路Ｃ２が形成される。
【００３２】
第５のトランジスタＱ５のゲートには電源電圧ＶＤＤが供給されて常にＯＮされ、第５のトランジスタＱ５は、第１の動作電流路Ｃ１により差動増幅器を構成する第１のトランジスタＱ１〜第４のトランジスタＱ４に比較的少ない動作電流を常に供給する。一方、第６のトランジスタＱ６のゲートには制御回路１１から供給されるリフレッシュ動作信号ＳＲＦＢが入力され、第６のトランジスタＱ６は、通常動作時にＯＮすることで第２の動作電流路Ｃ２により第１のトランジスタＱ１〜第４のトランジスタＱ４に大きな動作電流を供給し、セルフリフレッシュモード時にＯＦＦすることで第２の動作電流路Ｃ２を遮断する。すなわち、セルフリフレッシュモード時は第１の動作電流路Ｃ１から供給される動作電流のみで差動増幅器を構成する第１のトランジスタＱ１〜第４のトランジスタＱ４が動作する。したがって、セルフリフレッシュモード時におけるＣＫＥバッファ１０の動作電流を低減することができる。
【００３３】
なお、図２に示した入力バッファ回路では、差動増幅回路に第２の動作電流路Ｃ２を形成するために１つの第６のトランジスタＱ６を有する構成を示したが、第６のトランジスタＱ６を複数個備え、それらを並列に接続した構成であってもよい。その場合、第５のトランジスタＱ５と第６のトランジスタＱ６は同じトランジスタサイズで形成してもよい。
【００３４】
次に、本実施形態の入力バッファ回路の動作について図面を用いて説明する。
【００３５】
図３は本発明の入力バッファ回路の動作を示すタイミングチャートである。
【００３６】
図２に示した入力バッファ回路は、図５に示した従来の入力バッファ回路と同様に、外部から供給されるクロックイネーブル信号ＣＫＥのレベルと基準電圧ＶＲＥＦのレベルを比較し、クロックイネーブル信号ＣＫＥが“Ｌｏｗ”レベルのときは、出力端子である第３のトランジスタＱ３のドレインからクロックイネーブル信号ＣＫＥＢとして“Ｈｉｇｈ”レベルを出力する。また、外部から供給されるクロックイネーブル信号ＣＫＥが“Ｈｉｇｈ”レベルのときは、出力端子である第３のトランジスタＱ３のドレインからクロックイネーブル信号ＣＫＥＢとして“Ｌｏｗ”レベルを出力する。
【００３７】
セルフリフレッシュモードはクロックイネーブル信号ＣＫＥにしたがって制御され、図３に示す時刻“ｔ１”でクロックイネーブル信号ＣＫＥが“Ｌｏｗ”レベルになると、半導体記憶装置はセルフリフレッシュモードにエントリーされる。続いて、時刻“ｔ２”でリフレッシュ動作信号ＳＲＦＢが“Ｌｏｗ”レベルになると、半導体記憶装置はセルフリフレッシュモードになり、所定のリフレッシュ動作を開始する。ここで、時刻ｔ１〜ｔ２の経過時間は期間ｔＥＮとする。
【００３８】
次に、時刻“ｔ３”でクロックイネーブル信号ＣＫＥが“Ｈｉｇｈ”レベルになると、時刻“ｔ４”でリフレッシュ動作信号ＳＲＦＢが“Ｈｉｇｈ”レベルに切り替わり半導体記憶装置がセルフリフレッシュモードから復帰する。ここで、時刻ｔ３〜ｔ４の経過時間は期間ｔＥＸとする。
【００３９】
入力バッファ回路には、上記ｔ２〜ｔ４の期間で“Ｌｏｗ”レベルのリフレッシュ動作信号ＳＲＦＢが供給され、第６のトランジスタＱ６がＯＦＦされて第２の動作電流路Ｃ２が遮断される。セルフリフレッシュモード中は、第２の動作電流路Ｃ２が遮断されて入力バッファ回路の動作電流が少なく動作速度が遅くなるため、図３に示した期間ｔＥＸは期間ｔＥＮに比べて長くなる。しかしながら、期間ｔＥＸは、セルフリフレッシュモードが終了してから次のコマンド（例えば、データを読み出すためのリードコマンド等）の受け付けが可能になるまでの時間ｔＳＮＲよりも短く設定されていれば問題無く動作する。すなわち、第１の動作電流路Ｃ１に流す電流量は、差動増幅回路の動作速度がｔＥＸ＜ｔＳＮＲを満たす範囲内に設定される。
【００４０】
したがって、本発明の入力バッファ回路を備えた半導体記憶装置によれば、セルフリフレッシュモード期間における消費電流を低減することができる。また、差動増幅回路がセルフリフレッシュモード期間においても常に動作状態にあるため、クロックイネーブル信号ＣＫＥの変化を受けつけることが可能であり、セルフリフレッシュモードからの復帰が可能になる。
【００４１】
（第２の実施の形態）
第１の実施の形態で示した入力バッファ回路では、差動増幅回路を構成する第１のトランジスタＱ１及び第２のトランジスタＱ２にｐチャネルＭＯＳＦＥＴを用い、第３のトランジスタＱ３〜第６のトランジスタＱ６にｎチャネルＭＯＳＦＥＴを用いた構成を示したが、入力バッファ回路はこのような構成に限定されるものではなく、例えば、図４に示すような構成であってもよい。
【００４２】
図４は本発明の入力バッファ回路の第２の実施の形態の構成を示す回路図である。
【００４３】
本実施形態の入力バッファ回路は、ゲートが共通に接続され、ソースが接地電位ＶＳＳに接続される第１のトランジスタＱ１１及び第２のトランジスタＱ１２と、第１のトランジスタＱ１１とドレインどうしが接続された第３のトランジスタＱ１３と、第３のトランジスタＱ１３とソースが共通に接続され、第２のトランジスタＱ１２とドレインどうしが接続された第４のトランジスタＱ１４と、第３のトランジスタＱ１３及び第４のトランジスタＱ１４のソースと電源電位ＶＤＤ間に挿入される第５のトランジスタＱ１５及び第６のトランジスタＱ１６と、制御回路１１から供給されるリフレッシュ動作信号ＳＲＦＢを反転するインバータ１７とを有する構成である。ここで、第１のトランジスタＱ１及び第２のトランジスタＱ２にはｎチャネルＭＯＳＦＥＴが用いられ、第３のトランジスタＱ３〜第６のトランジスタＱ６にはｐチャネルＭＯＳＦＥＴが用いられる。
【００４４】
第１のトランジスタＱ１１と第２のトランジスタＱ１２は、第２のトランジスタＱ１２のゲートとドレインを共通に接続することでカレントミラー回路を構成している。第４のトランジスタＱ１４のゲートには第３のトランジスタＱ１３のゲートに入力される信号レベルの判定に用いられる基準電圧ＶＲＥＦが供給され、第３のトランジスタＱ１３のゲートには外部から供給されるクロックイネーブル信号ＣＫＥが入力される。
【００４５】
第３のトランジスタＱ１３及び第４のトランジスタＱ１４のソース（ノードＮ１１）と電源電圧ＶＤＤ間には２つのトランジスタが並列に設けられ、第５のトランジスタＱ１５により第１の動作電流路Ｃ１が形成され、第６のトランジスタＱ１６により第２の動作電流路Ｃ２が形成されている。第５のトランジスタＱ１５にはチャネル抵抗が大きいトランジスタが用いられ、流れる電流量が抑制された第１の電流路Ｃ１が形成される。また、第６のトランジスタＱ１６にはチャネル抵抗が小さいトランジスタが用いられ、流れる電流量が大きい第２の動作電流路Ｃ２が形成される。
【００４６】
第５のトランジスタＱ１５のゲートは接地電位ＶＳＳと接続されて常にＯＮされ、第５のトランジスタＱ１５は第１の動作電流路Ｃ１により差動増幅器を構成する第１のトランジスタＱ１１〜第４のトランジスタＱ１４に少ない動作電流を常に供給する。一方、第６のトランジスタＱ１６のゲートには制御回路１１から出力されるリフレッシュ動作信号ＳＲＦＢをインバータ１７で反転させた信号が供給され、第６のトランジスタＱ１６は、通常動作時にＯＮすることで第２の動作電流路Ｃ２により第１のトランジスタＱ１１〜第４のトランジスタＱ１４に大きな動作電流を供給し、セルフリフレッシュモード時にＯＦＦすることで第２の動作電流路Ｃ２を遮断する。すなわち、セルフリフレッシュモード時は第１の動作電流路Ｃ１から供給される動作電流のみで差動増幅回路を構成する第１のトランジスタＱ１１〜第４のトランジスタＱ１４が動作する。
【００４７】
このような構成では、第１の実施の形態の入力バッファ回路と同様に、外部から供給されるクロックイネーブル信号ＣＫＥのレベルと基準電圧ＶＲＥＦのレベルが比較され、クロックイネーブル信号ＣＫＥが“Ｌｏｗ”レベルのときに、出力端子である第３のトランジスタＱ３のドレインからクロックイネーブル信号ＣＫＥＢとして“Ｈｉｇｈ”レベルが出力される。また、外部から供給されるクロックイネーブル信号ＣＫＥが“Ｈｉｇｈ”レベルのときに、出力端子である第３のトランジスタＱ３のドレインからクロックイネーブル信号ＣＫＥＢとして“Ｌｏｗ”レベルが出力される。
【００４８】
また、第１の実施の形態の入力バッファ回路と同様に、図３に示した時刻“ｔ１”でクロックイネーブル信号ＣＫＥが“Ｌｏｗ”レベルになると、半導体記憶装置はセルフリフレッシュモードにエントリーされ、時刻“ｔ２”でリフレッシュ動作信号ＳＲＦＢが“Ｌｏｗ”レベルになると半導体記憶装置はセルフリフレッシュモードになり、所定のリフレッシュ動作を開始する。
【００４９】
さらに、時刻“ｔ３”でクロックイネーブル信号ＣＫＥが“Ｈｉｇｈ”レベルになると、時刻“ｔ４”でリフレッシュ動作信号ＳＲＦＢが“Ｈｉｇｈ”レベルに切り替わり半導体記憶装置はセルフリフレッシュモードから復帰する。
【００５０】
上記ｔ２〜ｔ４の期間ではリフレッシュ動作信号ＳＲＦＢが“Ｌｏｗ”レベルであり、インバータ１７の出力が“Ｈｉｇｈ”レベルであるために第６のトランジスタＱ１６がＯＦＦされ、第２の動作電流路Ｃ２が遮断される。
【００５１】
したがって、図４に示すような本実施形態の構成であっても、半導体記憶装置のセルフリフレッシュモード期間における消費電流を低減できると共に、セルフリフレッシュモードからの復帰を可能にすることができる。
【００５２】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００５３】
差動増幅回路へ所定の第１の動作電流を供給する、常にＯＮ状態にある第１の動作電流路用トランジスタと、外部からの制御信号にしたがってＯＮ／ＯＦＦが制御される、該ＯＮ時に差動増幅回路へ第１の動作電流よりも大きい第２の動作電流を供給する第２の動作電流路用トランジスタとを入力バッファ回路に有することで、通常動作時は制御信号により第２の動作電流路用トランジスタをＯＮさせることで差動増幅回路に大きな動作電流を供給し、半導体記憶装置が待機・停止状態にあるリフレッシュ動作時には制御信号により第２の動作電流路用トランジスタをＯＦＦさせることで差動増幅回路に第１の動作電流のみを供給することが可能になる。したがって、リフレッシュ動作時における差動増幅回路の動作電流が低減され、リフレッシュ動作期間における半導体記憶装置の消費電流を低減できると共に、クロックイネーブル信号の変化を受け付けてリフレッシュ動作状態からの復帰が可能になる。
【図面の簡単な説明】
【図１】入力バッファ回路を備えた半導体記憶装置の一構成例を示すブロック図である。
【図２】本発明の入力バッファ回路の第１の実施の形態の構成を示す回路図である。
【図３】本発明の入力バッファ回路の動作を示すタイミングチャートである。
【図４】本発明の入力バッファ回路の第２の実施の形態の構成を示す回路図である。
【図５】従来の入力バッファ回路の構成を示すブロック図である。
【図６】低消費電力化を実現した従来の入力バッファ回路の構成を示す回路図である。
【符号の説明】
１ メモリセルアレイ
２ アドレスバッファ
３ アドレスレジスタ
４ カラムでコーダ
５ ロウデコーダ
６ メインアンプ
７ 入出力バッファ
８ クロックバッファ
９ コマンドバッファ
１０ ＣＫＥバッファ
１１ 制御回路
１７ インバータ
Ｑ１、Ｑ１１ 第１のトランジスタ
Ｑ２、Ｑ１２ 第２のトランジスタ
Ｑ３、Ｑ１３ 第３のトランジスタ
Ｑ４、Ｑ１４ 第４のトランジスタ
Ｑ５、Ｑ１５ 第５のトランジスタ
Ｑ６、Ｑ１６ 第６のトランジスタ
Claims (6)
- 外部からの入力信号、及び該入力信号のレベルを判定するための基準電圧が入力される差動増幅回路と、
所定の一定電圧がゲートに供給されることで常にＯＮ状態にある、前記差動増幅回路へ所定の第１の動作電流を供給する第１の動作電流路用トランジスタと、
外部からの制御信号にしたがってＯＮ／ＯＦＦが制御される、該ＯＮ時に前記差動増幅回路へ前記第１の動作電流よりも大きい第２の動作電流を供給する少なくとも１つの第２の動作電流路用トランジスタと、
を有する入力バッファ回路。 - 前記第２の動作電流路用トランジスタは、
前記第１の動作電流路用トランジスタよりもチャネル抵抗が小さい請求項１記載の入力バッファ回路。 - 前記差動増幅回路は、
カレントミラー回路を構成する、ｐチャネルＭＯＳＦＥＴから成る第１のトランジスタ及び第２のトランジスタと、
前記入力信号がゲートに入力される、前記第１のトランジスタと直列に接続されたｎチャネルＭＯＳＦＥＴから成る第３のトランジスタと、
前記基準電圧がゲートに入力される、前記第３のトランジスタとソースが共通に接続され、前記第２のトランジスタと直列に接続されたｎチャネルＭＯＳＦＥＴから成る第４のトランジスタと、
を有し、
前記第１の動作電流路用トランジスタ及び前記第２の動作電流路用トランジスタが、それぞれｎチャネルＭＯＳＦＥＴから成る請求項１または２記載の入力バッファ回路。 - 前記差動増幅回路は、
カレントミラー回路を構成する、ｎチャネルＭＯＳＦＥＴから成る第１のトランジスタ及び第２のトランジスタと、
前記入力信号がゲートに入力される、前記第１のトランジスタと直列に接続されたｐチャネルＭＯＳＦＥＴから成る第３のトランジスタと、
前記基準電圧がゲートに入力される、前記第３のトランジスタとソースが共通に接続され、前記第２のトランジスタと直列に接続されたｐチャネルＭＯＳＦＥＴから成る第４のトランジスタと、
を有し、
前記第１の動作電流路用トランジスタ及び前記第２の動作電流路用トランジスタが、それぞれｐチャネルＭＯＳＦＥＴから成る請求項１または２記載の入力バッファ回路。 - メモリセルに書き込まれたデータを保持するためにリフレッシュ動作を必要とする半導体記憶装置であって、
外部から供給される、前記半導体記憶装置を前記リフレッシュ動作状態へ設定するためのクロックイネーブル信号を受信する請求項１乃至３のいずれか１項記載の入力バッファ回路と、
前記入力バッファ回路の出力信号にしたがって、前記半導体記憶装置がリフレッシュ動作状態であるか否かを示すリフレッシュ動作信号を生成し、該リフレッシュ動作信号を前記制御信号として前記入力バッファ回路へ供給する制御回路と、
を有する半導体記憶装置。 - メモリセルに書き込まれたデータを保持するためにリフレッシュ動作を必要とする半導体記憶装置であって、
外部から供給される、前記半導体記憶装置を前記リフレッシュ動作状態へ設定するためのクロックイネーブル信号を受信する請求項４記載の入力バッファ回路と、
前記入力バッファ回路の出力信号にしたがって、前記半導体記憶装置がリフレッシュ動作状態であるか否かを示すリフレッシュ動作信号を出力する制御回路と、
前記制御から出力された前記リフレッシュ動作信号を反転し、前記制御信号として前記入力バッファ回路へ供給するインバータと、
を有する半導体記憶装置。
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