JPH06203577A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH06203577A JPH06203577A JP34952392A JP34952392A JPH06203577A JP H06203577 A JPH06203577 A JP H06203577A JP 34952392 A JP34952392 A JP 34952392A JP 34952392 A JP34952392 A JP 34952392A JP H06203577 A JPH06203577 A JP H06203577A
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- sense amplifier
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- level
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Abstract
(57)【要約】
【目的】この発明は、センスアンプにおける消費電流の
低減を図ることを目的とする。 【構成】メモリセル部11と、メモリセル部11に接続され
たビット線12、12′と、ビット線12、12′をプリチャー
ジするプリチャージ制御回路部15と、ビット線12、12′
の電位差を増幅するセンスアンプ部16、17、18と、セン
スアンプ部16、17の出力が所定の電位だけ変化したこと
を検出してセンスアンプ部16、17、18の動作を非活性化
させる制御を行うレベル検出回路部23とを具備したこと
を特徴としている。
低減を図ることを目的とする。 【構成】メモリセル部11と、メモリセル部11に接続され
たビット線12、12′と、ビット線12、12′をプリチャー
ジするプリチャージ制御回路部15と、ビット線12、12′
の電位差を増幅するセンスアンプ部16、17、18と、セン
スアンプ部16、17の出力が所定の電位だけ変化したこと
を検出してセンスアンプ部16、17、18の動作を非活性化
させる制御を行うレベル検出回路部23とを具備したこと
を特徴としている。
Description
【０００１】
【産業上の利用分野】この発明はデータの読み出しに先
だってビット線がプリチャージされ、データの読み出し
時にビット線の電位と基準電位との電位差をセンスアン
プで増幅することによってデータの検出を行う半導体メ
モリ装置に関する。
だってビット線がプリチャージされ、データの読み出し
時にビット線の電位と基準電位との電位差をセンスアン
プで増幅することによってデータの検出を行う半導体メ
モリ装置に関する。
【０００２】
【従来の技術】同期クロック信号を必要とする従来の同
期型半導体メモリ装置では、データの検出を行うセンス
アンプのイネーブル信号としてこの同期クロック信号が
用いられている。
期型半導体メモリ装置では、データの検出を行うセンス
アンプのイネーブル信号としてこの同期クロック信号が
用いられている。
【０００３】図５は上記従来の半導体メモリ装置の要部
であり、メモリセル部のデータ読み出し回路の構成を示
す回路図である。図において、11はスタティック型のメ
モリセル部、12、12′はビット線、13はワード線、14は
プリチャージ制御線、15はプリチャージ制御回路部、1
6、17及び18はセンスアンプ部、19は制御回路部、20、2
1は出力インバータである。
であり、メモリセル部のデータ読み出し回路の構成を示
す回路図である。図において、11はスタティック型のメ
モリセル部、12、12′はビット線、13はワード線、14は
プリチャージ制御線、15はプリチャージ制御回路部、1
6、17及び18はセンスアンプ部、19は制御回路部、20、2
1は出力インバータである。
【０００４】上記メモリセル部11は、フリップフロップ
を構成する２個のインバータ31、32と、各ゲートが上記
ワード線13に接続され、ソース、ドレイン間が上記ビッ
ト線12、12′のそれぞれとフリップフロップの出力との
間に接続されたトランスファゲート用の２個のＮチャネ
ルＭＯＳトランジスタ33、34とから構成されている。
を構成する２個のインバータ31、32と、各ゲートが上記
ワード線13に接続され、ソース、ドレイン間が上記ビッ
ト線12、12′のそれぞれとフリップフロップの出力との
間に接続されたトランスファゲート用の２個のＮチャネ
ルＭＯＳトランジスタ33、34とから構成されている。
【０００５】上記プリチャージ制御回路部15は、各ゲー
トが上記プリチャージ制御線14に接続され、各ソース、
ドレイン間が電源電位ＶCCと上記ビット線12、12′のそ
れぞれとの間に接続されたＰチャネルＭＯＳトランジス
タ35、36と、ゲートが上記プリチャージ制御線14に接続
され、ソース、ドレイン間が上記ビット線12、12′間に
接続されたＰチャネルＭＯＳトランジスタ37とから構成
されている。
トが上記プリチャージ制御線14に接続され、各ソース、
ドレイン間が電源電位ＶCCと上記ビット線12、12′のそ
れぞれとの間に接続されたＰチャネルＭＯＳトランジス
タ35、36と、ゲートが上記プリチャージ制御線14に接続
され、ソース、ドレイン間が上記ビット線12、12′間に
接続されたＰチャネルＭＯＳトランジスタ37とから構成
されている。
【０００６】上記センスアンプ部16及び17はそれぞれ上
記ビット線12、12′間の電位差を増幅するものであり、
それぞれＰチャネルＭＯＳトランジスタ41、42を負荷ト
ランジスタ、ＮチャネルＭＯＳトランジスタ43、44を駆
動トランジスタ及びＮチャネルＭＯＳトランジスタ45を
動作制御用のトランジスタとする良く知られた構成のも
のである。そして、センスアンプ部16側のＮチャネルＭ
ＯＳトランジスタ43のゲートには上記一方のビット線12
の電位ＢＴが、ＮチャネルＭＯＳトランジスタ44のゲー
トには上記他方のビット線12′の電位／ＢＴがそれぞれ
供給され、センスアンプ部17側では上記とは逆にＮチャ
ネルＭＯＳトランジスタ43のゲートには上記他方のビッ
ト線12′の電位／ＢＴが、ＮチャネルＭＯＳトランジス
タ44のゲートには上記一方のビット線12の電位ＢＴがそ
れぞれ供給される。
記ビット線12、12′間の電位差を増幅するものであり、
それぞれＰチャネルＭＯＳトランジスタ41、42を負荷ト
ランジスタ、ＮチャネルＭＯＳトランジスタ43、44を駆
動トランジスタ及びＮチャネルＭＯＳトランジスタ45を
動作制御用のトランジスタとする良く知られた構成のも
のである。そして、センスアンプ部16側のＮチャネルＭ
ＯＳトランジスタ43のゲートには上記一方のビット線12
の電位ＢＴが、ＮチャネルＭＯＳトランジスタ44のゲー
トには上記他方のビット線12′の電位／ＢＴがそれぞれ
供給され、センスアンプ部17側では上記とは逆にＮチャ
ネルＭＯＳトランジスタ43のゲートには上記他方のビッ
ト線12′の電位／ＢＴが、ＮチャネルＭＯＳトランジス
タ44のゲートには上記一方のビット線12の電位ＢＴがそ
れぞれ供給される。
【０００７】また、センスアンプ部18は上記両センスア
ンプ部16、17の出力電位差を増幅するものであり、上記
両センスアンプ部16、17と同様にＭＯＳトランジスタ41
〜45で構成され、ＮチャネルＭＯＳトランジスタ43のゲ
ートには上記一方のセンスアンプ部16の出力Ｓ１１が、
ＮチャネルＭＯＳトランジスタ44のゲートには上記他方
のセンスアンプ部17の出力Ｓ１２がそれぞれ供給され
る。
ンプ部16、17の出力電位差を増幅するものであり、上記
両センスアンプ部16、17と同様にＭＯＳトランジスタ41
〜45で構成され、ＮチャネルＭＯＳトランジスタ43のゲ
ートには上記一方のセンスアンプ部16の出力Ｓ１１が、
ＮチャネルＭＯＳトランジスタ44のゲートには上記他方
のセンスアンプ部17の出力Ｓ１２がそれぞれ供給され
る。
【０００８】上記制御回路部19は、同期クロック信号Ｃ
Ｋを反転して上記プリチャージ制御線14に供給するため
のプリチャージ信号／ＰＲを発生するインバータ46と、
上記同期クロック信号ＣＫを反転して上記各センスアン
プ部16、17、18内の各ＮチャネルＭＯＳトランジスタ45
のゲートに供給するためのセンスアンプ制御信号ＲＤを
発生するインバータ47とから構成されている。
Ｋを反転して上記プリチャージ制御線14に供給するため
のプリチャージ信号／ＰＲを発生するインバータ46と、
上記同期クロック信号ＣＫを反転して上記各センスアン
プ部16、17、18内の各ＮチャネルＭＯＳトランジスタ45
のゲートに供給するためのセンスアンプ制御信号ＲＤを
発生するインバータ47とから構成されている。
【０００９】図６は上記図５に示す回路で読み出し動作
を行わせる際の各部の波形を示すタイミングチャートで
ある。以下、このタイミングチャートを用いて図５の回
路の動作を説明する。まず、同期クロック信号ＣＫが
“Ｈ”レベルになると、プリチャージ信号／ＰＲが
“Ｌ”レベルになる。これによりプリチャージ制御回路
部15内のトランジスタ35、36及び37がオンして、ビット
線12、12′が同一の“Ｈ”レベルにプリチャージされ
る。
を行わせる際の各部の波形を示すタイミングチャートで
ある。以下、このタイミングチャートを用いて図５の回
路の動作を説明する。まず、同期クロック信号ＣＫが
“Ｈ”レベルになると、プリチャージ信号／ＰＲが
“Ｌ”レベルになる。これによりプリチャージ制御回路
部15内のトランジスタ35、36及び37がオンして、ビット
線12、12′が同一の“Ｈ”レベルにプリチャージされ
る。
【００１０】次に信号ＣＫが“Ｈ”レベルから“Ｌ”レ
ベルに変化すると、センスアンプ制御信号ＲＤが“Ｌ”
レベルから“Ｈ”レベルにになり、各トランジスタ45が
オンするので、各センスアンプ部16、17、18は活性状態
（動作状態）に入る。
ベルに変化すると、センスアンプ制御信号ＲＤが“Ｌ”
レベルから“Ｈ”レベルにになり、各トランジスタ45が
オンするので、各センスアンプ部16、17、18は活性状態
（動作状態）に入る。
【００１１】次にワード線14が図示しないデコーダによ
り選択され、選択信号ＷＤが“Ｌ”レベルから“Ｈ”レ
ベルに変化する。これにより、メモリセル部11内のトラ
ンジスタ33、34がオンし、ビット線12または12′の電位
がメモリセル部11内の情報によりディスチャージされ
る。このディスチャージの開始後から所定時間が経過
し、ビット線12、12′の電位ＢＴ、／ＢＴ間の電位差が
ΔＶ以上に広がると、センスアンプ部16、17の出力Ｓ１
１、Ｓ１２が“Ｌ”レベルまたは“Ｈ”レベルに設定さ
れる。これによりセンスアンプ部18の出力Ｓ２のレベル
が決まり、これが出力Ｏｕｔとしてインバータ21から出
力される。
り選択され、選択信号ＷＤが“Ｌ”レベルから“Ｈ”レ
ベルに変化する。これにより、メモリセル部11内のトラ
ンジスタ33、34がオンし、ビット線12または12′の電位
がメモリセル部11内の情報によりディスチャージされ
る。このディスチャージの開始後から所定時間が経過
し、ビット線12、12′の電位ＢＴ、／ＢＴ間の電位差が
ΔＶ以上に広がると、センスアンプ部16、17の出力Ｓ１
１、Ｓ１２が“Ｌ”レベルまたは“Ｈ”レベルに設定さ
れる。これによりセンスアンプ部18の出力Ｓ２のレベル
が決まり、これが出力Ｏｕｔとしてインバータ21から出
力される。
【００１２】次に再び信号ＣＫが“Ｈ”レベルになる
と、プリチャージ制御回路部15によりビット線12、12′
のプリチャージが開始され、さらにセンスアンプ制御信
号ＲＤが“Ｌ”レベルになり、各センスアンプ部16、1
7、18は非活性状態（非動作状態）になる。
と、プリチャージ制御回路部15によりビット線12、12′
のプリチャージが開始され、さらにセンスアンプ制御信
号ＲＤが“Ｌ”レベルになり、各センスアンプ部16、1
7、18は非活性状態（非動作状態）になる。
【００１３】
【発明が解決しようとする課題】上記従来回路では、各
センスアンプ部16、17、18の動作期間は信号ＲＤに依存
している。すなわち、信号ＲＤが“Ｈ”レベルの期間は
各センスアンプ部16、17、18は常に活性状態である。従
って、各センスアンプ部16、17、18の出力信号Ｓ１１、
Ｓ１２、Ｓ２の論理レベルが決定した後も、次に信号Ｃ
Ｋが“Ｈ”レベルになるまでは、各センスアンプ部16、
17、18は非活性状態にはならない。
センスアンプ部16、17、18の動作期間は信号ＲＤに依存
している。すなわち、信号ＲＤが“Ｈ”レベルの期間は
各センスアンプ部16、17、18は常に活性状態である。従
って、各センスアンプ部16、17、18の出力信号Ｓ１１、
Ｓ１２、Ｓ２の論理レベルが決定した後も、次に信号Ｃ
Ｋが“Ｈ”レベルになるまでは、各センスアンプ部16、
17、18は非活性状態にはならない。
【００１４】ここで、センスアンプ部16を例にとって説
明すると、メモリセル部11の情報が“Ｌ”だと仮定する
と、ワード線14の信号ＷＤが“Ｈ”レベルになるとトラ
ンジスタ33、34がオンし、ビット線12がディスチャージ
されて“Ｌ”レベルになる。すると、センスアンプ部16
内のトランジスタ43がオフし、トランジスタ41と43の直
列接続ノードＳＡはＶCC−ＶTHP （ＶTHP はＰチャネル
ＭＯＳトランジスタの閾値電圧）で安定し、トランジス
タ42は信号Ｓ１１のノードに対して電流を流し続ける。
一方、トランジスタ44がオンし、信号Ｓ１１のノードの
電位を引き下げる。この結果、トランジスタ42、44、45
の経路を通る貫通電流が生じる。この貫通電流はＳ１１
の論理レベルが安定した後でも、信号ＲＤが“Ｈ”レベ
ルの期間内においては流れ続ける。このように上記従来
の半導体メモリ装置では、センスアンプ部における貫通
電流の発生期間が長く、消費電流が増大するという欠点
がある。この発明は上記のような事情を考慮してなされ
たものであり、その目的は消費電流の低減が図れる半導
体メモリ装置を提供することである。
明すると、メモリセル部11の情報が“Ｌ”だと仮定する
と、ワード線14の信号ＷＤが“Ｈ”レベルになるとトラ
ンジスタ33、34がオンし、ビット線12がディスチャージ
されて“Ｌ”レベルになる。すると、センスアンプ部16
内のトランジスタ43がオフし、トランジスタ41と43の直
列接続ノードＳＡはＶCC−ＶTHP （ＶTHP はＰチャネル
ＭＯＳトランジスタの閾値電圧）で安定し、トランジス
タ42は信号Ｓ１１のノードに対して電流を流し続ける。
一方、トランジスタ44がオンし、信号Ｓ１１のノードの
電位を引き下げる。この結果、トランジスタ42、44、45
の経路を通る貫通電流が生じる。この貫通電流はＳ１１
の論理レベルが安定した後でも、信号ＲＤが“Ｈ”レベ
ルの期間内においては流れ続ける。このように上記従来
の半導体メモリ装置では、センスアンプ部における貫通
電流の発生期間が長く、消費電流が増大するという欠点
がある。この発明は上記のような事情を考慮してなされ
たものであり、その目的は消費電流の低減が図れる半導
体メモリ装置を提供することである。
【００１５】
【課題を解決するための手段】この発明の半導体メモリ
装置は、メモリセル部と、上記メモリセル部を選択する
選択手段と、上記メモリセル部に接続されたビット線
と、上記ビット線をプリチャージするプリチャージ手段
と、上記ビット線の電位を検出するセンスアンプと、上
記センスアンプの出力が所定の電位だけ変化したことを
検出する電位検出手段と、上記電位検出手段の検出出力
に基づいて上記センスアンプの動作期間を制御するセン
スアンプ制御手段とを具備したことを特徴とする。
装置は、メモリセル部と、上記メモリセル部を選択する
選択手段と、上記メモリセル部に接続されたビット線
と、上記ビット線をプリチャージするプリチャージ手段
と、上記ビット線の電位を検出するセンスアンプと、上
記センスアンプの出力が所定の電位だけ変化したことを
検出する電位検出手段と、上記電位検出手段の検出出力
に基づいて上記センスアンプの動作期間を制御するセン
スアンプ制御手段とを具備したことを特徴とする。
【００１６】
【作用】メモリセル部からのデータ読み出し時に、セン
スアンプ部の出力が十分に変化したことが検出される
と、センスアンプ部の動作が非活性化され、その後にセ
ンスアンプ部で消費される電力の削減が図られる。
スアンプ部の出力が十分に変化したことが検出される
と、センスアンプ部の動作が非活性化され、その後にセ
ンスアンプ部で消費される電力の削減が図られる。
【００１７】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１８】図１はこの発明に係る半導体メモリ装置の
第１の実例の要部の構成を示し、１個のメモリセル部と
データ読み出し回路の回路図である。なお、図１におい
て、図５な示した従来装置と対応する箇所には同じ符号
を付して説明を行う。
第１の実例の要部の構成を示し、１個のメモリセル部と
データ読み出し回路の回路図である。なお、図１におい
て、図５な示した従来装置と対応する箇所には同じ符号
を付して説明を行う。
【００１９】11はメモリセル部であり、このメモリセル
部11は２個のインバータ31、32と２個のＮチャネルＭＯ
Ｓトランジスタ33、34とから構成されている。12、12′
はビット線、13はワード線、14はプリチャージ制御線で
ある。すなわち、この実施例の半導体メモリ装置はスタ
ティック型のメモリ装置（ＳＲＡＭ）の場合である。
部11は２個のインバータ31、32と２個のＮチャネルＭＯ
Ｓトランジスタ33、34とから構成されている。12、12′
はビット線、13はワード線、14はプリチャージ制御線で
ある。すなわち、この実施例の半導体メモリ装置はスタ
ティック型のメモリ装置（ＳＲＡＭ）の場合である。
【００２０】15はプリチャージ制御回路部であり、この
プリチャージ制御回路部15は３個のＰチャネルＭＯＳト
ランジスタ35、36、37で構成されている。16、17及び18
はセンスアンプ部であり、これら各センスアンプ部はそ
れぞれＰチャネルＭＯＳトランジスタ41、42とＮチャネ
ルＭＯＳトランジスタ43、44、45とから構成されてい
る。
プリチャージ制御回路部15は３個のＰチャネルＭＯＳト
ランジスタ35、36、37で構成されている。16、17及び18
はセンスアンプ部であり、これら各センスアンプ部はそ
れぞれＰチャネルＭＯＳトランジスタ41、42とＮチャネ
ルＭＯＳトランジスタ43、44、45とから構成されてい
る。
【００２１】19は制御回路部であり、この制御回路部19
は２個のインバータ46、47で構成されており、インバー
タ46の出力は従来と同様にプリチャージ信号／ＰＲとし
てプリチャージ制御線14に供給されるが、インバータ47
の出力は従来とは異なりセンスアンプ制御信号ＲＤとし
ては直接に供給されない。すなわち、インバータ47の出
力は信号Ｃ１としてＡＮＤゲート48に供給され、このＡ
ＮＤゲート48の出力がセンスアンプ制御信号ＲＤとして
上記各センスアンプ部16、17、18に供給される。この実
施例装置では従来装置に対して新たにラッチ回路22とレ
ベル検出回路部23が設けられる。
は２個のインバータ46、47で構成されており、インバー
タ46の出力は従来と同様にプリチャージ信号／ＰＲとし
てプリチャージ制御線14に供給されるが、インバータ47
の出力は従来とは異なりセンスアンプ制御信号ＲＤとし
ては直接に供給されない。すなわち、インバータ47の出
力は信号Ｃ１としてＡＮＤゲート48に供給され、このＡ
ＮＤゲート48の出力がセンスアンプ制御信号ＲＤとして
上記各センスアンプ部16、17、18に供給される。この実
施例装置では従来装置に対して新たにラッチ回路22とレ
ベル検出回路部23が設けられる。
【００２２】上記ラッチ回路22は、上記センスアンプ部
18の出力Ｓ２を、ラッチ制御端子ＴＰに入力される信号
に基づいてラッチし、このラッチ出力がＯｕｔとして出
力される。上記ラッチ制御端子ＴＰには上記ＡＮＤゲー
ト48の出力が供給される。
18の出力Ｓ２を、ラッチ制御端子ＴＰに入力される信号
に基づいてラッチし、このラッチ出力がＯｕｔとして出
力される。上記ラッチ制御端子ＴＰには上記ＡＮＤゲー
ト48の出力が供給される。
【００２３】上記レベル検出回路部23は、上記２つのセ
ンスアンプ部16、17の出力Ｓ１１、Ｓ１２が供給される
２つの入力端子Ｄ１、Ｄ２を有し、ラッチ制御端子ＴＰ
に入力される信号に基づいて両入力をラッチするラッチ
回路49の出力ＳＬ及び同期クロック信号ＣＫが入力され
るＯＲゲート50とから構成されており、このＯＲゲート
50の出力は上記ラッチ回路49のラッチ制御端子ＴＰに供
給される。また、上記ラッチ回路49の出力ＳＬは上記Ａ
ＮＤゲート48に供給される。
ンスアンプ部16、17の出力Ｓ１１、Ｓ１２が供給される
２つの入力端子Ｄ１、Ｄ２を有し、ラッチ制御端子ＴＰ
に入力される信号に基づいて両入力をラッチするラッチ
回路49の出力ＳＬ及び同期クロック信号ＣＫが入力され
るＯＲゲート50とから構成されており、このＯＲゲート
50の出力は上記ラッチ回路49のラッチ制御端子ＴＰに供
給される。また、上記ラッチ回路49の出力ＳＬは上記Ａ
ＮＤゲート48に供給される。
【００２４】図２は上記図１に示すＳＲＡＭでデータの
読み出し動作を行わせる際の各部の波形を示すタイミン
グチャートである。以下、このタイミングチャートを用
いて図１のＳＲＡＭの動作を説明する。
読み出し動作を行わせる際の各部の波形を示すタイミン
グチャートである。以下、このタイミングチャートを用
いて図１のＳＲＡＭの動作を説明する。
【００２５】まず、同期クロック信号ＣＫが“Ｈ”レベ
ルになると、プリチャージ信号／ＰＲが“Ｌ”レベルに
なり、プリチャージ制御回路部15内のトランジスタ35、
36、37がオンし、ビット線12、12′が同一の“Ｈ”レベ
ルにプリチャージされる。一方、制御回路部19からの信
号Ｃ１は“Ｌ”レベルなので、信号ＲＤは“Ｌ”レベル
であり、各センスアンプ部16、17、18は非活性状態であ
る。
ルになると、プリチャージ信号／ＰＲが“Ｌ”レベルに
なり、プリチャージ制御回路部15内のトランジスタ35、
36、37がオンし、ビット線12、12′が同一の“Ｈ”レベ
ルにプリチャージされる。一方、制御回路部19からの信
号Ｃ１は“Ｌ”レベルなので、信号ＲＤは“Ｌ”レベル
であり、各センスアンプ部16、17、18は非活性状態であ
る。
【００２６】次に同期クロック信号ＣＫが“Ｈ”レベル
から“Ｌ”レベルに変化すると、プリチャージ信号／Ｐ
Ｒが“Ｈ”レベルになり、ビット線12、12′に対するプ
リチャージ動作が終了する。また、信号Ｃ１が“Ｌ”レ
ベルから“Ｈ”レベルに変化することにより、レベル検
出回路部23の出力ＳＬが“Ｈ”レベルになることから、
信号ＲＤは“Ｈ”レベルになる。従って、各トランジス
タ45がオンし、各センスアンプ部16、17、18が活性状態
になる。
から“Ｌ”レベルに変化すると、プリチャージ信号／Ｐ
Ｒが“Ｈ”レベルになり、ビット線12、12′に対するプ
リチャージ動作が終了する。また、信号Ｃ１が“Ｌ”レ
ベルから“Ｈ”レベルに変化することにより、レベル検
出回路部23の出力ＳＬが“Ｈ”レベルになることから、
信号ＲＤは“Ｈ”レベルになる。従って、各トランジス
タ45がオンし、各センスアンプ部16、17、18が活性状態
になる。
【００２７】次にワード線14が図示しないデコーダによ
り選択され、選択信号ＷＤが“Ｌ”レベルから“Ｈ”レ
ベルに変化する。これにより、メモリセル部11内のトラ
ンジスタ33、34がオンする。このとき、例えばビット線
12の電位がメモリセル部11内の情報によりディスチャー
ジされるとする。そして、このディスチャージの開始後
から所定時間が経過し、ビット線12、12′の電位ＢＴ、
／ＢＴ間の電位差がΔＶ以上に広がると、センスアンプ
部16の出力Ｓ１１が“Ｌ”レベルに、センスアンプ部17
の出力Ｓ１２が“Ｈ”レベルにそれぞれ設定され、これ
によりセンスアンプ部18の出力Ｓ２のレベルが“Ｌ”レ
ベルに設定される。また、ラッチ回路22は信号ＲＤが
“Ｈ”レベルになっている期間に上記センスアンプ部18
の出力Ｓ２をラッチする。
り選択され、選択信号ＷＤが“Ｌ”レベルから“Ｈ”レ
ベルに変化する。これにより、メモリセル部11内のトラ
ンジスタ33、34がオンする。このとき、例えばビット線
12の電位がメモリセル部11内の情報によりディスチャー
ジされるとする。そして、このディスチャージの開始後
から所定時間が経過し、ビット線12、12′の電位ＢＴ、
／ＢＴ間の電位差がΔＶ以上に広がると、センスアンプ
部16の出力Ｓ１１が“Ｌ”レベルに、センスアンプ部17
の出力Ｓ１２が“Ｈ”レベルにそれぞれ設定され、これ
によりセンスアンプ部18の出力Ｓ２のレベルが“Ｌ”レ
ベルに設定される。また、ラッチ回路22は信号ＲＤが
“Ｈ”レベルになっている期間に上記センスアンプ部18
の出力Ｓ２をラッチする。
【００２８】一方、レベル検出回路部23では、信号ＳＬ
が“Ｈ”レベルなので、ラッチ回路49は入力データをラ
ッチ可能な状態にあり、センスアンプ部16、17の出力Ｓ
１１、Ｓ１２のデータをラッチする。すなわち、Ｓ１
１、Ｓ１２のどちらか一方が“Ｈ”レベルから“Ｌ”レ
ベルに変化すると、レベル検出回路部23の出力ＳＬは
“Ｌ”レベルに変化し、同期クロック信号ＣＫも“Ｌ”
レベルであるため、ラッチ回路49は保持状態となる。
が“Ｈ”レベルなので、ラッチ回路49は入力データをラ
ッチ可能な状態にあり、センスアンプ部16、17の出力Ｓ
１１、Ｓ１２のデータをラッチする。すなわち、Ｓ１
１、Ｓ１２のどちらか一方が“Ｈ”レベルから“Ｌ”レ
ベルに変化すると、レベル検出回路部23の出力ＳＬは
“Ｌ”レベルに変化し、同期クロック信号ＣＫも“Ｌ”
レベルであるため、ラッチ回路49は保持状態となる。
【００２９】信号ＳＬが“Ｌ”レベルになることによ
り、信号ＲＤも“Ｌ”レベルとなり、センスアンプ部1
6、17、18内の各トランジスタ45がオフし、センスアン
プ部16、17、18はそれぞれ非活性状態となる。それと共
に、ラッチ回路22におけるラッチ制御がなされ、読み出
しデータが保持される。
り、信号ＲＤも“Ｌ”レベルとなり、センスアンプ部1
6、17、18内の各トランジスタ45がオフし、センスアン
プ部16、17、18はそれぞれ非活性状態となる。それと共
に、ラッチ回路22におけるラッチ制御がなされ、読み出
しデータが保持される。
【００３０】このように上記実施例装置によれば、デー
タの読み出し期間内でセンスアンプ部16、17、18の出力
が十分に変化し、有効なデータとして安定した後に、こ
れらセンスアンプ部16、17、18を非活性状態にすること
によって、従来回路で発生していたような各センスアン
プ部内における貫通電流の発生期間を極めて短くするこ
とができ、従来に比べて消費電流の削減を図ることがで
きる。しかも、データの読み出し期間には各センスアン
プ部16、17、18で電源ＶCCと接地との間に十分に大きな
値の電流を流した状態でデータの検出を行うことができ
るので、従来と同様に高速の読み出しが可能である。
タの読み出し期間内でセンスアンプ部16、17、18の出力
が十分に変化し、有効なデータとして安定した後に、こ
れらセンスアンプ部16、17、18を非活性状態にすること
によって、従来回路で発生していたような各センスアン
プ部内における貫通電流の発生期間を極めて短くするこ
とができ、従来に比べて消費電流の削減を図ることがで
きる。しかも、データの読み出し期間には各センスアン
プ部16、17、18で電源ＶCCと接地との間に十分に大きな
値の電流を流した状態でデータの検出を行うことができ
るので、従来と同様に高速の読み出しが可能である。
【００３１】また、新たに設けたレベル検出回路部23
は、ＡＳＩＣ（特定用途向けＩＣ）等のメモリ装置で要
求される可変メモリ容量のＲＡＭ、ＲＯＭ等の設計に適
している。これは任意のサイズのメモリを設計したとし
ても、センスアンプ部の出力に基づいてセンスアンプ部
を非活性に制御するので、センスアンプ部を非活性にす
るタイミングが自動的に変化するからである。次にこの
発明の第２の実施例を説明する。
は、ＡＳＩＣ（特定用途向けＩＣ）等のメモリ装置で要
求される可変メモリ容量のＲＡＭ、ＲＯＭ等の設計に適
している。これは任意のサイズのメモリを設計したとし
ても、センスアンプ部の出力に基づいてセンスアンプ部
を非活性に制御するので、センスアンプ部を非活性にす
るタイミングが自動的に変化するからである。次にこの
発明の第２の実施例を説明する。
【００３２】図３はこの発明に係る半導体メモリ装置の
第２の実施例の要部であり、１個のメモリセル部とデー
タ読み出し回路の構成を示す回路図である。なお、図３
において、図１に示した第１の実施例装置と対応する箇
所には同じ符号を付してその説明は省略し、第１の実施
例装置と異なっている箇所のみを説明する。
第２の実施例の要部であり、１個のメモリセル部とデー
タ読み出し回路の構成を示す回路図である。なお、図３
において、図１に示した第１の実施例装置と対応する箇
所には同じ符号を付してその説明は省略し、第１の実施
例装置と異なっている箇所のみを説明する。
【００３３】この実施例装置が図１の第１の実施例装置
と異なっている箇所は、メモリセル部11が１個のＮチャ
ネルＭＯＳトランジスタ51のみで構成されている点、ビ
ット線が12の１本のみ設けられている点、プリチャージ
制御回路部15がＰチャネルＭＯＳトランジスタ52のみで
構成されている点、前記センスアンプ部16内のトランジ
スタ44のゲートに前記図１中のビット線12′の電位／Ｂ
Ｔが供給される代わりに図示しない基準電位発生回路部
で発生される所定の基準電位ＶREF が基準電位線53を介
して供給される点、及び前記センスアンプ部17内のトラ
ンジスタ43のゲートに前記図１中のビット線12′の電位
／ＢＴが供給される代わりに上記基準電位ＶREF が供給
される点の５点である。
と異なっている箇所は、メモリセル部11が１個のＮチャ
ネルＭＯＳトランジスタ51のみで構成されている点、ビ
ット線が12の１本のみ設けられている点、プリチャージ
制御回路部15がＰチャネルＭＯＳトランジスタ52のみで
構成されている点、前記センスアンプ部16内のトランジ
スタ44のゲートに前記図１中のビット線12′の電位／Ｂ
Ｔが供給される代わりに図示しない基準電位発生回路部
で発生される所定の基準電位ＶREF が基準電位線53を介
して供給される点、及び前記センスアンプ部17内のトラ
ンジスタ43のゲートに前記図１中のビット線12′の電位
／ＢＴが供給される代わりに上記基準電位ＶREF が供給
される点の５点である。
【００３４】この実施例装置は、上記メモリセル部11内
のトランジスタ51のドレインをビット線12に接続するあ
るいは接続しない、またはメモリセル部11内にトランジ
スタ51を設けるあるいは設けないことによりデータかプ
ログラムされるＲＯＭの場合であり、このようなＲＯＭ
では図１のＳＲＡＭの場合とは異なり、ビット線が１本
しか設けられていないため、各センスアンプ部16、17で
データの検出を行うためには基準電位ＶREF を与えてや
る必要があり、センスアンプ部以降の動作は図１のＳＲ
ＡＭの場合と同様であり、読み出し動作を行わせる際の
各部の波形を図４のタイミングチャートに示し、その説
明は省略する。
のトランジスタ51のドレインをビット線12に接続するあ
るいは接続しない、またはメモリセル部11内にトランジ
スタ51を設けるあるいは設けないことによりデータかプ
ログラムされるＲＯＭの場合であり、このようなＲＯＭ
では図１のＳＲＡＭの場合とは異なり、ビット線が１本
しか設けられていないため、各センスアンプ部16、17で
データの検出を行うためには基準電位ＶREF を与えてや
る必要があり、センスアンプ部以降の動作は図１のＳＲ
ＡＭの場合と同様であり、読み出し動作を行わせる際の
各部の波形を図４のタイミングチャートに示し、その説
明は省略する。
【００３５】この第２の実施例装置の場合も、第１の実
施例装置の場合と同様の理由により、高速の読み出しを
可能にした上で従来に比べて消費電流の低減を図ること
ができる。
施例装置の場合と同様の理由により、高速の読み出しを
可能にした上で従来に比べて消費電流の低減を図ること
ができる。
【００３６】
【発明の効果】以上説明したようにこの発明によれば、
消費電流の低減が図れる半導体メモリ装置を提供するこ
とができる。
消費電流の低減が図れる半導体メモリ装置を提供するこ
とができる。
【図１】この発明の第１の実施例装置の回路図。
【図２】第１の実施例装置のタイミングチャート。
【図３】この発明の第２の実施例装置の回路図。
【図４】第２の実施例装置のタイミングチャート。
【図５】従来装置の回路図。
【図６】従来装置のタイミングチャート。
11…メモリセル部、12，12′…ビット線、13…ワード
線、14…プリチャージ制御線、15…プリチャージ制御回
路部、16，17，18…センスアンプ部、19…制御回路部、
22…ラッチ回路、23…レベル検出回路部、48…ＡＮＤゲ
ート、49…ラッチ回路、50…ＯＲゲート、53…基準電位
線。
線、14…プリチャージ制御線、15…プリチャージ制御回
路部、16，17，18…センスアンプ部、19…制御回路部、
22…ラッチ回路、23…レベル検出回路部、48…ＡＮＤゲ
ート、49…ラッチ回路、50…ＯＲゲート、53…基準電位
線。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6866−5Ｌ Ｇ１１Ｃ 17/00 ３０６ Ａ
Claims (2)
- 【請求項１】 メモリセル部と、 上記メモリセル部を選択する選択手段と、 上記メモリセル部に接続されたビット線と、 上記ビット線をプリチャージするプリチャージ手段と、 上記ビット線の電位を検出するセンスアンプと、 上記センスアンプの出力が所定の電位だけ変化したこと
を検出する電位検出手段と、 上記電位検出手段の検出出力に基づいて上記センスアン
プの動作期間を制御するセンスアンプ制御手段とを具備
したことを特徴とする半導体メモリ装置。 - 【請求項２】 前記センスアンプの出力をラッチするラ
ッチ手段が設けられ、このラッチ手段のラッチ動作を前
記センスアンプ制御手段の出力によって制御するように
構成したことを特徴とする請求項１に記載の半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34952392A JPH06203577A (ja) | 1992-12-28 | 1992-12-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34952392A JPH06203577A (ja) | 1992-12-28 | 1992-12-28 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06203577A true JPH06203577A (ja) | 1994-07-22 |
Family
ID=18404310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34952392A Withdrawn JPH06203577A (ja) | 1992-12-28 | 1992-12-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06203577A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297682B1 (en) | 1999-09-30 | 2001-10-02 | Mitsubishi Denki Kabushiki Kaisha | Differential sense amplifier circuit |
| JP2010080054A (ja) * | 1999-07-21 | 2010-04-08 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置のセンシングアンプ |
| CN108109647A (zh) * | 2016-11-25 | 2018-06-01 | 拉碧斯半导体株式会社 | 读出放大电路 |
-
1992
- 1992-12-28 JP JP34952392A patent/JPH06203577A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010080054A (ja) * | 1999-07-21 | 2010-04-08 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置のセンシングアンプ |
| US6297682B1 (en) | 1999-09-30 | 2001-10-02 | Mitsubishi Denki Kabushiki Kaisha | Differential sense amplifier circuit |
| CN108109647A (zh) * | 2016-11-25 | 2018-06-01 | 拉碧斯半导体株式会社 | 读出放大电路 |
| CN108109647B (zh) * | 2016-11-25 | 2023-12-05 | 拉碧斯半导体株式会社 | 读出放大电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |