JPH11144461A - 同期式半導体装置 - Google Patents

同期式半導体装置

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JPH11144461A
JPH11144461A JP10227132A JP22713298A JPH11144461A JP H11144461 A JPH11144461 A JP H11144461A JP 10227132 A JP10227132 A JP 10227132A JP 22713298 A JP22713298 A JP 22713298A JP H11144461 A JPH11144461 A JP H11144461A
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JP
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signal
drain
gate
semiconductor device
nmos transistor
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JP10227132A
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Hyun-Soon Jang
張賢淳
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】動作待機時の電流の消耗が少ない同期式半導体
装置を提供する。 【解決手段】信号感知器121、パワーダウンモード制御
器111、論理ゲート131及び入力バッファ141を備える。
信号感知器121は外部から入力される制御信号CSを感知
しパワーダウン信号PPDを発生する。パワーダウンモー
ド制御器111はクロックイネーブル信号CKEに応答しパワ
ーダウンモード信号PCKEを発生する。論理ゲート131は
パワーダウン信号PPDとパワーダウンモード信号PCKEと
の論理積を反転した信号PBPUBを出力する。入力バッフ
ァ141は信号PBPUBが論理'０'であれば外部から入力され
る信号を出力し、信号PBPUB論理'１'であれば動作しな
い。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は同期式半導体装置に
係り、特に動作待機時に流れる電流の消耗が少ない同期
式半導体装置に関する。
【０００２】
【従来の技術】システムの性能の向上に伴ってメモリ容
量の増大が要求されてきた。そして、最近、大容量のＤ
ＲＡＭ半導体装置が多く使われている。このようなＤＲ
ＡＭ半導体装置は、同期式ＤＲＡＭ(Synchronous DRAM;
SDRAM)半導体装置に置き換えられつつある。同期式ＤＲ
ＡＭ半導体装置は、ＤＲＡＭ半導体装置に比べて帯域幅
が広く制御が容易な反面、待機時の電流消耗が大きい点
がシステム設計者により指摘されてきた。待機時の電流
消耗が大きいと、電源供給装置としてバッテリを使用す
るシステムにおいてはシステムの動作時間が短くなると
いう問題点がある。
【０００３】動作待機時に消耗される電流を低減する方
法として、クロックイネーブル信号ＣＫＥによるパワー
ダウンモードを用いる方法があるが、この方法は、メモ
リアクセスの際に１クロックの遅延時間が発生させた
り、同期式ＤＲＡＭ半導体装置を制御するメモリ制御器
のピン数が増加させたりといった多様な否定的要素があ
って、一部のシステム設計者は同期式ＤＲＡＭ半導体装
置の使用を避けている。多くのシステム設計者に同期式
ＤＲＡＭ半導体装置を使用させるには、効率的に待機電
流の消耗を低減することができる同期式ＤＲＡＭ半導体
装置を開発する必要がある。
【０００４】
【発明が解決しようとする課題】本発明は、上記の背景
に鑑みてなされたものであり、その目的は、クロックイ
ネーブル信号によるパワーダウンモードを用いることな
く、待機時の電流消耗を低減することができる同期式半
導体装置を提供することにある。
【０００５】また、本発明の他の目的は、クロックイネ
ーブル信号によるパワーダウンモード機能の他、外部制
御信号に従って待機時の電流消耗を低減させる機能を有
する同期式半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の１つの側面に係
る同期式半導体装置は、信号感知器、インバータ及び少
なくとも１つの入力バッファを備える。
【０００７】前記信号感知器は、外部から入力される制
御信号を感知してパワーダウン信号を発生する。前記少
なくとも１つの入力バッファは、前記制御信号が活性化
されている場合は動作し、外部から入力される信号を出
力し、前記制御信号が非活性化されている場合は動作し
ない。
【０００８】本発明の他の側面に係る同期式半導体装置
は、信号感知器、パワーダウンモード制御器、論理ゲー
ト及び少なくとも１つの入力バッファを備える。
【０００９】前記信号感知器は、外部から入力される制
御信号を感知してパワーダウン信号を発生する。前記パ
ワーダウンモード制御器は、クロックイネーブル信号に
応答してパワーダウンモード信号を発生する。前記論理
ゲートは、前記パワーダウン信号と前記パワーダウンモ
ード信号の少なくとも一方が非活性化状態である場合は
活性化された信号を出力し、前記パワーダウン信号と前
記パワーダウンモード信号が共に活性化状態である場合
は非活性化された信号を出力する。前記入力バッファ
は、前記論理ゲートから出力される信号が非活性化され
ている場合は動作し外部から入力される信号を出力し、
前記論理ゲートから出力される信号が活性化されている
場合は動作しない。
【００１０】本発明によれば、同期式半導体装置の待機
時の電流消耗を低減することができる。
【００１１】
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。
【００１２】図１は、本発明の第１の実施の形態に係る
同期式ＤＲＡＭ半導体装置の概略的なブロック図であ
る。図１に示すように、本発明の第１の実施の形態に係
る同期式ＤＲＡＭ半導体装置１は、信号感知器１１、入
力バッファ２１及びインバータ３１を備える。
【００１３】信号感知器１１は、外部から印加される制
御信号ＣＳを入力してパワーダウン信号ＰＰＤを発生す
る。この制御信号ＣＳは、外部から入力される信号であ
って多数個の同期式ＤＲＡＭ半導体装置の中の一つを選
択するためのチップ選択信号である。多数個の同期式Ｄ
ＲＡＭ半導体装置の中で活性化されたチップ選択信号Ｃ
Ｓが入力される同期式ＤＲＡＭ半導体装置のみが動作を
開始し、非活性化されたチップ選択信号ＣＳが入力され
る同期式ＤＲＡＭ半導体装置は待機状態を維持する。チ
ップ選択信号ＣＳは待機時は非活性状態に維持される。
【００１４】信号感知器１１は、制御信号ＣＳが活性化
されているか否かを感知する。例えば、制御信号ＣＳは
論理'０'ならば活性化状態であることを意味し、制御信
号ＣＳが論理'１'ならば非活性化状態であることを意味
する。制御信号ＣＳが活性化されると、信号感知器１１
の出力信号であるパワーダウン信号ＰＰＤは非活性化さ
れて、制御信号ＣＳが非活性化されると、パワーダウン
信号ＰＰＤは活性化される。制御信号ＣＳが活性化され
ると、同期式ＤＲＡＭ半導体装置１は正常に動作し、逆
に、制御信号ＣＳが非活性化されると、同期式ＤＲＡＭ
半導体装置１は待機状態になる。
【００１５】パワーダウン信号ＰＰＤは、インバータ３
１によって反転され、インバータ３１の出力は入力バッ
ファ２１に印加される。
【００１６】パワーダウン信号ＰＰＤが活性化される
と、入力バッファ２１は非活性化されて動作を停止し、
パワーダウン信号ＰＰＤが非活性化されると、入力バッ
ファ２１は活性化され動作を開始する。すなわち、制御
信号ＣＳが非活性化されると、パワーダウン信号ＰＰＤ
が活性化されて、それによって入力バッファ２１は非活
性化されて動作を停止するため、入力バッファ２１で消
耗される電流は非常に小さくなる。また、制御信号ＣＳ
が非活性化されると、同期式ＤＲＡＭ半導体装置１は待
機状態になる。したがって、同期式ＤＲＡＭ半導体装置
１が待機状態である場合は入力バッファ２１は動作を停
止するため、同期式ＤＲＡＭ半導体装置１の電流消耗は
小さくなる。
【００１７】同期式ＤＲＡＭ半導体装置１は、多数の入
力バッファ２１を備える場合がある。入力バッファ２１
の数が多ければ多いほど、同期式ＤＲＡＭ半導体装置１
の待機時の電流の量の削減の効果が大きくなる。
【００１８】このように、この実施の形態によれば、チ
ップ選択信号ＣＳを用いて入力バッファ２１の動作を制
御することができる。すなわち、チップ選択信号ＣＳを
用いて同期式ＤＲＡＭ半導体装置１の待機電流を削減す
ることができる。待機時の電流消耗を削減するためにク
ロックイネーブル信号ＣＫＥを用いる場合は、同期式Ｄ
ＲＡＭ半導体装置１を制御するメモリ制御器のピン数が
増え、最初のアクセスの際に１クロックの遅延時間が付
加的に発生するという問題点がある。ところが、チップ
選択信号ＣＳを用いることによって、このような問題点
を解決することができる。
【００１９】図２は、本発明の第２の実施の形態に係る
同期式ＤＲＡＭ半導体装置の概略的なブロック図であ
る。図２に示すように、本発明の第２の実施の形態に係
る同期式ＤＲＡＭ半導体装置１０１は、パワーダウンモ
ード制御器１１１、信号感知器１２１、論理ゲート１３
１及び入力バッファ１４１を備える。
【００２０】パワーダウンモード制御器１１１は、外部
からクロックイネーブル信号ＣＫＥを入力してパワーダ
ウンモード信号ＰＣＫＥを発生し、これを論理ゲート１
３１に伝達する。パワーダウンモード制御器１１１は、
クロックイネーブル信号ＣＫＥが活性化されている場合
に、同期式ＤＲＡＭ半導体装置１０１の待機電流を削減
する。パワーダウンモード信号ＰＣＫＥが活性化される
と、論理ゲート１３１の出力信号は非活性化され、それ
によって入力バッファ１４１は動作を停止する。
【００２１】信号感知器１２１は、外部から印加される
制御信号ＣＳを入力してパワーダウン信号ＰＰＤを発生
し、これを論理ゲート１３１に伝達する。制御信号ＣＳ
は、外部から入力される信号であって、多数個の同期式
ＤＲＡＭ半導体装置の中の一つを選択するためのチップ
選択信号である。多数個の同期式ＤＲＡＭ半導体装置の
中で活性化されたチップ選択信号ＣＳが入力される同期
式ＤＲＡＭ半導体装置のみが動作を開始し、非活性化さ
れたチップ選択信号ＣＳが入力される同期式ＤＲＡＭ半
導体装置は待機状態を維持する。チップ選択信号ＣＳは
待機時には非活性化状態に維持される。
【００２２】信号感知器１２１は、制御信号ＣＳが活性
化されているか否かを感知する。例えば、制御信号ＣＳ
が論理'０'ならば活性化状態であり、逆に、制御信号Ｃ
Ｓが論理'１'ならば非活性化状態である。制御信号ＣＳ
が論理'０'であれば信号感知器１２１の出力信号である
パワーダウン信号ＰＰＤが活性化されて論理'１'にな
り、逆に、制御信号ＣＳが論理'１'であればパワーダウ
ン信号ＰＰＤが非活性化されて論理'０'になる。制御信
号ＣＳが活性化されると、同期式ＤＲＡＭ半導体装置１
０１は正常に動作し、制御信号ＣＳが非活性化される
と、同期式ＤＲＡＭ半導体装置１０１は待機状態にな
る。
【００２３】論理ゲート１３１は、パワーダウンモード
信号ＰＣＫＥとパワーダウン信号ＰＰＤを入力とするＮ
ＡＮＤゲートで構成される。論理ゲート１３１は、パワ
ーダウンモード信号ＰＣＫＥとパワーダウン信号ＰＰＤ
の少なくとも一方が論理'０'であれば論理'１’を出力
する。すなわち、この時、論理ゲート１３１の出力信号
ＰＢＰＵＢは活性化される。一方、パワーダウンモード
信号ＰＣＫＥとパワーダウン信号ＰＰＤが共に論理'１'
であれば論理ゲート１３１は論理'０’を出力する。す
なわち、この時、論理ゲート１３１の出力信号ＰＢＰＵ
Ｂは非活性化される。
【００２４】論理ゲート１３１の出力信号ＰＢＰＵＢが
論理'１'であれば、入力バッファ１４１は非活性化され
て動作を停止し、逆に、論理ゲート１３１の出力信号Ｐ
ＢＰＵＢが論理'０'であれば、入力バッファ１４１は活
性化されて動作する。すなわち、制御信号ＣＳが非活性
化された場合は、論理ゲート１３１の出力信号ＰＢＰＵ
Ｂは論理'１'になり、それによって、入力バッファ１４
１はパワーダウンモード制御器１１１の論理状態に拘ら
ず非活性化されて動作を停止するため、入力バッファ１
４１で消耗される電流が非常に小さくなる。
【００２５】同期式ＤＲＡＭ半導体装置１０１は、多数
の入力バッファ１４１を備える場合がある。この場合、
多数個の入力バッファ１４１毎に対して論理ゲート１３
１の出力信号が共通に入力される。したがって、同期式
ＤＲＡＭ半導体装置１０１の待機時において、同期式Ｄ
ＲＡＭ半導体装置１０１で消耗される電流を削減する効
果は、入力バッファ１４１の数が多ければ多いほど大き
くなる。
【００２６】このように本発明の第２の実施の形態によ
れば、クロックイネーブル信号ＣＫＥまたはチップ選択
信号ＣＳを用いて同期式ＤＲＡＭ半導体装置１０１の待
機電流を低減することができる。
【００２７】図３は、図２に示す信号感知器１２１（及
び図１に示す信号感知器１１）の一実施例を示す回路図
である。図３に示すように、信号感知器１２１（及び１
１）は、差動増幅器２０１とドライバ２０３とから構成
される。
【００２８】差動増幅器２０１は、制御信号ＣＳを所定
の基準電圧Ｖｒｅｆと比較し、その結果を増幅する。差
動増幅器２０１は、制御信号ＣＳがゲートに印加される
第１ＮＭＯＳトランジスタ２１１と、基準電圧Ｖｒｅｆ
がゲートに印加される第２ＮＭＯＳトランジスタ２１２
と、第１及び第２ＮＭＯＳトランジスタ２１１及び２１
２のソースと接地端ＧＮＤとの間に連結された抵抗２２
１と、第１ＮＭＯＳトランジスタ２１１のドレーンにド
レーンが連結され、電源電圧Ｖｃｃがソースに印加され
る第１ＰＭＯＳトランジスタ２３１と、第２ＮＭＯＳト
ランジスタ２１２のドレーン及び第１ＰＭＯＳトランジ
スタ２３１のゲートに共通にゲートとドレーンが連結さ
れ、電源電圧Ｖｃｃがソースに印加される第２ＰＭＯＳ
トランジスタ２３２とから構成される。
【００２９】差動増幅器２０１において、制御信号ＣＳ
が基準電圧Ｖｒｅｆより高い場合は、第１ＮＭＯＳトラ
ンジスタ２１１が第２ＮＭＯＳトランジスタ２１２より
も電流駆動能力が高くなるため、差動増幅器２０１の出
力信号ＤＡは接地端ＧＮＤレベルまで低下する（すなわ
ち、論理'０'になる）。逆に、制御信号ＣＳが基準電圧
Ｖｒｅｆより低い場合は、第２ＮＭＯＳトランジスタ２
１２が第１ＮＭＯＳトランジスタ２１１よりも電流駆動
能力が高くなるため、第２ＮＭＯＳトランジスタ２１２
のドレーンの電圧は接地端ＧＮＤレベルまで低下し、こ
れにより、第１及び第２ＰＭＯＳトランジスタ２３１及
び２３２は共にターンオンする。第１及び第２ＰＭＯＳ
トランジスタ２３１及び２３２が共にターンオンする
と、電源電圧Ｖｃｃが第１ＮＭＯＳトランジスタ２１１
のドレーンに印加されるので、差動増幅器２０１の出力
信号ＤＡは電源電圧Ｖｃｃレベルまで高くならう（すな
わち、論理'１'になる）。
【００３０】ドライバ２０３は、差動増幅器２０１から
出力される信号の駆動能力を増加させる。ドライバ２０
３は、差動増幅器２０１から出力される信号が論理'１'
ならば論理'１’を出力し、差動増幅器２０１から出力
される信号が論理'０'ならば論理'０’を出力する伝達
回路である。
【００３１】ドライバ２０３は差動増幅器２０１から出
力される信号がゲートに印加され、ソースが接地された
ＮＭＯＳトランジスタ２１３と、ＮＭＯＳトランジスタ
２１３のドレーンにドレーンが連結され、電源電圧Ｖｃ
ｃがソースに印加され、ゲートが接地されたＰＭＯＳト
ランジスタ２３３と、ＰＭＯＳトランジスタ２３３のド
レーンの電圧を反転させるインバータ２４１とから構成
される。
【００３２】差動増幅器２０１の出力信号ＤＡが論理'
１'であればＮＭＯＳトランジスタ２１３はターンオン
される。ＮＭＯＳトランジスタ２１３がターンオンされ
ると、インバータ２４１の入力端は接地端ＧＮＤレベル
まで低下するので、ドライバ２０３の出力は論理'１'に
なる。ＰＭＯＳトランジスタ２３３の駆動能力は、ＮＭ
ＯＳトランジスタ２１３の駆動能力と比べて非常に小さ
い。差動増幅器２０１の出力信号ＤＡが論理'０'であれ
ばＮＭＯＳトランジスタ２１３はターンオフされる。Ｐ
ＭＯＳトランジスタ２３３は常にターンオンされている
ので、ＮＭＯＳトランジスタ２１３がターンオフされる
と、インバータ２４１の入力端は電源電圧Ｖｃｃレベル
まで高くなり、ドライバ２０３の出力は論理'０'にな
る。
【００３３】図４は、図２に示す入力バッファ１４１
（及び図１に示す入力バッファ２１）の一実施例を示す
回路図である。図４に示すように、入力バッファ１４１
(及び２１）は、差動増幅部３０１とバッファ部３０３
とから構成される。
【００３４】差動増幅部３０１は、外部から入力される
信号ＰＸがゲートに印加される第１ＮＭＯＳトランジス
タ３１１と、基準電圧Ｖｒｅｆがゲートに印加される第
２ＮＭＯＳトランジスタ３１２と、第１及び第２ＮＭＯ
Ｓトランジスタ３１１及び３１２のソースと接地端ＧＮ
Ｄとの間に連結される抵抗３２１と、第１ＮＭＯＳトラ
ンジスタ３１１のドレーンにドレーンが連結された第１
ＰＭＯＳトランジスタ３３１と、第２ＮＭＯＳトランジ
スタ３１２のドレーン及び第１ＰＭＯＳトランジスタ３
３１のゲートに共通にゲートとドレーンが連結された第
２ＰＭＯＳトランジスタ３３２と、第１及び第２ＰＭＯ
Ｓトランジスタ３３１及び３３２のソースに共通にドレ
ーンが連結され、図２に示す論理ゲート１３１の出力信
号ＰＢＰＵＢ（又は図１に示すインバータ３１の出力信
号）がゲートに印加され、電源電圧Ｖｃｃがソースに印
加される第３ＰＭＯＳトランジスタ３３３とから構成さ
れる。
【００３５】差動増幅部３０１において、論理ゲート１
３１の出力信号ＰＢＰＵＢ（又は図１に示すインバータ
３１の出力信号）が論理'０'であれば、第３ＰＭＯＳト
ランジスタ３３３がターンオンされるので、差動増幅部
３０１は動作する。逆に、論理ゲート１３１の出力信号
ＰＢＰＵＢ（又は図１に示すインバータ３１の出力信
号）が論理'１'であれば、第３ＰＭＯＳトランジスタ３
３３はターンオフされるので、差動増幅部３０１は動作
しない。
【００３６】以下、論理ゲート１３１の出力信号ＰＢＰ
ＵＢ（又は図１に示すインバータ３１の出力信号）が論
理'０'である時の差動増幅部３０１の動作を説明する。
外部から入力される信号ＰＸが基準電圧Ｖｒｅｆより高
い場合は、第１ＮＭＯＳトランジスタ３１１が第２ＮＭ
ＯＳトランジスタ３１２より電流駆動能力が高くなりの
で、差動増幅部３０１の出力信号は接地端ＧＮＤのレベ
ルまで低くなる（すなわち、論理'０'になる）。逆に、
外部から入力される信号ＰＸが基準電圧Ｖｒｅｆより低
い場合は、第２ＮＭＯＳトランジスタ３１２が第１ＮＭ
ＯＳトランジスタ３１１より電流駆動能力が高くなる。
これにより、第２ＮＭＯＳトランジスタ３１２のドレー
ンの電圧が接地端ＧＮＤレベルまで低下するので、第１
及び第２ＰＭＯＳトランジスタ３３１及び３３２は共に
ターンオンされる。第１及び第２ＰＭＯＳトランジスタ
３３１及び３３２は共にターンオンされると、電源電圧
Ｖｃｃが第１ＮＭＯＳトランジスタ３１１のドレーンに
印加されるので、差動増幅部３０１の出力信号は前記電
源電圧Ｖｃｃレベルまで高まる（すなわち、論理'１'に
なる）。
【００３７】バッファ部３０３は、ＮＭＯＳトランジス
タ３１３と第１及び第２インバータ３４１及び３４２と
から構成される。バッファ部３０３において、論理ゲー
ト１３１の出力信号ＰＢＰＵＢ（又は図１に示すインバ
ータ３１の出力信号）が論理'１'ならばＮＭＯＳトラン
ジスタ３１３はターンオンされる。ＮＭＯＳトランジス
タ３１３がターンオンされると、第１インバータ３４１
の入力端は接地端ＧＮＤのレベルまで低下するので、入
力バッファ１４１の出力は差動増幅部３０１の出力に拘
らず常に論理'０'になる。このように、ＮＭＯＳトラン
ジスタ３１３は差動増幅部３０１が非動作である場合に
インバータ３４１の入力を確実に'０'にし、インバータ
３４１から漏れ電流が発生することを防止するためのも
のである。
【００３８】一方、論理ゲート１３１の出力信号ＰＢＰ
ＵＢ（又は図１に示すインバータ３１の出力信号）が論
理'０'ならば、ＮＭＯＳトランジスタ３１３がターンオ
フされるので、バッファ部３０３は差動増幅部３０１の
出力信号に応答して動作する。すなわち、差動増幅部３
０１の出力信号が論理'１'ならばバッファ部３０３の出
力は論理'１'になり、差動増幅部３０１の出力信号が論
理'０'ならばバッファ部３０３の出力は論理'０'にな
る。
【００３９】制御信号ＰＸは、一般的にＴＴＬ(Transis
tor Transistor Logic)レベルの電圧信号である。しか
し、第２インバータ３４２から出力される信号はＣＭＯ
Ｓ(Complementary Metal Oxide Semiconductor)レベル
の電圧信号である。このように、入力バッファ１４１
は、ＴＴＬレベルの入力信号をＣＭＯＳレベルの信号に
変換させる。
【００４０】図４を参照して説明したように、論理ゲー
ト１３１の出力信号ＰＢＰＵＢ（又は図１に示すインバ
ータ３１の出力信号）が論理'１'ならば、入力バッファ
１４１の出力は論理'０'になり動作しないので、入力バ
ッファ１４１で消耗される電流は非常に少なくなる。
【００４１】本発明は、上記の実施の形態に限定され
ず、本発明の技術的思想の範囲で様々な変形が可能であ
る。
【００４２】
【発明の効果】本発明によれば、クロックイネーブル信
号によらずに待機時の電流消耗を低減する機能を有する
同期式半導体装置を提供することができる。
【００４３】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る同期式ＤＲＡ
Ｍ半導体装置の概略的なブロック図である。
【図２】本発明の第２の実施の形態に係る同期式ＤＲＡ
Ｍ半導体装置の概略的なブロック図である。
【図３】信号感知器の一実施例を示す回路図である。
【図４】入力バッファの一実施例を示す回路図である。
【符号の説明】
１１，１２１ 信号感知器 ２１，１４１ 入力バッファ ３１ インバータ １１１ パワーダウンモード制御器 １３１ 論理ゲート ＣＳ 制御信号（チップ選択信号） ＰＰＤ パワーダウン信号

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 外部から入力される制御信号を感知して
    パワーダウン信号を発生する信号感知器と、 前記パワーダウン信号により制御される少なくとも１つ
    の入力バッファと、 を具備し、前記少なくとも１つのバッファは、前記制御
    信号が活性化されている場合は動作して外部から入力さ
    れる信号を出力し、前記制御信号が非活性化されている
    場合は動作しないことを特徴とする同期式半導体装置。
  2. 【請求項２】 前記信号感知器は、 前記制御信号を所定の基準電圧と比較しその結果を増幅
    する差動増幅器と、 前記差動増幅器から出力される信号の駆動能力を増加さ
    せるドライバと、 を有することを特徴とする請求項１に記載の同期式半導
    体装置。
  3. 【請求項３】 前記差動増幅器は、 前記制御信号がゲートに印加される第１ＮＭＯＳトラン
    ジスタと、 前記基準電圧がゲートに印加される第２ＮＭＯＳトラン
    ジスタと、 前記第１及び第２ＮＭＯＳトランジスタのソースと接地
    端との間に連結される抵抗と、 前記第１ＮＭＯＳトランジスタのドレーンにドレーンが
    連結され、電源電圧がソースに印加される第１ＰＭＯＳ
    トランジスタと、 前記第２ＮＭＯＳトランジスタのドレーン及び前記第１
    ＰＭＯＳトランジスタのゲートに共通にゲートとドレー
    ンが連結され、前記電源電圧がソースに印加される第２
    ＰＭＯＳトランジスタと、 を有することを特徴とする請求項２に記載の同期式半導
    体装置。
  4. 【請求項４】 前記ドライバは、前記差動増幅器から出
    力される信号が論理'１'である場合は論理'１’を出力
    し、前記差動増幅器から出力される信号が論理'０'であ
    る場合は論理'０’を出力する伝達回路であることを特
    徴とする請求項２に記載の同期式半導体装置。
  5. 【請求項５】 前記伝達装置は、 前記差動増幅器から出力される信号がゲートに印加さ
    れ、ソースが接地されたＮＭＯＳトランジスタと、 前記ＮＭＯＳトランジスタのドレーンにドレーンが連結
    され、電源電圧がソースに印加され、ゲートが接地され
    たＰＭＯＳトランジスタと、 前記ＰＭＯＳトランジスタのドレーンの電圧を反転させ
    るインバータと、 を有することを特徴とする請求項４に記載の同期式半導
    体装置。
  6. 【請求項６】 前記制御信号は、多数の同期式半導体装
    置の中の１つを選択するチップ選択信号であることを特
    徴とする請求項１に記載の同期式半導体装置。
  7. 【請求項７】 前記入力バッファは、 前記パワーダウン信号に応答して前記外部から入力され
    る信号を所定の基準電圧と比較し、その結果を増幅する
    差動増幅部と、 前記差動増幅部から出力される信号をバッファリングす
    るバッファ部と、 を有することを特徴とする請求項１に記載の同期式半導
    体装置。
  8. 【請求項８】 前記差動増幅部は、 前記外部から入力される信号がゲートに印加される第１
    ＮＭＯＳトランジスタと、 基準電圧がゲートに印加される第２ＮＭＯＳトランジス
    タと、 前記第１及び第２ＮＭＯＳトランジスタのソースと接地
    端との間に連結された抵抗と、 前記第１ＮＭＯＳトランジスタのドレーンにドレーンが
    連結された第１ＰＭＯＳトランジスタと、 前記第２ＮＭＯＳトランジスタのドレーン及び前記第１
    ＰＭＯＳトランジスタのゲートに共通にゲートとドレー
    ンが連結された第２ＰＭＯＳトランジスタと、 前記第１及び第２ＰＭＯＳトランジスタのドレーンに共
    通にドレーンが連結され、前記パワーダウン信号がゲー
    トに印加され、電源電圧がソースに印加される第３ＰＭ
    ＯＳトランジスタと、 を有することを特徴とする請求項７に記載の同期式半導
    体装置。
  9. 【請求項９】 前記バッファ部は、 前記パワーダウン信号がゲートに印加され、前記差動増
    幅部の出力がドレーンに印加され、ソースが接地された
    ＮＭＯＳトランジスタと、 前記ＮＭＯＳトランジスタのドレーンに入力端が連結さ
    れた第１インバータと、 前記第１インバータの出力を入力する第２インバータ
    と、 を有することを特徴とする請求項７に記載の同期式半導
    体装置。
  10. 【請求項１０】 前記信号感知器と前記入力バッファと
    の間に、前記信号感知器の出力を反転させて前記入力バ
    ッファに出力するインバータをさらに備えることを特徴
    とする請求項１に記載の同期式半導体装置。
  11. 【請求項１１】 外部から入力される制御信号を感知し
    てパワーダウン信号を発生する信号感知器と、 外部から入力されるクロックイネーブル信号に応答しパ
    ワーダウンモード信号を発生するパワーダウンモード制
    御器と、 前記パワーダウン信号と前記パワーダウンモード信号の
    少なくとも一方が非活性化状態である場合は活性化され
    た信号を出力し、前記パワーダウン信号と前記パワーダ
    ウンモード信号が共に活性化状態である場合は非活性化
    された信号を出力する論理ゲートと、 前記論理ゲートから出力される信号が非活性化状態であ
    る場合は動作し外部から入力される信号を出力し、前記
    論理ゲートから出力される信号が活性化状態である場合
    は動作しない少なくとも１つの入力バッファと、 を備えることを特徴とする同期式半導体装置。
  12. 【請求項１２】 前記信号感知器は、 前記制御信号を所定の基準電圧と比較しその結果を増幅
    する差動増幅器と、 前記差動増幅器から出力される信号の駆動能力を増加さ
    せるドライバと、 を有することを特徴とする請求項１１に記載の同期式半
    導体装置。
  13. 【請求項１３】 前記差動増幅器は、 前記制御信号がゲートに印加される第１ＮＭＯＳトラン
    ジスタと、 前記基準電圧がゲートに印加される第２ＮＭＯＳトラン
    ジスタと、 前記第１及び第２ＮＭＯＳトランジスタのソースと接地
    端との間に連結される抵抗と、 前記第１ＮＭＯＳトランジスタのドレーンにドレーンが
    連結され、電源電圧がソースに印加される第１ＰＭＯＳ
    トランジスタと、 前記第２ＮＭＯＳトランジスタのドレーン及び前記第１
    ＰＭＯＳトランジスタのゲートに共通にゲートとドレー
    ンが連結され、前記電源電圧がソースに印加される第２
    ＰＭＯＳトランジスタと、 を有することを特徴とする請求項１２に記載の同期式半
    導体装置。
  14. 【請求項１４】 前記ドライバは、前記差動増幅器から
    出力される信号が論理'１'である場合は論理'１’を出
    力し、前記差動増幅器から出力される信号が論理'０'で
    ある場合は論理'０’を出力する伝達回路であることを
    特徴とする請求項１２に記載の同期式半導体装置。
  15. 【請求項１５】 前記伝達装置は、 前記差動増幅器から出力される信号がゲートに印加さ
    れ、ソースは接地されたＮＭＯＳトランジスタと、 前記ＮＭＯＳトランジスタのドレーンにドレーンが連結
    され、電源電圧がソースに印加され、ゲートが接地され
    たＰＭＯＳトランジスタと、 前記ＰＭＯＳトランジスタのドレーンの電圧を反転させ
    るインバータと、 を有することを特徴とする請求項１４に記載の同期式半
    導体装置。
  16. 【請求項１６】 前記論理ゲートは、前記信号感知器の
    出力と前記パワーダウンモード制御器の出力を入力とす
    るＮＡＮＤゲートであることを特徴とする請求項１１に
    記載の同期式半導体装置。
  17. 【請求項１７】 前記制御信号は、多数の同期式半導体
    装置の中の１つを選択するチップ選択信号であることを
    特徴とする請求項１１に記載の同期式半導体装置。
  18. 【請求項１８】 前記入力バッファは、 前記パワーダウン信号に応答して前記外部から入力され
    る信号を所定の基準電圧と比較しその結果を増幅する差
    動増幅部と、 前記差動増幅部から出力される信号をバッファリングす
    るバッファ部と、 を有することを特徴とする請求項１１に記載の同期式半
    導体装置。
  19. 【請求項１９】 前記差動増幅部は、 前記外部から入力される信号がゲートに印加される第１
    ＮＭＯＳトランジスタと、 基準電圧がゲートに印加される第２ＮＭＯＳトランジス
    タと、 前記第１及び第２ＮＭＯＳトランジスタのソースと接地
    端との間に連結された抵抗と、 前記第１ＮＭＯＳトランジスタのドレーンにドレーンが
    連結された第１ＰＭＯＳトランジスタと、 前記第２ＮＭＯＳトランジスタのドレーン及び前記第１
    ＰＭＯＳトランジスタのゲートに共通にゲートとドレー
    ンが連結された第２ＰＭＯＳトランジスタと、 前記第１及び第２ＰＭＯＳトランジスタのドレーンに共
    通にドレーンが連結され、前記パワーダウン信号がゲー
    トに印加され、電源電圧がソースに印加される第３ＰＭ
    ＯＳトランジスタと、 を有することを特徴とする請求項１８に記載の同期式半
    導体装置。
  20. 【請求項２０】 前記バッファ部は、 前記パワーダウン信号がゲートに印加され、前記差動増
    幅部の出力がドレーンに印加され、ソースが接地された
    ＮＭＯＳトランジスタと、 前記ＮＭＯＳトランジスタのドレーンに入力端が連結さ
    れた第１インバータと、 前記第１インバータの出力を入力する第２インバータ
    と、 を有することを特徴とする請求項１８に記載の同期式半
    導体装置。
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