JP2002124082A - 半導体記憶装置およびその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、低消費電力モードを有する半導体
記憶装置に関し、半導体記憶装置を確実に低消費電力モ
ードに移行させ、低消費電力モードから確実に解除させ
ることを目的とする。また、本発明は、低消費電力モー
ドを有する半導体記憶装置に関し、スタンバイ時の消費
電流を従来に比べ大幅に低減することを目的とする。 【解決手段】 エントリ回路１と、内部電圧発生回路２
とを備えている。内部電圧発生回路２は、活性化時に所
定の内部回路４に供給する内部電圧を発生する。内部電
圧発生回路２の動作時には、所定の電力が消費されてい
る。エントリ回路１は、外部からの制御信号を受けて内
部電圧発生回路２を非活性化する。内部電圧発生回路２
の非活性化により、内部電圧は生成されなくなり、消費
電力が低減される。したがって、外部からの制御信号に
よりチップを容易に低消費電力モードにできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低消費電力モード
を有する半導体記憶装置に関する。

【０００２】

【従来の技術】近時、携帯電話は、単に音声により会話
をする機能だけでなく、文字データあるいは画像データ
を伝送する機能を有するようになってきている。さら
に、携帯電話は、今後インターネットサービスが多様化
することで一種の情報端末（携帯型のパーソナルコンピ
ュータ）になると予想されている。このように、携帯電
話で扱うデータの情報量は、大幅に増加する傾向にあ
る。従来、携帯電話は、4Mビット程度の記憶容量を有す
るSRAMをワークメモリに使用している。ワークメモリ
は、携帯電話の動作中に必要なデータを保持するための
メモリである。今後、ワークメモリの記憶容量が不足す
ることは明らかである。

【０００３】また、携帯電話の通信速度は、向上する傾
向にある。携帯電話の大きさが小さくなることで、内蔵
するバッテリーも小さくなる傾向にある。したがって、
携帯電話で使用されるワークメモリは、高速、低消費電
力、大容量でなければならない。また、価格競争の激し
い携帯電話では、部品コストを極力低減する必要があ
る。このため、ワークメモリは、低価格でなければなら
ない。

【０００４】従来よりワークメモリに使用されているSR
AMは、DRAMに比べてビット単価が高い。また、生産数量
が少ないためその価格が下がりにくい。さらに、記憶容
量の大きい製品（例えば、64Mビット）は、開発されて
いない。

【０００５】

【発明が解決しようとする課題】このような中、SRAMに
代わり、フラッシュメモリあるいはDRAMを携帯電話のワ
ークメモリに使用することが検討されている。

【０００６】フラッシュメモリは、スタンバイ時の消費
電力が数μWと少ない。一方、データの書き込み動作に
は、数μsから数十μsが必要である。このため、携帯電
話のワークメモリにフラッシュメモリを使用した場合、
大量のデータを高速に送受信することは困難である。ま
た、フラッシュメモリは、書き込み動作をセクタ単位で
行うため、例えば、動画像のデータのように、画像デー
タを少しずつ書き換えていく用途には不向きである。

【０００７】これに対して、DRAMは、読み出し動作およ
び書き込み動作とも数十nsで実行できる。動画像のデー
タも容易に扱うことができる。一方、スタンバイ時の消
費電力がフラッシュメモリに比べ大きい。現状のDRAMで
は待機時の消費電力は、書き込まれたデータを保持する
セルフリフレッシュモード時で約１mW、書き込まれたデ
ータの保持が不要なスタンバイモード時で約300μWであ
る。

【０００８】スタンバイモード時の消費電力をフラッシ
ュメモリ程度に低減できれば、携帯電話のワークメモリ
に使用可能となるが、そのような、回路技術は提案され
ていない。なお、DRAMの消費電力は、DRAMへの電源の供
給を停止することでゼロすることが可能である。しかし
ながら、DRAMのアドレス端子、データ端子等は、回路基
板上の配線パターンを介して他の電子部品の端子にも接
続されているため、DRAMへの電源の供給を停止するに
は、携帯電話の大幅なシステム変更（回路基板のパター
ン変更、再レイアウト等）が必要になる。

【０００９】さらに、スタンバイモード時に電源の供給
を停止し、内部回路を停止した後、内部回路を誤動作さ
せることなくスタンバイモードから解除する技術は提案
されていない。また、内部回路で使用する内部電圧をデ
バイスの内部で生成している場合、スタンバイモード
（低消費電力モード）から解除する際に、内部電圧を所
定の電圧に迅速に復帰させなくてはならない。しかし、
このような技術は、提案されていない。

【００１０】本発明の目的は、半導体記憶装置を確実に
低消費電力モードに移行させ、低消費電力モードから確
実に解除させることにある。本発明の目的は、スタンバ
イ時の消費電流を従来に比べ大幅に低減できる半導体記
憶装置およびその制御方法を提供することにある。

【００１１】本発明の別の目的は、外部からの制御信号
により、チップを容易に低消費電力モードにすることに
ある。本発明の別の目的は、低消費電力モード時に、内
部回路の貫通電流（リークパス）を防止することにあ
る。本発明のさらなる別の目的は、既にある制御信号を
使用して、チップを容易に低消費電力モードにすること
にある。

【００１２】本発明の別の目的は、コマンド入力によ
り、チップを容易に低消費電力モードにすることにあ
る。本発明の別の目的は、専用の制御信号により、チッ
プを容易に低消費電力モードにすることにある。本発明
の別の目的は、低消費電力モードからの復帰を高速に行
うことにある。

【００１３】

【課題を解決するための手段】請求項１の半導体記憶装
置では、内部電圧発生回路は、活性化時に所定の内部回
路に供給する内部電圧を発生する。内部電圧発生回路の
動作時には、所定の電力が消費されている。エントリ回
路は、外部からの制御信号を受けて内部電圧発生回路を
非活性化する。内部電圧発生回路の非活性化により、内
部電圧は生成されなくなり、消費電力が低減される。し
たがって、外部からの制御信号によりチップを容易かつ
確実に低消費電力モードにできる。

【００１４】請求項２の半導体記憶装置では、外部電圧
供給回路は、低消費電力モード時に電源電圧を内部電圧
として内部回路に供給する。このため、内部電圧発生回
路の非活性化時に、各内部回路の電源端子には、所定の
電源電圧が供給される。この結果、内部回路の各要素
は、所定の状態に固定され、リークパスの発生が防止さ
れる。すなわち、貫通電流が流れることが防止される。

【００１５】請求項３の半導体記憶装置では、所定の内
部回路は、リセット信号が外部から供給されたときに非
活性化される。エントリ回路は、このリセット信号を受
けたときにチップを低消費電力モードに移行させる。リ
セット時には、チップを動作させる必要はない。このた
め、既にある信号を利用して低消費電力モードに移行で
きる。外部端子の種類および数は従来と同一であるた
め、低消費電力モードを追加することで使い勝手が低下
することはない。

【００１６】請求項４の半導体記憶装置では、エントリ
回路は、外部から複数の制御信号を受ける。エントリ回
路は、制御信号の状態が低消費電力コマンドであるとき
を認識したときに、チップを低消費電力モードに移行さ
せる。このため、コマンド入力により、チップを低消費
電力モードに移行できる。請求項５の半導体記憶装置で
は、エントリ回路は、外部から低消費電力モード信号の
所定のレベルまたは遷移エッジを受けたときに、チップ
を低消費電力モードに移行させる。このため、専用の信
号を使用して、確実にチップを低消費電力モードに移行
できる。

【００１７】請求項６の半導体記憶装置および請求項１
６の半導体記憶装置の制御方法では、低消費電力モード
中に受けた制御信号の状態が、低消費電力モードの解除
を求めているときに、低消費電力モードを解除させる。
したがって、外部からの制御信号により、チップを容易
に低消費電力モードから解除できる。低消費電力モード
の解除は、例えば、エントリ回路の制御により行われ
る。

【００１８】請求項７の半導体記憶装置では、低消費電
力モードの解除時に、内部電圧が所定の電圧より低い期
間、内部回路を初期化するためのリセット信号が活性化
される。例えば、内部電圧が電源電圧を降圧して生成さ
れる参照電圧より低い期間に、リセット信号が活性化さ
れる。このため、低消費電力モードから通常の動作モー
ドに移行する際に、内部回路を確実にリセットすること
ができ、内部回路の誤動作を防止できる。

【００１９】請求項８の半導体記憶装置では、低消費電
力モードの解除時に、内部で生成される昇圧電圧が所定
の電圧より低い期間、内部回路を初期化するためのリセ
ット信号が活性化される。例えば、昇圧電圧が電源電圧
より低い期間に、リセット信号が活性化される。また、
昇圧電圧が電源電圧を降圧して生成される参照電圧より
低い期間に、リセット信号を活性化してもよい。

【００２０】請求項９の半導体記憶装置では、低消費電
力モードの解除時に、タイマが所定の時間を計測中に、
内部回路を初期化するためのリセット信号が活性化され
る。このため、低消費電力モードから通常の動作モード
に移行する際に、内部回路を確実にリセットすることが
でき、内部回路の誤動作を防止できる。請求項１０の半
導体記憶装置および請求項１７の半導体記憶装置の制御
方法では、セルフリフレッシュ制御回路は、メモリセル
を所定の周期で自動的にリフレッシュする。内部電圧発
生回路は、電源電圧を外部から受け、所定の内部回路に
供給する内部電圧を発生する。半導体記憶装置は、制御
信号を外部から受けたときに、セルフリフレッシュ制御
回路を非活性化するとともに、内部電圧発生回路の内部
電圧の供給能力を低くし、低消費電力モードに移行す
る。低消費電力モード中にメモリセルの内容を保持しな
くてよい場合、セルフリフレッシュ制御回路の動作は不
要である。リフレッシュが実行されないため、内部電圧
発生回路は、内部回路で消費する電力（リーク電流）を
補う程度の能力で動作させればよい。この結果、低消費
電力モード中の消費電力を低減できる。

【００２１】内部電圧は、低消費電力モード中も内部回
路に供給されている。このため、内部回路は、低消費電
力モードの解除後すぐに動作できる。請求項１１の半導
体記憶装置および請求項１８の半導体記憶装置の制御方
法では、電源線に接続された安定化容量は、電源線に供
給される電荷の一部を蓄える。半導体記憶装置は、制御
信号を外部から受けたときに、電源線と安定化容量との
接続を維持するとともに、電源線と内部回路との接続を
遮断し、低消費電力モードに移行する。このため、低消
費電力モード中に内部回路の消費電力をゼロにできる。
低消費電力モードの解除後、電源線と内部回路とを接続
したときに、安定化容量に蓄えられた電荷に対応する電
圧が、電源線を介して内部回路に与えられる。この結
果、内部回路は、低消費電力モードの解除後すぐに動作
できる。

【００２２】請求項１２の半導体記憶装置および請求項
１９の半導体記憶装置の制御方法では、内部電圧発生回
路は、電源電圧を外部から受け、所定の内部回路に供給
する内部電圧を発生する。内部電圧検出回路は、内部電
圧のレベルを検出し、その検出結果に基づいて内部電圧
発生回路を制御する。半導体記憶装置は、制御信号を外
部から受けたときに、内部電圧検出回路の消費電流を減
らし、低消費電力モードに移行する。消費電流を減らす
と内部電圧検出回路の応答が鈍るが、チップの内部回路
は動作していないため、問題は発生しない。

【００２３】請求項１３の半導体記憶装置および請求項
２０の半導体記憶装置の制御方法では、内部電圧発生回
路は、電源電圧を外部から受け、所定の内部回路に供給
する内部電圧を発生する。内部電圧検出回路は、内部電
圧のレベルを検出し、その検出結果に基づいて内部電圧
発生回路を制御する。半導体記憶装置は、制御信号を外
部から受けたときに、内部電圧検出回路における内部電
圧の検出レベルを低くすることで、内部電圧発生回路が
生成する内部電圧の絶対値を小さくし、低消費電力モー
ドに移行する。このため、内部回路のトランジスタ等の
リーク電流を下げることができ、消費電力を低減でき
る。

【００２４】請求項１４の半導体記憶装置の制御方法で
は、内部電圧発生回路は、活性化時に所定の内部回路に
供給する内部電圧を発生する。内部電圧発生回路の動作
時には、所定の電力が消費されている。内部電圧発生回
路は、外部からの制御信号を受けて非活性化される。内
部電圧発生回路の非活性化により、内部電圧は生成され
なくなり、消費電力が低減される。したがって、外部か
らの制御信号によりチップを容易に低消費電力モードに
できる。

【００２５】請求項１５の半導体記憶装置の制御方法で
は、外部から複数の制御信号を受け、制御信号の状態が
低消費電力コマンドであるときを認識したときに、チッ
プを低消費電力モードに移行させる。このため、コマン
ド入力により、チップを低消費電力モードに移行でき
る。

【００２６】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体記憶装置の状
態遷移図を示している。まず、半導体記憶装置は、パワ
ーオンにより、アイドルモードになる。そして、アイド
ルモード中に読み出しコマンドまたは書き込みコマンド
を受け付けると、動作モードに移行し、読み出し動作ま
たは書き込み動作が実行される。読み出し動作または書
き込み動作の実行後は、自動的にアイドルモードに戻
る。また、アイドルモード中にセルフリフレッシュコマ
ンドを受け付けると、セルフリフレッシュモードに移行
し、セルフリフレッシュを実行する。ここで、セルフリ
フレッシュモードでは、リフレッシュアドレスが自動で
発生され、メモリセルのリフレッシュ動作が順次に実行
される。

【００２７】また、半導体記憶装置は、アイドルモード
中に所定の信号の状態を検出して低消費電力モードに移
行する。後述する第１の実施形態では、チップイネーブ
ル信号CE2を受けて低消費電力モードに移行する。すな
わち、チップイネーブル信号CE2は、所定の内部回路を
非活性化するリセット機能とともに、チップを低消費電
力モードに移行する機能を有している。第２の実施形態
では、チップイネーブル信号/CE1、CE2によるコマンド
入力を受けて、低消費電力モードに移行する。第３の実
施形態では、専用の低消費電力モード信号/LPを受け
て、低消費電力モードに移行する。

【００２８】半導体記憶装置は、低消費電力モード中に
所定の信号の状態を検出して低消費電力モードを解除す
る。図２は、本発明の半導体記憶装置の基本原理を示し
ている。半導体記憶装置は、エントリ回路１、内部電圧
発生回路２、外部電圧供給回路３、および内部回路４を
有している。

【００２９】内部電圧発生回路２は、パワーオン後の各
モードにおいて、内部電圧を発生し、この内部電圧を内
部回路４に供給している。エントリ回路１は、制御信号
を受け、制御信号の所定の状態を検出したときに、内部
電圧発生回路２を非活性化する。内部電圧発生回路２の
非活性化により、内部電圧の発生は停止される。同時
に、エントリ回路１は、外部電圧供給回路３を活性化す
る。外部電圧供給回路３は、電源電圧を内部電圧として
内部回路に供給する。そして、半導体記憶装置は、低消
費電力モードに移行する。

【００３０】図３は、本発明の半導体記憶装置およびそ
の制御方法の第１の実施形態を示している。この実施形
態は、請求項１ないし請求項３、および請求項１４に対
応している。この実施形態の半導体記憶装置は、p形シ
リコン基板上にCMOSプロセス技術を使用して、DRAMとし
て形成されている。DRAMは、VII起動回路１０、VDD起動
回路１２、ローパワーエントリ回路１４、コマンドデコ
ーダ１６、内部電圧発生回路１８、およびチップ本体２
０を備えている。内部電圧発生回路１８は、ローパスフ
ィルタ２２、参照電圧発生回路２４、VDD供給回路２
６、昇圧回路２８、プリチャージ電圧発生回路３０、内
部電源電圧発生回路３２、基板電圧発生回路３４、およ
びVSS供給回路３６を有している。チップ本体２０は、
メモリコア３８および周辺回路４０を有している。ここ
で、ローパワーエントリ回路１４は、図２に示したエン
トリ回路１に対応し、VDD供給回路２６およびVSS供給回
路３６は、図２に示した外部電圧供給回路３に対応して
いる。

【００３１】DRAMには、外部から電源電圧VDD（例えば
2.5V）、接地電圧VSS、制御信号であるチップイネーブ
ル信号/CE1、CE2、および複数のアドレス信号AD、デー
タ入出力信号DQ、他の制御信号CNが供給されている。こ
のDRAMは、アドレスマルチプレクス方式を採用していな
いため、アドレス信号ADは、読み出し動作毎および書き
込み動作毎に一度に供給される。電源電圧VDDおよび接
地電圧VSSは、メモリコア３８の一部の回路を除いて、
ほとんどの回路に供給されている。なお、信号名の頭に
“/”が付く信号は、負論理の信号である。また、以降
の説明では、“アドレス信号AD”を“AD信号”のよう
に、信号名を略して称する場合がある。

【００３２】/CE1信号は、読み出し動作および書き込み
動作等を実行するときに低レベルにされ、DRAMを活性化
する信号である。CE2信号は、リセット信号として機能
し、低レベルの時にチップ本体２０の所定の内部回路非
活性化する信号である。VII起動回路１０は、内部電源
電圧VIIおよび接地電圧VSSを受け、起動信号STTVIIをチ
ップ本体２０に出力している。VII起動回路１０は、パ
ワーオン後に内部電源電圧VIIが所定の電圧になるまで
チップ本体２０をリセットしその誤動作を防止するため
の回路である。VDD起動回路１２は、電源電圧VDDおよび
接地電圧VSSを受け、起動信号STTCRXを出力している。V
DD起動回路１２は、パワーオン後に電源電圧VDDが所定
の電圧になるまでローパワーエントリ回路１４を非活性
化し、その誤動作を防止するための回路である。

【００３３】ローパワーエントリ回路１４は、起動信号
STTCRXおよびCE2信号を受け、ローパワー信号ULPを活性
化する回路である。コマンドデコーダ１６は、/CE1信号
および他の制御信号CNを受けてコマンドを解読し、解読
したコマンドを内部コマンド信号として周辺回路４０に
出力している。

【００３４】ローパスフィルタ２２は、電源電圧VDDを
受け、これに含まれるノイズを除去する機能を有してい
る。ノイズの除去された電源電圧VDDは、参照電圧発生
回路２４等に供給されている。低消費電力モードでは、
ローパスフィルタ２２内にあるスイッチがオフし、参照
電圧発生回路２４に電源電圧VDDが供給されなくなり、
電流の消費がなくなる。

【００３５】参照電圧発生回路２４は、電源電圧VDDを
受け、参照電圧VPREF（例えば1.5V）、VPRREFL（例えば
0.8V）、VPRREFH（例えば1.2V）およびVRFV（例えば2.0
V）を発生している。VDD供給回路２６は、低消費電力モ
ード時に、ブースト電圧VPPおよび内部電源電圧VIIを電
源電圧VDDにする回路である。

【００３６】昇圧回路２８は、参照電圧VPREFを受け、
ブースト電圧VPP（例えば3.7V）を発生し、メモリコア
３８に供給している。プリチャージ電圧発生回路３０
は、参照電圧VPRREFLおよび参照電圧VPRREFHを受け、メ
モリコア３８に供給するためのプリチャージ電圧VPR
（例えば1.0V）を発生ししている。

【００３７】内部電源電圧発生回路３２は、参照電圧VR
FVを受け、メモリコア３８および周辺回路４０に供給す
るための内部電源電圧VII（例えば2.0V）を発生してい
る。基板電圧発生回路３４は、参照電圧VRFVを受け、基
板およびメモリセルのpウエルに供給するための基板電
圧VBB（例えば-1.0V）を発生している。VSS供給回路３
６は、低消費電力モード時に、プリチャージ電圧VPRお
よび基板電圧VBBを接地電圧VSSにする回路である。

【００３８】図４は、昇圧回路２８およびプリチャージ
電圧発生回路３０の詳細を示している。昇圧回路２８
は、直列に接続された抵抗R1、R2と、差動増幅器２８ａ
と、ポンプ回路２８ｂと、nMOS２８ｃと、nMOS２８ｃの
ゲートを正御するスイッチ回路２８ｄとで構成されてい
る。抵抗R1の一端には、ブースト電圧VPPが供給され、
抵抗R2の一端には、nMOS２８ｃを介して接地電圧VSSが
供給されている。抵抗R1、R2の接続ノードからは、分圧
された電圧V1が生成されている。nMOS２８ｃは、低消費
電力モード時にスイッチ回路２８ｄからの電源電圧VDD
を受ける。差動増幅器２８ａは、例えば、カレントミラ
ー回路を電流源とするMOS差動増幅回路により形成され
ている。差動増幅器２８ａは、電圧V1が参照電圧VPREF
より低い場合に高レベルを出力する。ポンプ回路２８ｂ
は差動増幅器２８ａからの高レベルを受け、ポンピング
動作を開始する。このポンピング動作によりVPPが上昇
し、電圧V1が上昇する。電圧V1が参照電圧VPREFと一致
すると（すなわち1.5V）、差動増幅器２８ａの出力は、
低レベルになりポンピング動作が停止する。この動作を
繰り返すことでブースト電圧VPPが一定の電圧に保持さ
れる。

【００３９】プリチャージ電圧発生回路３０は、出力が
互いに接続された２つの差動増幅器３０ａ、３０ｂで構
成されている。差動増幅器３０ａには、参照電位VPRREF
Lとプリチャージ電圧VPRが供給されている。差動増幅器
３０ｂには、参照電位VPRREFHとプリチャージ電圧VPRが
供給されている。そして、これ等差動増幅器３０ａ、３
０ｂにより、参照電圧VPRREFL、VPRREFHの中間の値のプ
リチャージ電圧VPRが生成されている。

【００４０】図５は、内部電源電圧発生回路３２および
基板電圧発生回路３４の詳細を示している。内部電源電
圧発生回路３２は、負帰還型の差動増幅器３２ａと、補
償回路３２ｂと、nMOSからなるレギュレータ３２ｃと、
nMOS３２ｄと、nMOSのゲートを制御するスイッチ回路３
２ｅとで構成されている。差動増幅器３２ａは、参照電
圧VRFVおよび補償回路３２ｂで生成される電圧V2を受
け、ノードVGに所定の電圧を与える回路である。補償回
路３２ｂは、ダイオード接続されたnMOSおよび抵抗R3、
R4を、ノードVGと接地VSSとの間に直列に配置してい
る。電圧V2は、抵抗R3、R4の接続ノードに発生する電圧
である。レギュレータ３２ｃは、ゲートがノードVGに接
続され、ドレインが電源電圧VDDを受け、ソースが内部
電源電圧VIIを発生している。

【００４１】nMOS３２ｄは、ソースが接地され、ドレイ
ンがノードVGに接続されている。スイッチ回路３２ｅ
は、低消費電力モード時にnMOS３２ｄのゲートに電源電
圧VDDを与える回路である。nMOS３２ｄは、低消費電力
モード時にスイッチ回路３２ｅからの電源電圧VDDを受
け、ノードVGを接地レベルに固定する。この内部電源電
圧発生回路３２では、例えば、周囲温度の上昇により、
レギュレータ３２ｃの閾値が下がった際に、補償回路３
２ｂのnMOSの閾値がともに下がるため電圧V2が上昇す
る。差動増幅器３２ａは、電圧V2の上昇を受けてノード
VGの電圧を下げる。そして、nMOS３２ｃのソース・ドレ
イン間電流が一定にされ、内部電源電圧VIIは、一定に
なる。

【００４２】基板電圧発生回路３４は、発振回路３４ａ
とポンピング回路３４ｂとで構成されている。発振回路
３４ａは、制御信号VBBENの高レベルを受け、発振動作
を開始し、発振信号OSCを出力する回路である。ポンピ
ング回路３４ｂは、発振回路３４ａからの発振信号OSC
を受けて電荷の充放電を繰り返すキャパシタと、キャパ
シタの一端に接続され、ダイオード接続されたnMOSトラ
ンジスタとを有している。そして、アノードに接続され
たp形基板の電荷をポンピング動作で引き抜くことで基
板電圧VBBを下げている。基板電圧VBBを負にすること
で、基板効果によるメモリセルの閾値の変動の影響が小
さくなる等の効果が得られるので、メモリセルの特性が
向上する。

【００４３】図６は、メモリコア３８の要部の詳細を示
している。メモリコア３８は、メモリセルMC、nMOSスイ
ッチ４２ａ、４２ｂ、プリチャージ回路４４およびセン
スアンプ４６を備えている。メモリセルMCは、データ転
送用のnMOSとキャパシタとで構成されている。nMOSのゲ
ートには、ワード線WL0（またはWL1）が接続されてい
る。

【００４４】nMOSスイッチ４２ａ、４２ｂは、メモリセ
ルMC側のビット線BL（または/BL）と、センスアンプSA
側のビット線BL（または/BL）との接続を制御してい
る。nMOSスイッチ４２ａ、４２ｂのゲートには、制御信
号BTが供給されている。プリチャージ回路４４は、３つ
のnMOS４４ａ、４４ｂ、４４ｃで構成されている。nMOS
４４ａのソース・ドレインは、ビット線BL、/BLにそれ
ぞれ接続されている。nMOS４４ｂ、４４ｃのソース・ド
レインの一方は、それぞれビット線BL、/BLに接続さ
れ、他方には、プリチャージ電圧VPRが供給されてい
る。nMOS４４ａ、４４ｂ、４４ｃのゲートには、ビット
線制御信号BRSが供給されている。

【００４５】センスアンプ４６は、２つのCMOSインバー
タの入力と出力を互いに接続して構成されている。各CM
OSインバータの出力は、それぞれビット線/BL、BLに接
続されている。各CMOSインバータのpMOSのソースおよび
nMOSのソースは、電源線PSA、NSAにそれぞれ接続されて
いる。各電源線PSA、NSAは、スタンバイ時とセンスアン
プの非活性時にVPRレベルになり、ビット線の増幅時に
は、内部電源電圧VIIおよび接地電圧VSSにそれぞれ変化
する。

【００４６】図７は、上述した半導体記憶装置のパワー
オン、低消費電力モードへの移行（エントリ）、および
低消費電力モードからの解除（イグジット）の動作を示
している。まず、パワーオンにより電源電圧VDDが徐々
に上昇する（図７(a)）。図３に示したVDD起動回路１２
は、電源電圧VDDが所定の電圧になるまで、起動信号STT
CRXを非活性化（低レベル）している（図７(b)）。この
制御により、パワーオン時にローパワーエントリ回路１
４が誤動作してULP信号が活性化することが防止され
る。DRAMを制御する外部のコントローラ（CPU、メモリ
コントローラ等）は、CE2信号を電源電圧VDDが動作保証
電圧VDDmin.になってから所定の期間T0後に高レベルに
する（図７(c)）。

【００４７】この後、DRAMは、スタンバイ状態になり、
あるいは通常動作を実行する。外部のコントローラは、
DRAMを低消費電力モードに移行する際、CE2信号を低レ
ベルにする（図７(d)）。ローパワーエントリ回路１４
は、STTCRX信号の高レベル時にCE2信号の立ち下がりエ
ッジを受けて、ULP信号を活性化（高レベル）する（図
７(e)）。

【００４８】内部電圧発生回路１８のローパスフィルタ
２２は、ULP信号の高レベルを受けて、参照電圧発生回
路２４への電源電圧VDDの供給を停止し、代わりにVSS供
給回路３６からの接地電圧VSSを供給する。参照電圧発
生回路２４は、この接地電圧VSSを受けて、参照電圧VPR
EF、VPRREFL、VPRREFH、VRFVを接地レベルにする。図４
に示した昇圧回路２８のnMOS２８ｂ、および図５に示し
た内部電源電圧発生回路３２のnMOS３２ｄはオフにな
る。この結果、昇圧回路２８、プリチャージ電圧発生回
路３０、内部電源電圧発生回路３２、および基板電圧発
生回路３４が非活性化され、動作を停止する。このた
め、低消費電力モード時には、従来動作していた全ての
回路が停止する。したがって、低消費電力モード時の消
費電力は、従来に比べ大幅に低減される。

【００４９】これ等回路の非活性化により、ブースト電
圧VPP、プリチャージ電圧VPR、内部電源電圧VII、基板
電圧VBBの生成は停止される。しかし、ブースト電圧VPP
および内部電源電圧VIIは、VSS供給回路３６により電源
電圧VDDになり、基板電圧VBBおよびプリチャージ電圧VP
Rは、VSS供給回路３６により接地電圧VSSになる。した
がって、チップ本体２０の内部回路にリークパスが生じ
ることが防止される。

【００５０】外部のコントローラは、低消費電力モード
を解除する際、CE2信号を高レベルにする（図７(f)）。
ローパワーエントリ回路１４は、CE2信号の高レベルを
受けてULP信号を非活性化（低レベル）する（図７
(g)）。ローパスフィルタ２２は、ULP信号の非活性化を
受け、参照電圧発生回路２４に電源電圧VDDを供給す
る。VDD供給回路２６およびVSS供給回路３６は、ULP信
号の非活性化を受け、電源電圧VDDおよび接地電圧VSSの
供給を停止する。そして、昇圧回路２８、プリチャージ
電圧発生回路３０、内部電源電圧発生回路３２、および
基板電圧発生回路３４が再び活性化され、動作を開始す
る。

【００５１】ここで、DRAMは、CE2信号の高レベルから
時間T1後にアイドルモードになる。時間T1は、各内部電
圧VPP、VPR、VII、VBBが所定の電圧に安定するまでの時
間である。図８は、第１の実施形態の半導体記憶装置を
携帯電話に使用した例を示している。

【００５２】この携帯電話は回路基板上に本実施形態の
DRAM、およびCPU、フラッシュメモリを搭載している。C
PUは、DRAMおよびフラッシュメモリに対するデータの読
み書きを制御している。DRAMは、ワークメモリとして使
用され、フラッシュメモリは、携帯電話のオフ時および
待ち状態時のバックアップメモリとして使用されてい
る。

【００５３】図９は、図８に示した携帯電話の使用状態
を示している。この例では、携帯電話が待ち状態のとき
にDRAMは、CPUの制御により低消費電力モードになって
いる。このとき、DRAMの消費電力は、フラッシュメモリ
のスタンバイ時の消費電力と同程度である。この後、携
帯電話が待ち状態から通話状態になると、CPUは、図８
に示したCE2信号を高レベルにする。DRAMがアイドルモ
ードになった後、フラッシュメモリに保持されているデ
ータがDRAMに転送される（図９(a)）。そして、通話中
は、DRAMがワークメモリとして使用される。ここで、通
話状態とは、データの伝送を含んでいる。

【００５４】通話状態から待ち状態になると、DRAMのデ
ータのうち保持の必要データがフラッシュメモリに待避
される（図９(b)）。この後、CPUは、CE2信号を低レベ
ルにし、DRAMを低消費電力モードに移行させる。DRAM
は、低消費電力モードにリフレッシュ動作を行わないた
め、不要なデータは消失される。電源のオフ時には、必
要なデータは、フラッシュメモリに保持されている。

【００５５】このように、第１の実施形態のDRAMを携帯
電話のワークメモリに適用することで、携帯電話の待ち
状態時の消費電力は、大幅に低減される。なお、DRAMお
よびフラッシュメモリの制御は、CPUではなく、専用の
メモリコントローラ等を使用して行ってもよい。また、
データの転送は、待ち状態と通話状態の切り替え時に限
らず、通話中に必要に応じて行ってもよい。さらに、デ
ータのバックアップ用のメモリは、フラッシュメモリに
限らずSRAMでもよい。データを携帯電話の基地局等のサ
ーバに待避してもよい。

【００５６】図１０は、図８に示した携帯電話の制御状
態を示すフローチャートである。まず、ステップS1にお
いて、パワーオン時に低消費電力モードへ移行すること
が防止される。具体的には、図７に示したように、VDD
起動回路１２のSTTCRX信号の活性化タイミングにより誤
動作が防止される。

【００５７】次に、ステップS2において、CPUは、CE2信
号を低レベルにし、DRAMを低消費電力モードに移行させ
る。ステップS3において、携帯電話は、待ち状態にな
る。次に、ステップS4において、CPUは、電源がオフさ
れたかどうかを検出する。電源がオフされたときには、
制御が終了する。電源がオフされないときには、制御は
ステップS5に移行する。

【００５８】ステップS5において、CPUは、通話状態に
なるまで待ち状態を繰り返す。通話状態になった場合、
制御は、ステップS6に移行される。ステップS6におい
て、CPUは、CE2信号を高レベルにし、DRAMを低消費電力
モードからアイドルモードに移行させる。そして、図３
に示した各電源回路２８、３０、３２、３４が再起動さ
れる。

【００５９】次に、ステップS7において、CPUは、フラ
ッシュメモリ（Flash）に保持されているデータをDRAM
に転送（復帰）する。次に、ステップS8において、通話
あるいはデータ伝送が行われる。ステップS9において、
CPUは、待ち状態になったかどうかを検出する。待ち状
態にならないときに、制御は再びステップS7に移行す
る、待ち状態になったときに、制御はステップS10に移
行する。

【００６０】ステップS10において、CPUは、DRAMのデー
タのうち保持が必要データをフラッシュメモリに転送
（待避）する。そして、制御は再びステップS2に移行さ
れ、携帯電話は、再び待ち状態になる。DRAMは低消費電
力モードになる。以上、本発明の半導体記憶装置および
その制御方法では、低消費電力モード時に、昇圧回路２
８、プリチャージ電圧発生回路３０、内部電源電圧発生
回路３２、および基板電圧発生回路３４の動作を停止し
た。このため、低消費電力モード時の消費電力を従来に
比べ大幅に低減できる。

【００６１】低消費電力モード時に、ブースト電圧VP
P、内部電源電圧VII、および基板電圧VBB、プリチャー
ジ電圧VPRを、それぞれ電源電圧VDDおよび接地電圧VSS
にした。このため、チップ本体２０の内部回路にリーク
パスが生じることを防止でき、消費電力を低減できる。
従来より存在するCE2信号を利用してDRAMを低消費電力
モードに移行した。このため、外部端子の種類および数
を従来と同一にできる。したがって、DRAMを使用するユ
ーザは、低消費電力モードの追加により、回路基板の大
幅な変更を行う必要はない。

【００６２】パワーオン時に、VDD起動回路１２は、電
源電圧VDDが所定の電圧になるまで、起動信号STTCRXを
非活性化（低レベル）した。このため、パワーオン時に
ローパワーエントリ回路１４が誤動作してULP信号が活
性化し、DRAMが低消費電力モードに移行することを防止
できる。パワーオン時に、CE2信号を電源電圧VDDが動作
保証電圧VDDmin.になってから所定の期間T0後に高レベ
ルにする仕様とした。このため、パワーオン時に誤って
低消費電力モードに移行することを防止できる。

【００６３】したがって、本発明のDRAMを携帯電話のワ
ークメモリに適用することで、携帯電話の待ち状態時の
消費電力を大幅に低減できる。また、誤動作を防止でき
る。図１１は、本発明の半導体記憶装置およびその制御
方法の第２の実施形態を示している。この実施形態は、
請求項４および請求項１５に対応している。なお、第１
の実施形態で説明した回路と同一の回路については、同
一の符号を付し、これ等については、詳細な説明を省略
する。

【００６４】この実施形態では、ローパワーエントリ回
路５０には、/CE1信号およびCE2信号が供給されてい
る。コマンドデコーダ５２には、/CE1信号、CE2信号お
よび他の制御信号CNが供給されている。それ以外の構成
は、上述した第１の実施形態と同一である。

【００６５】図１２は、ローパワーエントリ回路５０の
詳細を示している。ローパワーエントリ回路５０は、タ
イミング調整回路５４ａ、５４ｂと、レベルシフタ５６
と、RSフリップフロップ５８と、組み合わせ回路６０と
を有している。タイミング調整回路５４ａは、一方の入
力に遅延回路５４ｃを接続した２入力NORゲートと、一
方の入力に遅延回路５４ｃを接続した２入力NANDゲート
とを複数縦続に接続して形成されている。各遅延回路５
４ｃは、縦属接続された偶数個のインバータの間にMOS
容量を配置している。タイミング調整回路５４ａは、チ
ップイネーブル信号CE2Zの立ち下がりエッジを約100ns
遅らせてノードND1に出力する機能を有している。CE2Z
信号は、外部から供給されたCE2信号を入力バッファ
（図示せず）で受けた信号である。

【００６６】タイミング調整回路５４ｂは、タイミング
調整回路５４ａと同一の回路である。タイミング調整回
路５４ｂは、ノードND3に伝達される信号の立ち下がり
エッジを約100ns遅らせる機能を有している。レベルシ
フタ５６は、直列に接続されたpMOSおよびnMOSを２組有
している。各nMOSのゲートは、ロウアドレスストローブ
信号RASXの反転信号および同相の信号をそれぞれ受けて
いる。RASX信号の反転信号および同相の信号を生成する
インバータには、内部電源電圧VIIおよび接地電圧VSSが
供給されている。RASX信号は、ワード線を活性化すると
きに低レベルになる制御信号である。pMOSのゲートに
は、対向するpMOSのドレインがそれぞれ接続されてお
り、RASX信号の正論理をゲートで受けるnMOSのドレイン
（出力ノード）は、RSフリップフロップ５８に接続され
ている。各pMOSのソースには、電源電圧VDDが供給さ
れ、各nMOSのソースには、接地電圧VSSが供給されてい
る。

【００６７】RSフリップフロップ５８は、２つの２入力
NORゲートで構成されている。出力ノードND2に対応する
一方の入力には、起動信号STTCRXが供給され、他方の入
力には、レベルシフタ５６の出力信号が供給されてい
る。

【００６８】組み合わせ回路６０は、ノードND1、ND2、
およびチップイネーブル信号CE1Xの低レベルを受けて、
出力ノードND3を低レベルにする回路である。CE1X信号
は、外部から供給された/CE1信号を入力バッファ（図示
せず）で受けた信号であり、負論理の信号である。そし
てタイミング調整回路５４ｂは、ノードND3の低レベル
を受けて約100ns後にインバータを介してULP信号を活性
化（高レベル）している。

【００６９】図１３は、ローパワーエントリ回路５０の
動作を示している。まず、パワーオン時にSTTCRX信号が
低レベルになり、/CE1信号の電圧が電源電圧VDDに追従
して上昇される。このようにすることで、誤動作が防止
される。パワーオンから所定時間後にSTTCRXが高レベル
になる（図１３(a)）。この後、DRAMを制御する外部の
コントローラは、CE2信号を高レベルにする（図１３
(b)）。ここまでのタイミングは、第１の実施形態と同
一である。CE2Z信号の高レベルにより、図１２に示した
ノードND1は高レベルになる（図１３(c)）。

【００７０】この後、イニシャルサイクルが実行され、
RASX信号が低レベルになる（図１３(d)）。RSフリップ
フロップ５８は、RASX信号の低レベルを受けて、ノード
ND2を高レベルにする（図１３(e)）。この後、図１１に
示した内部電圧発生回路１８の動作が開始される。次
に、低消費電力モードに移行するためのエントリコマン
ドが供給される。この実施形態では、CE2信号を低レベ
ルにした後、所定時間後に/CE1信号を低レベルにするこ
とで、DRAMは低消費電力モードに移行する。

【００７１】タイミング調整回路５４ａは、CE2Z信号の
低レベルを受け、約100ns後にノードND1を低レベルにす
る（図１３(f)）。CE2Z信号の立ち下がりエッジから、1
00ns以上後にCE1X信号が低レベルにされる（図１３
(g)）。図１２に示した組み合わせ回路６０は、CE1Z信
号の低レベルおよびノードND1の低レベルを受けて、ノ
ードND3を低レベルにする（図１３(h)）。タイミング調
整回路５４ｂは、ノードND3の低レベルを受け、約100ns
後にインバータを介してULP信号を高レベルにする（図
１３(i)）。そして、DRAMは、低消費電力モードにな
る。

【００７２】このように、DRAMは、コマンド入力によ
り、低消費電力モードに移行する。このとき、図１２に
示したレベルシフタ５６のインバータには、内部電源電
圧VIIの代わりに電源電圧VDDが供給される。このため、
レベルシフタ５６は、nMOSのゲートが確実にオフするこ
とで、リークパスの発生が防止される。また、低消費電
力モードから解除する際は、まず、CE1X信号が高レベル
にされる（図１３(j)）。組み合わせ回路６０は、CE1X
の高レベルを受け、ノードND3を高レベルになり（図１
３(k)）、ULP信号が低レベルになる（図１３(l)）。CE1
X信号の立ち上がりエッジから、200μs後にCE2Z信号が
高レベルにされる（図１３(m)）。CE2Z信号が高レベル
により、ノードND1が高レベルになる。この200μsの期
間に内部電圧発生回路１８が活性化され、各内部電圧VP
P、VPR、VII、VBBが所定の電圧に安定する。

【００７３】なお、内部電圧発生回路１８の活性化動
作、非活性化動作は、第１の実施形態と同様に行われ
る。すなわち、本実施形態における各回路の制御は、低
消費電力モードのエントリ、イグジットがコマンド入力
で行われることを除き、第１の実施形態と同一である。
この実施形態においても、上述した第１の実施形態と同
様の効果を得ることができる。さらに、この実施形態で
は、/CE1信号およびCE2信号を使用したコマンド入力に
より、DRAMを低消費電力モードに移行でき、低消費電力
モードを解除できる。

【００７４】図１４は、本発明の半導体記憶装置の第３
の実施形態を示している。この実施形態は、請求項５に
対応している。なお、第１および第２の実施形態で説明
した回路と同一の回路については、同一の符号を付し、
これ等については、詳細な説明を省略する。この実施形
態では、ローパワーエントリ回路６２に、低消費電力モ
ード信号/LPが供給されている。低消費電力モード信号/
LPは、DRAMを低消費電力モードに移行するための専用信
号である。ローパワーエントリ回路６２は、/LP信号の
立ち下がりエッジを検出してDRAMを低消費電力モードに
移行する。コマンドデコーダ５２には、/CE1信号、CE2
信号および他の制御信号CNが供給されている。それ以外
の構成は、上述した第１の実施形態と同一である。

【００７５】この実施形態のDRAMのパワーオン時および
低消費電力モードへのエントリ時、イグジット時の動作
タイミングは、図７に示したタイミング図において、CE
2信号を/LP信号に置き換えた場合と同一である。この実
施形態においても、上述した第１の実施形態と同様の効
果を得ることができる。さらに、この実施形態では、専
用の低消費電力モード信号/LPにより、確実にDRAMを低
消費電力モードの移行・解除を行うことができる。

【００７６】図１５および図１６は、本発明の半導体記
憶装置の第４の実施形態におけるVII起動回路を示して
いる。この実施形態は、請求項６および請求項１６に対
応している。なお、第１の実施形態で説明した回路と同
一の回路については、同一の符号を付し、これ等につい
ては、詳細な説明を省略する。この実施形態では、図３
（第１の実施形態）のVII起動回路１０の代わりにVII起
動回路７０が、形成されている。その以外の構成は、図
３と同一である。すなわち、この実施形態のDRAMは、図
７に示したように、/CE1信号の高レベル期間に、CE2信
号を低レベルに変化させることで低消費電力モードに移
行し、低消費電力モード中に、CE2信号を高レベルに変
化させることで低消費電力モードから解除される。

【００７７】VII起動回路７０は、図１５に示す解除検
出回路７２と、図１６に示すレベル検出回路７４および
パワーオン回路７６とを有している。図１５および図１
６において、論理回路には、電源電圧を示したものを除
き電源電圧VDDが供給されている。解除検出回路７２
は、検出回路７２ａと、レベルシフタ７２ｂと、フリッ
プフロップ７２ｃとを有している。検出回路７２ａは、
図３に示したローパワー信号ULPを受け、このULP信号の
立ち下がりエッジに同期して低レベルのパルスLPLSを出
力する。レベルシフタ７２ｂは、ロウアドレスストロー
ブ信号RASZの高レベル電圧（内部電源電圧VII）を外部
電源電圧VDDに変換し、論理を反転させたロウアドレス
ストローブ信号RASX1を出力する。レベルシフタ７２ｂ
は、図１２に示したレベルシフタ５６と同一の回路であ
る。フリップフロップ７２ｃは、検出回路７２ａからの
低パルスを受けたとき、解除信号RELを高レベルにし、
レベルシフタ７２ｂからの低レベル（RASZ=高レベル）
を受けたとき、解除信号RELを低レベルにする。

【００７８】図１６において、レベル検出回路７４は、
カレントミラー回路を含む差動増幅回路７４ａと、奇数
個のインバータを含み差動増幅回路７４ａの出力を受け
るインバータ列７４ｂとを有している。差動増幅回路７
４ａは、解除信号RELの高レベル時に活性化され、内部
電源電圧VIIと参照電圧VREFとを比較し、比較結果をイ
ンバータ列７４ｂに出力する。ここで、内部電源電圧VI
Iの生成回路は、外部から供給される電源電圧VDDの変動
に依存せず、一定の値の内部電源電圧VIIを生成する。
一方、参照電圧VREFは、電源電圧VDDに依存して変化す
る。

【００７９】差動増幅回路７４ａからの出力電圧は、内
部電源電圧VIIが参照電圧VREFより低いときに低くな
る。差動増幅回路７４ａは、参照電圧VREFの微変動に差
動増幅回路７４ａが応答することを防止するため、参照
電圧VREFを受けるMOS容量７４ｃを有している。また、
差動増幅回路７４ａの動作中に、接地線に流れる電流を
制限し、消費電力を低減するために、参照電圧VREFを受
けるnMOS７４ｄが、接地線への経路に配置されている。
nMOS７４ｄは、高抵抗として作用する。インバータ列７
４ｂの初段のインバータ７４ｅは、入力信号の論理閾値
を差動増幅回路７４ａの出力に合わせるために、nMOSを
直列に接続している。

【００８０】パワーオン回路７６は、DRAMに電源電圧が
供給されてから所定の期間、起動信号STTを高レベルに
する。OR回路７８は、高レベルの起動信号STTPZ、また
は高レベルのSTTを受けたとき、高レベルの起動信号STT
VII（リセット信号）を出力する。起動信号STTVIIは、
図３と同様に、チップ本体２０に供給され、所定の内部
回路を初期化する。

【００８１】図１７は、上述したDRAMの低消費電力モー
ドへの移行（エントリ）、および低消費電力モードから
の解除（イグジット）の動作を示している。まず、CE2
信号が低レベルにされると、図３に示したローパワーエ
ントリ回路１４により、DRAMは低消費電力モードに移行
し、内部電源電圧VIIの生成回路は、動作を停止する。
内部電源電圧VII（例えば通常動作時に2.0V）は、電源
電圧VDD（例えば2.5V）になり（図１７(a)）、ULP信号
は、高レベルになる（図１７(b)）。

【００８２】この後、CE2信号（図示せず）が高レベル
にされると、DRAMが低消費電力モードから解除され、UL
P信号は低レベルになる（図１７(c)）。すなわち、低消
費電力モード中に受けたCE2信号の状態に応じて、DRAM
は低消費電力モードから解除される。低消費電力モード
の解除は、図３に示したローパワーエントリ回路１４の
制御により行われる。

【００８３】図１５の検出回路７２ａは、ULP信号の立
ち下がりエッジを受けてLPLS信号を低レベル（パルス）
にする（図１７(d)）。図１５のフリップフロップ７２
ｃは、低レベルのLPLS信号を受けて、REL信号を高レベ
ルにする（図１７(e)）。一方、低消費電力モードから
の解除により、内部電源電圧VIIの電源線と電源電圧VDD
の電源線との接続が解除され、同時に、内部電源電圧VI
Iの生成回路が動作を開始する。生成回路が動作を開始
してからしばらくの間、内部電源電圧VIIは、低下する
（図１７(f)）。図１６の差動増幅回路７４ａは、内部
電源電圧VIIが参照電圧VREF（例えば1.25V）より低いと
き、インバータ列７４ｂに低レベルを出力する。インバ
ータ列７４ｂは、差動増幅回路７４ａからの低レベルを
受けて、高レベルのSTTPZ信号を出力する（図１７
(g)）。OR回路７８は、高レベルのSTTPZ信号を受けて起
動信号STTVIIを高レベルにする。起動信号STTVIIは、リ
セット信号として作用し、図３に示したチップ本体２０
の所定の内部回路が初期化される。

【００８４】低消費電力モードから解除された後、DRAM
に動作コマンドが供給されることで、RASZ信号は高レベ
ルにされ（図１７(h)）、REL信号は低レベルにされる
（図１７(i)）。REL信号の低レベルにより、差動増幅回
路７４ａは非活性化される。このように、内部電源電圧
VIIが所定の電圧（参照電圧VREF）より低く、内電源電
圧VIIが供給される内部回路の動作が保証できないとき
に、内部回路を初期化しておくことで、低消費電力モー
ドからの解除時に、内部回路の誤動作が防止される。

【００８５】以上、この実施形態では、低消費電力モー
ド中に受けたCE2信号の状態が、低消費電力モードの解
除を求めているときに、低消費電力モードを解除した。
したがって、外部からの制御信号により、チップを容易
に低消費電力モードから解除できる。低消費電力モード
の解除時に、内部電源電圧VIIが参照電圧VREFより低い
期間、内部回路を初期化するためのリセット信号である
起動信号STTVIIを活性化した。このため、低消費電力モ
ードから通常の動作モードに移行する際に、内部回路を
確実にリセットすることができ、内部回路の誤動作を防
止できる。

【００８６】１つの制御信号（CE2信号）だけで、チッ
プを低消費電力モードに移行し、チップを低消費電力モ
ードから解除できる。図１８は、本発明の半導体記憶装
置の第５の実施形態におけるレベル検出回路８０を示し
ている。この実施形態は、請求項６、請求項８、および
請求項１６に対応している。なお、第１および第４の実
施形態で説明した回路と同一の回路については、同一の
符号を付し、これ等については、詳細な説明を省略す
る。

【００８７】この実施形態では、上述した第４の実施形
態のレベル検出回路７４の代わりにレベル検出回路８０
が形成されている。その以外の構成は、第４の実施形態
と同一である。レベル検出回路８０は、内部電源電圧VI
Iと参照電圧VREFとを比較する差動増幅回路８０ａ、偶
数個のインバータを含むインバータ列８０ｂと、ワード
線（図示せず）の昇圧電圧VPPと外部からの電源電圧VDD
とを比較する差動増幅回路８０ｃ、偶数個のインバータ
を含むインバータ列８０ｄと、NANDゲート８０ｅとを有
している。昇圧電圧VPPは、チップ内部に形成された昇
圧回路により生成される。差動増幅回路８０ａ、８０ｃ
は、図１６の差動増幅回路７４ａと同一であり、高レベ
ルのREL信号を受けて活性化される。インバータ列８０
ｂ、８０ｄは、図１６のインバータ列７４ｂの初段のイ
ンバータと次段のインバータとで構成されている。イン
バータ列８０ｂは、差動増幅回路８０ａの出力を受け、
受けた論理レベルを起動信号STT1XとしてNANDゲート８
０ｅに出力している。インバータ列８０ｄは、差動増幅
回路８０ｃの出力を受け、受けた論理レベルを起動信号
STT2XとしてNANDゲート８０ｅに出力している。NANDゲ
ート８０ｅは、負論理のOR回路として動作し、起動信号
STTPZを出力している。

【００８８】図１９は、上述したDRAMの低消費電力モー
ドへの移行（エントリ）、および低消費電力モードから
の解除（イグジット）の動作を示している。まず、CE2
信号が低レベルにされ、DRAMが低消費電力モードに移行
すると、内部電源電圧VIIの生成回路および昇圧電圧VPP
の生成回路は、動作を停止する。内部電源電圧VII（例
えば通常動作時に2.0V）および昇圧電圧VPP（例えば通
常動作時に3.7V）は、電源電圧VDD（例えば2.5V）にな
る（図１９(a)）。ULP信号は、高レベルになる（図１９
(b)）。

【００８９】この後、CE2信号が高レベルにされると、D
RAMが低消費電力モードから解除され、ULP信号は低レベ
ルになる（図１９(c)）。そして、図１７と同様に、LPL
S信号が低レベル（パルス）にされ（図１９(d)）、REL
信号が高レベルにされる（図１９(e)）。一方、低消費
電力モードからの解除により、内部電源電圧VIIの電源
線と電源電圧VDDの電源線との接続が解除され、内部電
源電圧VIIの生成回路が動作を開始する。生成回路が動
作を開始してからしばらくの間、内部電源電圧VIIは、
低下する（図１９(f)）。内部電源電圧VIIが参照電圧VR
EF（例えば1.25V）より低い期間、低レベルのSTT1X信号
が出力される（図１９(g)）。同様に、昇圧電圧VPPの電
源線と電源電圧VDDの電源線との接続が解除され、昇圧
電圧VPPの生成回路が動作を開始する。生成回路が動作
を開始してからしばらくの間、昇圧電圧VPPは、低下す
る（図１９(h)）。昇圧電圧VPPが電源電圧VDDより低い
期間、低レベルのSTT2X信号が出力される（図１９
(i)）。

【００９０】図１８のNANDゲート８０ｅは、STT1X信号
またはSTT2X信号が低レベルの期間、高レベルのSTTPZ信
号を出力する（図１９(j)）。STTPZ信号が高レベルの期
間、起動信号STTVII（図１６）が高レベルにされる。起
動信号STTVIIは、リセット信号として作用し、図３に示
したチップ本体２０の所定の内部回路を初期化する。低
消費電力モードから解除された後、DRAMが動作すること
で、図１７と同様にRASZ信号は高レベルにされ（図１９
(k)）、REL信号は低レベルにされる（図１９(l)）。REL
信号の低レベルにより、差動増幅回路８０ａ、８０ｃは
非活性化される。

【００９１】この実施形態においても、上述した第４の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、低消費電力モードの解除時に、内部で
生成される昇圧電圧VPPが外部からの電源電圧VDDより低
い期間、内部回路を初期化するための起動信号STTVIIを
活性化した。より具体的には、低消費電力モードの解除
時に、内部電源電圧VIIおよび内部で生成される昇圧電
圧VPPの少なくとも一方が、それぞれ参照電圧VREFおよ
び電源電圧VDDより低い期間、内部回路を初期化するた
めの起動信号STTVIIを活性化した。このため、低消費電
力モードから通常の動作モードに移行する際に、内部回
路をさらに確実にリセットすることができ、内部回路の
誤動作を防止できる。

【００９２】図２０は、本発明の半導体記憶装置の第６
の実施形態における起動信号生成回路を示している。こ
の実施形態は、請求項６、請求項９、および請求項１６
に対応している。なお、第１および第４の実施形態で説
明した回路と同一の回路については、同一の符号を付
し、これ等については、詳細な説明を省略する。この実
施形態のDRAMは、第４の実施形態の解除検出回路７２お
よびレベル検出回路７２の代わりに、起動信号生成回路
８２が形成されている。その以外の構成は、図３（第１
の実施形態）と同一である。

【００９３】起動信号生成回路８２は、CE2信号の反転
信号であるCE2X信号（内部信号）を受けるCMOSインバー
タ８２ａと、CMOSインバータの出力に接続されたMOS容
量８２ｂと、CMOSインバータの出力および参照電圧VREF
を受ける差動増幅回路８２ｃとで構成されている。差動
増幅回路８２ｃは、カレントミラー回路を有しており、
ノードND4の電圧が参照電圧VREFより低いときに、起動
信号STTPZを高レベルにする。

【００９４】CMOSインバータ８２ａのpMOSは、チャネル
長を長くしてオン抵抗が高くされている。そして、CMOS
インバータ８２ａのpMOSとMOS容量８２ｂとでＣＲ時定
数回路が構成されている。トランジスタのオン抵抗を利
用してＣＲ時定数回路を構成することで、拡散抵抗を利
用した場合に比べレイアウト面積を小さくできる。図２
１は、上述したDRAMの低消費電力モードへの移行（エン
トリ）、および低消費電力モードからの解除（イグジッ
ト）の動作を示している。

【００９５】まず、CE2信号が低レベルにされると、CE2
X信号が高レベルになり、DRAMが低消費電力モードに移
行する。内部電源電圧VIIの生成回路および昇圧電圧VPP
の生成回路は、動作を停止する。図２０のCMOSインバー
タ８２ａは、高レベルのCE2X信号を受け、nMOSをオン
し、ノードND4を低レベルにする（図２１(a)）。差動増
幅回路８２ｃは、ノードND4の電圧が参照電圧VREFより
低いときに、STTPZ信号を高レベルにする（図２１
(b)）。

【００９６】この後、/CE2信号が高レベルにされ、CE2X
信号が低レベルにされると、DRAMが低消費電力モードか
ら解除される（図２１(c)）。図２０のCMOSインバータ
８２は、低レベルのCE2X信号を受け、pMOSをオンし、ノ
ードND4を高レベルにする（図２１(d)）。このとき、pM
OSのオン抵抗とCMOS容量による時定数に応じて、ノード
ND4の電圧は、徐々に上昇する。差動増幅回路８２ｃ
は、ノードND4の電圧が参照電圧VREFより高くなったと
きに、STTPZ信号を低レベルにする（図２１(e)）。

【００９７】この結果、低消費電力モードの解除から期
間T2の間、STTPZ信号（リセット信号）は活性化（高レ
ベル）され、内部回路は初期化される。期間T2は、低消
費電力モードの解除後に、内部電源電圧VIIが所定の電
圧より低く、内電源電圧VIIが供給される内部回路の動
作が保証できない期間に対応して設定される。すなわ
ち、起動信号生成回路８２は、期間T2を生成するタイマ
として動作する。

【００９８】この実施形態においても、上述した第４の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、低消費電力モードの解除時に、起動信
号生成回路８２をタイマとして動作させてSTTPZ信号を
生成し、低消費電力モードの解除後に期間T2の間、内部
回路を初期化した。このため、低消費電力モードから通
常の動作モードに移行する際に、内部回路を確実にリセ
ットすることができ、内部回路の誤動作を防止できる。

【００９９】起動信号生成回路８２を、ＣＲ時定数回路
として動作させたので、期間T2を、ＣＲ時定数回路に伝
搬される信号の伝搬遅延時間に基づいて設定することが
できる。このため、内部回路のリセット期間を簡易な回
路で設定できる。pMOSのオン抵抗を利用してＣＲ時定数
回路を形成したため、起動信号生成回路８２のレイアウ
ト面積を小さくできる。

【０１００】図２２は、本発明の半導体記憶装置および
その制御方法の第７の実施形態を示している。この実施
形態は、請求項１０ないし請求項１３、請求項１７ない
し請求項２０に対応している。なお、第１の実施形態で
説明した回路と同一の回路については、同一の符号を付
し、これ等については、詳細な説明を省略する。この実
施形態では、DRAMは、VII起動回路１０、VDD起動回路１
２、ローパワーエントリ回路８４、コマンドデコーダ１
６、内部電圧発生回路８６、およびチップ本体８８を備
えている。内部電圧発生回路８６は、ローパスフィルタ
２２、参照電圧発生回路２４、VPP検出回路９０、昇圧
回路９２、プリチャージ電圧発生回路９４、内部電源電
圧発生回路９６、VBB検出回路９８、および基板電圧発
生回路１００を有している。チップ本体８８は、メモリ
コア３８、周辺回路４０、分周回路１０２、および発振
回路１０４を有している。分周回路１０２および発振回
路１０４は、セルフリフレッシュモード時に自動的にリ
フレッシュ動作を実行するためのタイミング信号を生成
する制御回路である。

【０１０１】図２３は、参照電圧発生回路２４の詳細を
示している。参照電圧発生回路２４は、参照電圧VREFを
生成する基準電圧発生回路２４ａ、pMOSからなるスター
タ回路２４ｂ、差動増幅器２４ｃ、およびレギュレータ
２４ｄを有している。基準電圧発生回路２４ａは、pMOS
で構成されるカレントミラー回路、カレントミラー回路
と直列にそれぞれ接続された２つのnMOS、および一方の
nMOSのソースと接地線VSSとの間に接続された抵抗を有
している。基準電圧発生回路２４ａの出力は、一方のnM
OSのゲートおよび他方のnMOSのドレインに接続されてお
り、このノードから参照電圧VREFが発生している。他方
のnMOSのゲートは、一方のnMOSのソースに接続されてい
る。

【０１０２】スタータ回路２４ｂは、パワーオン後に起
動信号STTCRXが活性化されている期間、参照電圧VREFを
高レベルにする。差動増幅器２４ｃは、pMOSで構成され
たカレントミラー部、nMOSで構成された差動入力部、お
よびゲートに参照電圧VREFが供給され、差動入力部を接
地線VSSに接続するnMOSを有している。差動入力部の一
方のnMOSのゲートには、基準電圧VREFが供給され、他方
のnMOSのゲートには、参照電圧VRFVが供給されている。

【０１０３】レギュレータ２４ｄは、電源線VDDと接地
線VSSの間に、pMOSと５つの抵抗を直列に接続して構成
されている。各素子の接続ノードからは、それぞれ参照
電圧VRFV、VPREF、VPRREFL、VPRREFHが出力されてい
る。接地線VSSに接続された抵抗の両端には、ローパワ
ー信号NAPXで制御されたnMOSのソースおよびドレインが
接続されている。接地線VSSに接続された抵抗は、ロー
パワー信号NAPXが活性化（低レベル）されたときバイパ
スされる。このため、低消費電力モード中に、参照電圧
VRFV、VPREF、VPRREFL、VPRREFHのレベルは低下する。

【０１０４】図２４は、内部電源電圧発生回路９６の詳
細を示している。内部電源電圧発生回路９６は、図５に
示した第１の実施形態のVII内部電源電圧発生回路３２
からスイッチ回路３２ｅおよびnMOS３２ｄを削除し、安
定化容量９６ａ、スイッチ９６ｂ、およびnMOS９６ｃを
追加して形成されている。安定化容量９６ａは、内部電
源線VIIに供給される電荷の一部を蓄え、電源ノイズ等
による電源電圧VIIの変動を小さくする。スイッチ９６
ｂは、例えば、CMOS伝達ゲートで形成されている。内部
電源線VIIと接地線VSSとの間に配置されたnMOS９６ｃの
ゲートは、インバータを介してローパワー信号NAPXの反
転論理が入力されている。

【０１０５】スイッチ９６ｂは、ローパワー信号NAPXの
活性化時にオフされ、レギュレータ３２ｃと内部回路と
の接続を遮断する。このとき、nMOS９６ｃはオフし、内
部電源線VIIは、接地電圧（０Ｖ）になる。内部回路に
電源電圧VIIが供給されないため、低消費電力モード中
に内部回路のトランジスタ等のリーク電流は発生しな
い。すなわち、内部回路の消費電力をゼロにできる。こ
の時、レギュレータ３２ｃと安定化容量９６ａとの接続
は維持されており、安定化容量９６ａは、通常動作時と
同様に電荷を蓄えられる。

【０１０６】低消費電力モードの解除後、ローパワー信
号NAPXの非活性化により、スイッチ９６ｂがオンし、同
時にnMOS９６ｃがオフし、レギュレータ３２ｃと内部回
路とが接続される。このとき、レギュレータ３２ｃから
与えられる電荷の他に、安定化容量に蓄えられた電荷
が、内部電源線VIIに供給され、内部電源電圧VIIが上昇
し、内部回路に供給される。この結果、内部回路は、低
消費電力モードの解除後すぐに動作できる。

【０１０７】図２５は、昇圧回路９２、VPP検出回路９
０、基板電圧発生回路１００、およびVBB検出回路９８
を示している。昇圧回路９２は、昇圧イネーブル信号VP
PENの活性化により動作する発振回路１０６、および複
数のユニット１０８、１１０を有している。ユニット１
０８は、発振回路１０６からのパルス信号PLS1〜PLS6を
受け、ローパワー信号NAPXの活性化時にブースト電圧VP
Pを生成する。ユニット１１０は、ローパワー信号NAPX
にかかわらず、発振回路１０６からのパルス信号PLS1〜
PLS6を受けたとき常にブースト電圧VPPを生成する。ロ
ーパワー信号NAPXの活性化に基づいてユニット１０８が
動作を停止することで、低消費電力モード時に昇圧回路
９２の消費電力が下がる。後述するように、低消費電力
モード中、リフレッシュ動作は実行されないため、昇圧
回路９２の駆動能力は低下しても問題ない。動作モード
にかかわらず常時動作させるユニット１１０の数は、低
消費電力モードからの復帰後、通常動作またはリフレッ
シュ動作を実行するまで時間（製品仕様）に応じて決め
られる。

【０１０８】基板電圧発生回路１００は、基板電圧検知
信号VBBDETの活性化およびローパワー信号NAPXの非活性
化により動作する複数のユニット１１２、および基板電
圧検知信号VBBDETの活性化により動作する複数のユニッ
ト１１４を有している。ローパワー信号NAPXの活性化に
基づいてユニット１１２が動作を停止することで、低消
費電力モード中に基板電圧発生回路１００の消費電力が
下がる。動作モードにかかわらず常時動作させるユニッ
ト１１４の数は、低消費電力モードからの復帰後、通常
動作またはリフレッシュ動作を実行するまで時間（製品
仕様）に応じて決められる。

【０１０９】図２６は、昇圧回路９２のユニット１０８
の詳細を示している。ユニット１０８は、nMOSからなる
４つのキャパシタ１０８ａ、１０８ｂ、１０８ｃ、１０
８ｄ、およびスイッチとして動作するpMOS１０８ｅ、１
０８ｆを有している。キャパシタ１０８ａ、１０８ｂ、
１０８ｃ、１０８ｄの一端は、ローパワー信号NAPXの非
活性化時に、それぞれパルス信号PLS1、PLS2、PLS3、PL
S4の反転論理を受ける。キャパシタ１０８ａ〜１０８ｄ
の他端は、ダイオード接続された複数のnMOSを介して電
源線VDDに接続されている。pMOS１０８ｅ、１０８ｆの
ゲートは、ローパワー信号NAPPXの非活性化時に、論理
ゲートを介してそれぞれパルス信号PLS5、PLS6を受け
る。

【０１１０】パルス信号PLS1、PLS2、PLS5と、パルス信
号PLS3、PLS4、PLS6とは互いに逆相である。ローパワー
信号NAPXおよびパルス信号PLS5、PLS6の高レベル電圧
は、pMOS１０８ｅ、１０８ｆは、確実にオフするために
ブースト電圧VPPと同一にされている。キャパシタ１０
８ａ、１０８ｂおよび１０８ｃ、１０８ｄは、入力され
たパルス信号PLS1、PLS2、PLS3、PLS4に応じて交互に充
放電される。pMOS１０８ｅ、１０８ｆは、キャパシタ１
０８ａ、１０８ｂ、キャパシタ１０８ｃ、１０８ｄのポ
ンピング動作に同期して交互にオンする。そして、この
ポンピング動作により、電源電圧VDDがブースト電圧VPP
に昇圧される。ユニット１０８は、ローパワー信号NAPX
の活性化時に動作を停止する。

【０１１１】図２７は、昇圧回路９２のユニット１１０
の詳細を示している。ユニット１１０は、ユニット１０
８からローパワー信号NAPX、NAPPXの論理を除いた回路
である。すなわち、ユニット１１０は、電源オンの後、
常に動作し、ブースト電圧VPPを生成する。図２８は、V
PP検出回路９０の詳細を示している。

【０１１２】VPP検出回路９０は、差動増幅回路９０ａ
およびこの差動増幅回路９０ａの一方の入力に電圧を与
える電圧発生回路９０ｂを有している。差動増幅回路９
０ａは、pMOSで構成されたカレントミラー部９０ｃ、お
よびnMOSで構成された１対の差動入力部９０ｄ、９０ｅ
を有している。差動入力部９０ｄ、９０ｅの入力は、と
もに参照電圧VPREFと、電圧発生回路９０ｂからブース
ト電圧VPPのレベルをシフトして生成した制御電圧VPP2
とを受けている。差動入力部９０ｄは、常時オンしてい
るnMOSを介して接地線VSSに接続され、差動入力部９０
ｅは、ローパワー信号NAPXの非活性化時にオンするnMOS
を介して接地線VSSに接続されている。

【０１１３】すなわち、差動入力部９０ｄは、常に動作
し、差動入力部９０ｅは、ローパワー信号NAPXの非活性
化時のみ動作する。低消費電力モード中に、差動入力部
９０ｅが動作を停止するため、消費電力が低減される。
差動増幅回路９０ａは、制御電圧VPP2が参照電圧VPREF
より低いときに、昇圧イネーブル信号を活性化（高レベ
ル）する。

【０１１４】電圧発生回路９０ｂは、ブースト電圧VPP
の発生ノードと接地線VSSとの間に、３つの抵抗を直列
に接続して構成されている。ブースト電圧VPPの発生ノ
ード側の抵抗の他端から、制御電圧VPP2が出力されてい
る。接地線VSSに接続された抵抗の両端には、ローパワ
ー信号NAPXで制御されるnMOSのソースおよびドレインが
それぞれ接続されている。接地線VSSに接続された抵抗
は、ローパワー信号NAPXが活性化されたときバイパスさ
れる。このため、低消費電力モード中に、制御電圧VPP2
のレベルは低下する。

【０１１５】図２９は、基板電圧発生回路１００のユニ
ット１１２の詳細を示している。ユニット１１２は、発
振回路１１２ａと、ポンピング回路１１２ｂとを有して
いる。発振回路１１２ａは、奇数段の論理ゲートからな
るリングオシレータとして構成されている。発振回路１
１２ａは、基板電圧検知信号VBBDETが活性化され、ロー
パワー信号NAPXが非活性化されたときに動作する。

【０１１６】ポンピング回路１１２ｂは、電源線VDDと
ポンピングノードPNDの間に３つのpMOSおよび１つのnMO
Sを直列に接続した電圧供給部１１２ｃ、ポンピングノ
ードPNDにゲートが接続されたpMOSからなるキャパシタ
１１２ｄ、ポンピングノードPNDが高レベルのときにポ
ンピングノードPNDと接地線VSSとを接続するnMOS１１２
ｅ、およびポンピングノードPNDと基板ノードVBBとを接
続するダイオード接続されたnMOS１１２ｆを有してい
る。

【０１１７】ポンピング回路１１２ｂでは、電圧供給部
１１２ｃのpMOSおよびnMOSと、キャパシタ１１２ｄとが
発振回路１１２ａからのクロック信号を受けることで、
ポンピングノードPNDは、交互に接地電圧および負電圧
になる。そして、ポンピングノードPNDが負電圧になっ
たときに、基板ノードVBBの電荷が引き抜かれ、基板ノ
ードVBBが負電圧になる。ユニット１１２は、低消費電
力モード中（ローパワー信号NAPXが活性化中）、動作を
停止する。

【０１１８】図３０は、基板電圧発生回路１００のユニ
ット１１４の詳細を示している。ユニット１１４は、発
振回路１１４ａと、ポンピング回路１１４ｂとで構成さ
れている。発振回路１１４ａは、ユニット１１２の発振
回路１１２ａからローパワー信号NAPXの論理を除いた回
路である。すなわち、発振回路１１４ａは、低消費電力
モード中も基板電圧検知信号VBBDETに応じて動作し基板
電圧VBBを生成する。ポンピング回路１１４ｂは、ユニ
ット１１２のポンピング回路１１２ｂと同一の回路であ
る。

【０１１９】図３１は、VBB検出回路９８の詳細を示し
ている。VBB検出回路９８は、２つの検出ユニット９８
ａ、９８ｂ、およびこれ等ユニット９８ａ、９８ｂの検
出結果のOR論理を基板電圧検知信号VBBDETとして出力す
るOR回路９８ｃを有している。検出ユニット９８ａは、
内部電源線VIIと接地線VSSとの間に抵抗、pMOS、抵抗を
直列に接続した基準電圧発生部９８ｄ、２つのnMOSが直
列に接続されたレベル検出部９８ｅ、pMOS負荷回路を介
してpMOSが電源線VIIに接続されたCMOSインバータ９８
ｆ、およびレベル検出部９８ｆの出力ノードNOUT1を接
地線VSSに接続するnMOS９８ｇを有している。基準電圧
発生部９８ｄのpMOSのゲートおよびnMOS９８ｇｎゲート
は、ローパワー信号NAPXを受けている。このため、検出
ユニット９８ａは、通常動作モード時に非活性化され、
低消費電力モード時に活性化される。レベル検出部９８
ｅの出力ノードNOUT1の電圧は、活性化時に基板電圧VBB
の上昇とともに上昇する。この実施例では、CMOSインバ
ータ９８ｆは、基板電圧VBBが−0.5Vまで上昇したと
き、レベル検出部９８ｄでの検出結果（出力ノードNOUT
1の電圧）を受けて低レベルを出力する。OR回路９８ｃ
は、CMOSインバータ９８ｆからの低レベルを受けたと
き、基板電圧検知信号VBBDETを活性化する。

【０１２０】検出ユニット９８ｂは、基準電圧発生部９
８ｄのpMOSのゲートおよびnMOS９８ｇのゲートにローパ
ワー信号NAPXの反転論理が供給されている。それ以外の
構成は、検出ユニット９８ａと同一である。この実施例
では、CMOSインバータ９８ｆは、通常動作モード時に、
基板電圧VBBが−1.0Vまで上昇したとき、レベル検出部
９８ｅでの検出結果（出力ノードNOUT1の電圧）を受け
て低レベルを出力する。検出ユニット９８ｂの基準電圧
発生部９８ｄの出力は、ローパワー信号NAPXの低レベル
時（低消費電力モード中）に接地電圧VSS（0V）にな
る。このため、レベル検出部９８ｅの出力ノードNOUT2
は、常に低レベルになる。すなわち、検出ユニット９８
ｂは、低消費電力モード中、非活性化される。

【０１２１】したがって、VBB検出回路９８は、通常動
作モード時に、検出ユニット９８ｂのみを使用して、基
板電圧VBBが−1.0Vまで上昇したときに基板電圧検知信
号VBBDETを活性化する。基板電圧検知信号VBBDETの活性
化により、図２９および図３０に示した基板電圧発生回
路１００のユニット１１２、１１４が動作し、基板電圧
VBBは、低下する。

【０１２２】また、VBB検出回路９８は、低消費電力モ
ード時に、ローパワー信号NAPXの活性化を受けて、検出
ユニットを活性化し、検出ユニット９８ｂを非活性化す
る。この結果、VBB検出回路９８の消費電力が低減され
る。基板電圧VBBのレベルは、低消費電力モード中、検
出ユニット９８ａのみで検出されるため、基板電圧VBB
が−0.5Vまで上昇したときに基板電圧検知信号VBBDETが
活性化される。基板電圧VBBの検出レベル（絶対値）が
低くなるため、基板電圧発生回路１００が生成する基板
電圧VBBの絶対値が小さくなる。すなわち、低消費電力
モード中は、通常動作モード時に比べ基板電圧発生回路
１００の動作が抑えられる。この結果、消費電力を低減
できる。基板電圧VBBと接地電圧VSSとの差が小さくなる
ため、基板リークの量は減る。したがって、基板電圧検
知信号VBBDETの発生頻度は下がり、基板電圧発生回路１
００の動作頻度は下がる。この結果、消費電力をさらに
低減できる。

【０１２３】図３２は、プリチャージ電圧発生回路９４
の詳細を示している。プリチャージ電圧発生回路９４
は、差動増幅回路９４ａ、９４ｂ、およびVPR発生部９
４ｃを有している。差動増幅回路９４ａは、pMOSで構成
されたカレントミラー部９４ｄと、nMOSで構成された１
対の差動入力部９４ｅ、９４ｆを有している。差動入力
部９４ｅ、９４ｆの入力は、ともに参照電圧VPRREFLと
プリチャージ電圧VPRとを受けている。差動入力部９４
ｅは、常時オンしているnMOSを介して接地線VSSに接続
され、差動入力部９４ｆは、ローパワー信号NAPXの非活
性化時にオンするnMOSを介して接地線VSSに接続されて
いる。

【０１２４】すなわち、差動入力部９４ｅは、常に動作
し、差動入力部９４ｆは、ローパワー信号NAPXの非活性
化時のみ動作する。低消費電力モード中に、差動入力部
９４ｆが動作を停止するため、消費電力が低減される。
差動増幅回路９４ａは、参照電圧VPRREFLがプリチャー
ジ電圧VPRより高いときに、出力ノードNOUT3を低レベル
にする。

【０１２５】差動増幅回路９４ｂは、nMOSで構成された
カレントミラー部９４ｇと、pMOSで構成された１対の差
動入力部９４ｈ、９４ｉを有している。差動入力部９４
ｈ、９４ｉの入力は、ともに参照電圧VPRREFHとプリチ
ャージ電圧VPRとを受けている。差動入力部９４ｇは、
常時オンしているpMOSを介して電源線VDDに接続され、
差動入力部９４ｉは、ローパワー信号NAPXの非活性化時
にオンするpMOSを介して電源線VDDにに接続されてい
る。

【０１２６】差動入力部９４ｈは、常に動作し、差動入
力部９４ｉは、ローパワー信号NAPXの非活性化時のみ動
作する。低消費電力モード中に、差動入力部９４ｉが動
作を停止するため、消費電力が低減される。差動増幅回
路９４ｂは、参照電圧VPRREFHがプリチャージ電圧VPRよ
り低いときに、出力ノードNOUT4を低レベルにする。VPR
発生部９４ｃは、電源線VDDと接地線VSSの間に直列に接
続されたpMOSとnMOSとを有している。pMOSのゲートは、
出力ノードNOUT3を接続している。nMOSのゲートは、出
力ノードNOUT4を接続している。pMOSおよびnMOSのドレ
インからプリチャージ電圧VPRが出力されている。プリ
チャージ電圧VPRは、メモリコア３８におけるビット線
対のイコライズ電圧およびメモリセルのプレート電圧と
して使用される。

【０１２７】低消費電力モード中に差動入力部９４ｆ、
９４ｉを非活性化することで、プリチャージ電圧VPRの
変化に対するプリチャージ電圧発生回路９４の応答は悪
くなる。しかし、後述するように、低消費電力モード
中、読み書き動作およびリフレッシュ動作は実行されな
いため、プリチャージ電圧発生回路９４の応答が低下し
ても問題ない。

【０１２８】図３３は、発振回路１０４の詳細を示して
いる。発振回路１０４は、奇数段のCMOSインバータを縦
続接続したリングオシレータ１０４ａ、およびリングオ
シレータ１０４ａから発振信号OSCZを取り出すためのバ
ッファ１０４ｂを有している。図中の破線枠は、リング
オシレータ１０４ａの段数（セルフリフレッシュの周
期）を調整するスイッチである。これ等スイッチのオ
ン、オフは、ポリシリコンヒューズの溶断、あるいは配
線層のホトマスクのレイアウトパターンにより設定され
る。この例では、リングオシレータ１０４ａの段数は、
７段に設定されている。CMOSインバータのpMOSおよびnM
OSのソースは、それぞれpMOS負荷およびnMOS負荷を介し
て内部電源線VIIおよび接地線VSSに接続されている。pM
OS負荷およびnMOS負荷のゲートは、それぞれ制御電圧PC
NTL、NCNTLで制御されている。また、発振回路１０４
は、ローパワー信号NAPXの制御を受けるpMOSおよびnMOS
を有している。ローパワー信号NAPXの活性化時に、これ
等pMOSがオンすることで、リングオシレータ１０４ａの
所定のノードは、高レベルに固定され、これ等nMOSがオ
フすることで、CMOSインバータのnMOSと接地線VSSとの
接続が遮断される。この結果、低消費電力モード中、発
振回路１０４は動作を停止する。

【０１２９】図３４は、発振回路１０４に内蔵された制
御電圧PCNTL、NCNTLの生成回路１１６を示している。生
成回路１１６は、内部電源線VIIと接地線VSSとの間に直
列に接続されたpMOS、pMOSダイオード、および抵抗と、
内部電源線VIIと接地線VSSとの間に直列に接続された抵
抗、nMOSダイオード、およびnMOSと、制御電圧PCNTLを
発生するノードと内部電源線VIIとの間に配置されたMOS
容量と、制御電圧NCNTLを発生するノードと接地線VSSと
の間に配置されたMOS容量とを有している。

【０１３０】制御電圧PCNTLは、pMOSダイオードと抵抗
との接続ノードから発生しており、内部電源電圧VIIの
変動に対応して変化する。制御電圧NCNTLは、nMOSダイ
オードと抵抗との接続ノードから発生しており、接地電
圧VSSの変動に対応して変化する。このため、図３３に
示したCMOSインバータのpMOSおよびnMOSのソース・ゲー
ト間電圧は常に一定になり、リングオシレータ１０４ａ
の発振周期は、内部電源電圧VIIの変動によらず一定に
なる。MOS容量は、内部電源線VIIおよび接地線VSSに発
生する高周波ノイズが、制御電圧PCNTLおよび制御電圧N
CNTLに影響することを防止する。この結果、内部電源電
圧VIIおよび接地電圧VSSの変動がキャンセルされ、発振
回路１０４の動作中（セルフリフレッシュモード中）、
常に所定の周期で発振信号OSCZが生成される。

【０１３１】pMOSおよびnMOSは、ローパワー信号NAPXの
活性化時にオフする。すなわち、低消費電力モード中、
生成回路１１６は非活性化される。このとき、制御電圧
PCNTL、NCNTLは、それぞれ低レベル、高レベルになる。
上述したDRAMでは、第１の実施形態と同様に、図２２に
示したローパワーエントリ回路８４は、外部から低レベ
ルのチップイネーブル信号CE2を受けたときにローパワ
ー信号NAPXを活性化（低レベル）し、チップを低消費電
力モードに移行させる。

【０１３２】ローパワー信号NAPXの活性化により、図２
３に示した参照電圧発生回路２４は、参照電圧VRFV、VP
REF、VPREFL、VPREFHのレベルを下げる。図２８に示し
たVPP検出回路９０は、差動入力部９０ｅを非活性化
し、同時に差動入力部９０ｄに与える制御電圧VPP2のレ
ベルを下げる。図２５に示した昇圧回路９２のユニット
１０８および基板電圧発生回路１００のユニット１１２
は、動作を停止する。図３１に示したVBB検出回路９８
は、検出ユニット９８ｂを非活性化し、検出ユニット９
８ａを活性化し、基板電圧VBBの検出レベルを上げる。
すなわち、基板電圧検知信号VBBDETは、基板電圧VBBが
−0.5Vまで上昇したときに活性化される。図３２に示し
たプリチャージ電圧発生回路９４の差動増幅回路９４
ａ、９４ｂは、それぞれ差動入力部９４ｆ、９４ｉを非
活性化する。図３３に示した発振回路１０４は、動作を
停止する。図３４に示した生成回路１１６は、非活性化
される。

【０１３３】図３５は、発振回路１０４および分周回路
１０２の動作を示している。ローパワー信号NAPXが活性
化すると、発振回路１０４は、発振信号OSCZを低レベル
にする。発振信号OSCZがの発振が停止するため、分周回
路１０２による分周動作が停止し、セルフリフレッシュ
のタイマ信号SRTZは低レベルになる。このため、分周回
路１０２の消費電力はほぼゼロになる。

【０１３４】このように、複数の制御回路が動作を停止
し、または能力を低下することで、低消費電力モード中
の消費電力が、従来に比べ大幅に低減される。一部の制
御回路は、能力を低下した状態で動作し続けているた
め、低消費電力モードからの解除後、すぐに通常動作が
開始可能である。以上、この実施形態では、低消費電力
モード中にセルフリフレッシュ用の発振回路１０４を停
止し、セルフリフレッシュモードの動作を停止した。こ
の結果、低消費電力モード中の消費電力を低減できる。

【０１３５】リフレッシュが実行されないため、内部電
圧発生回路８６は、周辺回路４０で消費する電力（リー
ク電流）を補う程度の能力で動作させればよい。この結
果、低消費電力モード中の消費電力を低減できる。内部
電圧VPP、VBB、VPRは、低消費電力モード中も内部回路
（周辺回路４０およびメモリコア３８等）に供給されて
いる。このため、低消費電力モードの解除後すぐに周辺
回路４０およびメモリコア３８を動作できる。

【０１３６】低消費電力モード中に、昇圧回路９２のユ
ニット１０８および基板電圧発生回路１００のユニット
１１２の動作を停止したので、低消費電力モード中の消
費電力をさらに低減できる。低消費電力モード中に、内
部電源線VIIと安定化容量９６ａとの接続を維持すると
ともに、内部電源線VIIと内部回路（周辺回路４０およ
びメモリコア３８）との接続を遮断した。周辺回路４０
への電源の供給が停止するため、周辺回路４０のリーク
電流はなくなり、消費電力をゼロにできる。低消費電力
モードの解除後、内部電源線VIIと内部回路とを接続し
たときに、安定化容量に蓄えられた電荷に対応する電圧
が、内部電源線VIIを介して内部回路に与えられる。こ
のため、低消費電力モードの解除後、内部電源電圧発生
回路９６が所定の内部電源電圧VIIを発生する前に、安
定化容量９６ａに蓄えられた電荷に対応する電圧を、内
部回路に与えることができる。この結果、内部回路は、
低消費電力モードの解除後すぐに動作できる。

【０１３７】低消費電力モード中に、VPP検出回路９０
の差動増幅回路９０ａにおける差動入力部９０ｅおよび
プリチャージ電圧発生回路９４の差動増幅回路９４ａ、
９４ｂにおける差動入力部９４ｆ、９４ｉを非活性化し
たので、差動増幅回路９０ａ、９４ａ、９４ｂの消費電
力を低減できる。低消費電力モード中に、昇圧回路９２
のユニット１０８および基板電圧発生回路１００のユニ
ット１１２の動作を停止したので、ブースト電圧VPPお
よび基板電圧VBBの過渡的なばらつきが抑えられる。す
なわち、ブースト電圧VPPおよび基板電圧VBBの最大値と
最小値との差を小さくできるため、リーク電流の削減が
可能になる。

【０１３８】参照電圧発生回路２４が発生する参照電圧
VPREF、VRFV（VII）、VPRREFH、VPRREFLのレベルを低く
することで、VPP検出回路９０、VBB検出回路９８、およ
びプリチャージ電圧発生回路９４の検出レベルの絶対値
を小さくし、昇圧回路９２、基板電圧発生回路１００、
およびプリチャージ電圧発生回路９４が生成する昇圧電
圧VPP、基板電圧VBB、プリチャージ電圧VPRのレベル
（絶対値）を小さくした。電圧が低下することでリーク
電流を削減できるため、消費電力を低減できる。

【０１３９】なお、上述した実施形態では、本発明をDR
AMに適用した例について述べた。本発明はこれに限定さ
れず、例えば、SDRAM（Synchronous DRAM）、DDR SDRAM
（Double Data Rate SDRAM）、あるいはFCRAM（Fast Cy
cle RAM）に適用してもよい。本発明が適用される半導
体製造プロセスは、CMOSプロセスに限られず、Bi-CMOS
プロセスでもよい。

【０１４０】また、上述した第２の実施形態では、複数
の遅延回路５４ｃを直列に接続してローパワーエントリ
回路５０を形成した例について述べた。本発明はこれに
限定されず、例えば、STTCRX信号で制御されるラッチ回
路を使用してローパワーエントリ回路を形成してもよ
い。この場合には、回路規模が小さくなる。上述した第
３の実施形態では、専用の低消費電力モード信号/LPを
使用した例について述べた。例えば、チップ内部で/LP
信号をプルアップし、/LP信号用の端子を設けないこと
で、低消費電力モードが必要のないユーザに対しても、
このDRAMを供給できる。/LP信号は、ボンディングまた
はヒューズを溶断により電源電圧VDDに接続してもよ
い。あるいは、配線層のホトマスクの切り替えにより、
/LP信号を電源電圧VDDに接続してもよい。

【０１４１】上述した第５の実施形態では、昇圧電圧VP
Pを電源電圧VDDと比較した例について述べた。本発明は
これに限定されず、例えば、昇圧電圧VPPを電源電圧VDD
を降圧して生成される参照電圧VREFと比較してもよい。
上述した第６の実施形態では、低消費電力モードの解除
時に、起動信号生成回路８２を期間T2を生成するタイマ
として動作させ、この期間T2に内部回路を初期化するた
めのSTTPZ信号（リセット信号）を活性化した例につい
て述べた。本発明はこれに限定されず、例えば、低消費
電力モードの解除時に、通常動作時に動作するカウンタ
をタイマとして動作させ、このカウンタが所定の数を計
数している期間に、内部回路を初期化するためのリセッ
ト信号を活性化してもよい。カウンタとして、例えば、
メモリセルのリフレッシュアドレスを示すリフレッシュ
カウンタ等を利用できる。

【０１４２】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。以上の実施形態において説明した発明を整理して以
下の付記を開示する。 （付記１） 電源電圧を外部から受け、所定の内部回路
に供給する内部電圧を発生する内部電圧発生回路と、制
御信号を外部から受け、前記内部電圧発生回路を非活性
化し、チップを低消費電力モードに移行させるエントリ
回路とを備えたことを特徴とする半導体記憶装置。

【０１４３】（付記２） 付記１記載の半導体記憶装置
において、メモリセルに接続されるワード線を備え、前
記内部電圧発生回路は、前記ワード線に供給するブース
ト電圧を発生する昇圧回路を含むことを特徴とする半導
体記憶装置。 （付記３） 付記１記載の半導体記憶装置において、前
記内部電圧発生回路は、基板に供給する基板電圧を発生
する基板電圧発生回路を含むことを特徴とする半導体記
憶装置。

【０１４４】（付記４） 付記１記載の半導体記憶装置
において、複数のメモリセルを有するメモリコアを備
え、前記内部電圧発生回路は、前記電源電圧より低く前
記メモリコアに供給される内部電源電圧を発生する内部
電源電圧発生回路を含むことを特徴とする半導体記憶装
置。

【０１４５】（付記５） 付記１記載の半導体記憶装置
において、メモリセルと、該メモリセルに接続されるビ
ット線を有するメモリコアを備え、前記内部電圧発生回
路は、前記ビット線に供給するプリチャージ電圧を発生
するプリチャージ電圧発生回路を含むことを特徴とする
半導体記憶装置。 （付記６） 付記１記載の半導体記憶装置において、前
記低消費電力モード時に、前記電源電圧を、前記内部電
圧として前記所定の内部回路に供給する外部電圧供給回
路を備えたことを特徴とする半導体記憶装置。

【０１４６】（付記７） 付記１記載の半導体記憶装置
において、前記エントリ回路は、所定の内部回路を非活
性化するリセット信号を外部から受けてチップを低消費
電力モードに移行させることを特徴とする半導体記憶装
置。 （付記８） 付記１記載の半導体記憶装置において、前
記エントリ回路は、複数の制御信号を外部から受け、こ
れ等制御信号の状態が低消費電力コマンドであるとき
に、チップを低消費電力モードに移行させることを特徴
とする半導体記憶装置。

【０１４７】（付記９） 付記８記載の半導体記憶装置
において、前記エントリ回路は、チップ内の所定の回路
を非活性化するリセット信号と、読み書き動作時にチッ
プの各回路を活性化するチップイネーブル信号とを外部
から受け、これ等信号の状態が低消費電力コマンドであ
るときに、チップを低消費電力モードに移行させること
を特徴とする半導体記憶装置。

【０１４８】（付記１０） 付記９記載の半導体記憶装
置において、前記エントリ回路は、前記リセット信号が
所定の期間非活性化にされ、さらに前記チップイネーブ
ル信号が所定の期間活性化されたときに低消費電力モー
ドに移行することを特徴とする半導体記憶装置。 （付記１１） 付記８記載の半導体記憶装置において、
前記エントリ回路は、低消費電力モード中に、前記複数
の制御信号を受け、これ等制御信号の状態が低消費電力
モードの解除を求めているときに、低消費電力モードを
解除させることを特徴とする半導体記憶装置。

【０１４９】（付記１２） 付記１記載の半導体記憶装
置において、前記エントリ回路は、低消費電力モード信
号の所定のレベルまたは遷移エッジを受けてチップを低
消費電力モードに移行させることを特徴とする半導体記
憶装置。 （付記１３） 電源電圧を外部から受け、所定の内部回
路に供給する内部電圧を発生する内部電圧発生回路と、
制御信号を外部から受け、前記内部電圧発生回路を非活
性化し、チップを低消費電力モードに移行させるエント
リ回路とを備え、前記エントリ回路は、前記低消費電力
モード中に、前記制御信号を受け、該制御信号の状態が
該低消費電力モードの解除を求めているときに、該低消
費電力モードを解除させることを特徴とする半導体記憶
装置。

【０１５０】（付記１４） 付記１３記載の半導体記憶
装置において、前記低消費電力モードの前記解除時に、
前記内部電圧が所定の電圧より低い期間、内部回路を初
期化するためのリセット信号が活性化されることを特徴
とする半導体記憶装置。 （付記１５） 付記１４記載の半導体記憶装置におい
て、前記所定の電圧は、前記電源電圧を降圧して生成さ
れる参照電圧であることを特徴とする半導体記憶装置。

【０１５１】（付記１６） 付記１３記載の半導体記憶
装置において、前記低消費電力モードの前記解除時に、
内部で生成される昇圧電圧が所定の電圧より低い期間、
内部回路を初期化するためのリセット信号が活性化され
ることを特徴とする半導体記憶装置。 （付記１７） 付記１６記載の半導体記憶装置におい
て、前記所定の電圧は、前記電源電圧であることを特徴
とする半導体記憶装置。

【０１５２】（付記１８） 付記１６記載の半導体記憶
装置において、前記所定の電圧は、前記電源電圧を降圧
して生成される参照電圧であることを特徴とする半導体
記憶装置。 （付記１９） 付記１３記載の半導体記憶装置におい
て、前記低消費電力モードの前記解除時に、前記内部電
圧および内部で生成される昇圧電圧の少なくとも一方
が、それぞれ所定の電圧より低い期間、内部回路を初期
化するためのリセット信号が活性化されることを特徴と
する半導体記憶装置。

【０１５３】（付記２０） 付記１３記載の半導体記憶
装置において、前記低消費電力モードの前記解除時に、
所定の時間を計測するタイマを備え、前記タイマが計測
している期間に、内部回路を初期化するためのリセット
信号が活性化されることを特徴とする半導体記憶装置。 （付記２１） 付記２０記載の半導体記憶装置におい
て、前記タイマは、ＣＲ時定数回路を有し、前記所定の
時間は、前記ＣＲ時定数回路に伝搬される信号の伝搬遅
延時間に基づいて計測されることを特徴とする半導体記
憶装置。

【０１５４】（付記２２） 付記２０記載の半導体記憶
装置において、前記タイマは、通常の動作時に動作する
カウンタを有し、前記所定の時間は、前記カウンタのカ
ウント値に基づいて計測されることを特徴とする半導体
記憶装置。 （付記２３） 付記２２記載の半導体記憶装置におい
て、前記カウンタは、メモリセルのリフレッシュアドレ
スを示すリフレッシュカウンタであることを特徴とする
半導体記憶装置。

【０１５５】（付記２４） メモリセルを所定の周期で
自動的にリフレッシュするセルフリフレッシュ制御回路
と、電源電圧を外部から受け、所定の内部回路に供給す
る内部電圧を発生する内部電圧発生回路とを備え、制御
信号を外部から受けたときに、前記セルフリフレッシュ
制御回路を非活性化するとともに、前記内部電圧発生回
路の前記内部電圧の供給能力を低くし、チップを低消費
電力モードに移行させることを特徴とする半導体記憶装
置。

【０１５６】（付記２５） 付記２４記載の半導体記憶
装置において、前記内部電圧発生回路は、前記内部電圧
を発生する複数のユニットを備え、前記ユニットのうち
一部は、前記低消費電力モード中に停止することを特徴
とする半導体記憶装置。 （付記２６） 電源線に接続され、該電源線に供給され
る電荷の一部を蓄える安定化容量と、前記電源線に接続
された内部回路とを備え、制御信号を外部から受けたと
きに、前記電源線と前記安定化容量との接続を維持する
とともに、前記電源線と前記内部回路との接続を遮断
し、チップを低消費電力モードに移行させることを特徴
とする半導体記憶装置。

【０１５７】（付記２７） 付記２６記載の半導体記憶
装置において、電源電圧を外部から受け、内部電圧を発
生する内部電圧発生回路を備え、前記内部電圧は、前記
電源線を介して前記内部回路に供給されることを特徴と
する半導体記憶装置。 （付記２８） 電源電圧を外部から受け、所定の内部回
路に供給する内部電圧を発生する内部電圧発生回路と、
前記内部電圧のレベルを検出し、その検出結果に基づい
て前記内部電圧発生回路を制御する内部電圧検出回路と
を備え、制御信号を外部から受けたときに、前記内部電
圧検出回路の能力を低下させ、チップを低消費電力モー
ドに移行させることを特徴とする半導体記憶装置。

【０１５８】（付記２９） 付記２８記載の半導体記憶
装置において、前記内部電圧検出回路は、前記内部電圧
のレベルを検出する複数のユニットを備え、前記ユニッ
トのうち一部は、前記低消費電力モード中に停止するこ
とを特徴とする半導体記憶装置。

【０１５９】（付記３０） 電源電圧を外部から受け、
所定の内部回路に供給する内部電圧を発生する内部電圧
発生回路と、前記内部電圧のレベルを検出し、その検出
結果に基づいて前記内部電圧発生回路を制御する内部電
圧検出回路とを備え、制御信号を外部から受けたとき
に、前記内部電圧検出回路における前記内部電圧の検出
レベルを低くすることで、前記内部電圧発生回路が生成
する前記内部電圧の絶対値を小さくし、チップを低消費
電力モードに移行させることを特徴とする半導体記憶装
置。

【０１６０】（付記３１） 付記３０記載の半導体記憶
装置において、参照電圧を発生する参照電圧発生回路を
備え、前記内部電圧検出回路は、前記内部電圧と前記参
照電圧とを比較することで、前記内部電圧のレベルを検
出し、制御信号を外部から受けたときに、前記参照電圧
発生回路が発生する前記参照電圧のレベルを低くするこ
とで、前記内部電圧検出回路における前記内部電圧の検
出レベルを低くすることを特徴とする半導体記憶装置。

【０１６１】（付記３２） 外部から電源電圧を受け、
所定の内部回路に供給する内部電圧を発生する内部電圧
発生回路を備え、外部から制御信号を受けたときに、前
記内部電圧発生回路を非活性化し、チップを低消費電力
モードに移行させることを特徴とする半導体記憶装置の
制御方法。 （付記３３） 付記３２記載の半導体記憶装置の制御方
法において、複数の制御信号を外部から受け、これ等制
御信号の状態が低消費電力コマンドであるときに、チッ
プを低消費電力モードに移行させることを特徴とする半
導体記憶装置の制御方法。

【０１６２】（付記３４） 付記３３記載の半導体記憶
装置の制御方法において、チップ内の所定の回路を非活
性化するリセット信号が所定の期間非活性化にされ、さ
らに読み書き動作時にチップの各回路を活性化するチッ
プイネーブル信号が所定の期間活性化されたときに低消
費電力モードに移行し、パワーオン時には、前記リセッ
ト信号を所定の期間非活性化することを特徴とする半導
体記憶装置の制御方法。

【０１６３】（付記３５） 外部から電源電圧を受け、
所定の内部回路に供給する内部電圧を発生する内部電圧
発生回路を備え、外部から制御信号を受けたときに、前
記内部電圧発生回路を非活性化し、チップを低消費電力
モードに移行させ、前記低消費電力モード中に、前記制
御信号を受け、該制御信号の状態が該低消費電力モード
の解除を求めているときに、該低消費電力モードを解除
させることを特徴とする半導体記憶装置の制御方法。

【０１６４】（付記３６） 付記３５記載の半導体記憶
装置の制御方法において、前記低消費電力モードの前記
解除時に、前記内部電圧が所定の電圧より低い期間、内
部回路を初期化するためのリセット信号を活性化するこ
とを特徴とする半導体記憶装置の制御方法。 （付記３７） メモリセルを所定の周期で自動的にリフ
レッシュするセルフリフレッシュ制御回路と、電源電圧
を外部から受け、所定の内部回路に供給する内部電圧を
発生する内部電圧発生回路とを備え、制御信号を外部か
ら受けたときに、前記セルフリフレッシュ制御回路を非
活性化するとともに、前記内部電圧発生回路の前記内部
電圧の供給能力を低くし、チップを低消費電力モードに
移行させることを特徴とする半導体記憶装置の制御方
法。

【０１６５】（付記３８） 電源線に接続され、該電源
線に供給される電荷の一部を蓄える安定化容量と、前記
電源線に接続された内部回路とを備え、制御信号を外部
から受けたときに、前記電源線と前記安定化容量との接
続を維持するとともに、前記電源線と前記内部回路との
接続を遮断し、チップを低消費電力モードに移行させる
ことを特徴とする半導体記憶装置の制御方法。

【０１６６】（付記３９） 電源電圧を外部から受け、
所定の内部回路に供給する内部電圧を発生する内部電圧
発生回路と、前記内部電圧のレベルを検出し、その検出
結果に基づいて前記内部電圧発生回路を制御する内部電
圧検出回路とを備え、制御信号を外部から受けたとき
に、前記内部電圧検出回路の能力を低下させ、チップを
低消費電力モードに移行させることを特徴とする半導体
記憶装置の制御方法。

【０１６７】（付記４０） 電源電圧を外部から受け、
所定の内部回路に供給する内部電圧を発生する内部電圧
発生回路と、前記内部電圧のレベルを検出し、その検出
結果に基づいて前記内部電圧発生回路を制御する内部電
圧検出回路とを備え、制御信号を外部から受けたとき
に、前記内部電圧検出回路における前記内部電圧の検出
レベルを低くすることで、前記内部電圧発生回路が生成
する前記内部電圧の絶対値を小さくし、チップを低消費
電力モードに移行させることを特徴とする半導体記憶装
置の制御方法。

【０１６８】付記２の半導体記憶装置では、エントリ回
路は、外部からの制御信号を受けて、昇圧回路の動作を
停止し、ワード線に供給するブースト電圧の生成を停止
させる。低消費電力モード時に、定常的に電力を消費す
る昇圧回路が停止するため、消費電力が大幅に低減され
る。付記３の半導体記憶装置では、エントリ回路は、外
部からの制御信号を受けて、基板電圧発生回路の動作を
停止し、基板に供給する基板電圧の生成を停止させる。
低消費電力モード時に、定常的に電力を消費する基板電
圧発生回路が停止するため、消費電力が大幅に低減され
る。

【０１６９】付記４の半導体記憶装置では、エントリ回
路は、外部からの制御信号を受けて、内部電源電圧発生
回路の動作を停止し、メモリコアに供給される内部電源
電圧の生成を停止させる。低消費電力モード時に、定常
的に電力を消費する内部電源電圧発生回路が停止するた
め、消費電力が大幅に低減される。付記５の半導体記憶
装置では、エントリ回路は、外部からの制御信号を受け
て、プリチャージ電圧発生回路の動作を停止し、ビット
線に供給されるプリチャージ電圧の生成を停止させる。
低消費電力モード時に、定常的に電力を消費するプリチ
ャージ電圧発生回路が停止するため、消費電力が大幅に
低減される。

【０１７０】付記９の半導体記憶装置では、エントリ回
路は、外部からリセット信号とチップイネーブル信号と
を受ける。エントリ回路は、これ等制御信号の状態が低
消費電力コマンドであるときを認識したときに、チップ
を低消費電力モードに移行させる。このため、コマンド
入力により、チップを低消費電力モードに移行できる。
付記１０の半導体記憶装置では、リセット信号が所定の
期間非活性化にされ、この状態でさらにチップイネーブ
ル信号が所定の期間活性化されたときに低消費電力モー
ドに移行する。このため、電源ノイズ等でリセット信号
またはチップイネーブル信号にグリッチが発生した場合
にも、誤って低消費電力モードに移行することが防止さ
れる。

【０１７１】付記１１の半導体記憶装置では、エントリ
回路は、低消費電力モード中に外部から複数の制御信号
を受ける。エントリ回路は、制御信号の状態が低消費電
力モードの解除を求めているときに、チップを低消費電
力モードから解除する。このため、コマンド入力によ
り、低消費電力モードを解除できる。付記１９の半導体
記憶装置では、低消費電力モードの解除時に、内部電圧
および内部で生成される昇圧電圧の少なくとも一方が、
それぞれ所定の電圧より低い期間、内部回路を初期化す
るためのリセット信号が活性化される。このため、低消
費電力モードから通常の動作モードに移行する際に、内
部回路をさらに確実にリセットすることができ、内部回
路の誤動作を防止できる。

【０１７２】付記２１の半導体記憶装置では、タイマ
は、ＣＲ時定数回路を有している。タイマは、ＣＲ時定
数回路に伝搬される信号の伝搬遅延時間に基づいて、所
定の時間を計測する。このため、リセット信号の活性化
期間を簡易な回路で設定できる。付記２２および付記２
３の半導体記憶装置では、低消費電力モードの解除時
に、通常動作時に動作するカウンタが所定の数を計数し
ている期間に、内部回路を初期化するためのリセット信
号が活性化される。このため、低消費電力モードから通
常の動作モードに移行する際に、内部回路を確実にリセ
ットすることができ、内部回路の誤動作を防止できる。
カウンタとして、例えば、メモリセルのリフレッシュア
ドレスを示すリフレッシュカウンタ等が使用される。

【０１７３】付記２５の半導体記憶装置では、内部電圧
発生回路は、前記内部電圧を発生する複数のユニットを
備えている。低消費電力モード中に、ユニットのうち一
部は、動作を停止するため、低消費電力モード中の消費
電力をさらに低減できる。付記２７の半導体記憶装置で
は、内部電圧発生回路は、電源電圧を外部から受け、内
部電圧を発生する。内部電圧は、電源線を介して前記内
部回路に供給される。このため、低消費電力モードの解
除後、安定化容量に蓄えられた電荷に対応する電圧を、
内部回路に与えることができる。

【０１７４】付記２９の半導体記憶装置では、内部電圧
検出回路は、内部電圧のレベルを検出する複数のユニッ
トを備えている。低消費電力モード中に、ユニットのう
ち一部は、動作を停止するため、低消費電力モード中の
消費電力をさらに低減できる。付記３１の半導体記憶装
置では、参照電圧発生回路は、参照電圧を発生する。内
部電圧検出回路は、内部電圧と参照電圧とを比較するこ
とで、内部電圧のレベルを検出する。

【０１７５】半導体記憶装置は、制御信号を外部から受
けたときに、参照電圧発生回路が発生する参照電圧のレ
ベルを低くすることで、内部電圧検出回路における前記
内部電圧の検出レベルを低くする。この結果、内部電圧
のレベルが低下し、内部回路のトランジスタ等のオフ電
流が減少するので、消費電力を低減できる。

【０１７６】付記３４の半導体記憶装置の制御方法で
は、パワーオン時に電源電圧が所定の電圧になるまで、
チップイネーブル信号が非活性化される。このため、パ
ワーオン時に誤って低消費電力モードに移行することが
防止される。

【０１７７】

【発明の効果】請求項１の半導体記憶装置では、外部か
らの制御信号によりチップを容易に低消費電力モードに
できる。低消費電力モードには、内部電圧発生回路が停
止するため、消費電流を大幅に低減できる。

【０１７８】請求項２の半導体記憶装置では、内部回路
の各要素は、所定の状態に固定されるため、貫通電流の
発生を防止できる。請求項３の半導体記憶装置では、既
にある信号を利用して低消費電力モードに移行できる。
したがって、低消費電力モードを追加することで使い勝
手が低下することはない。

【０１７９】請求項４の半導体記憶装置では、コマンド
入力により、チップを低消費電力モードに移行できる。
請求項５の半導体記憶装置では、低消費電力モードの移
行用の専用信号を使用して、確実にチップを低消費電力
モードに移行できる。請求項６の半導体記憶装置および
請求項１６の半導体記憶装置の制御方法では、外部から
の制御信号により、チップを容易に低消費電力モードか
ら解除できる。

【０１８０】請求項７ないし請求項９の半導体記憶装置
では、低消費電力モードから通常の動作モードに移行す
る際に、内部回路を確実にリセットすることができ、内
部回路の誤動作を防止できる。請求項１０の半導体記憶
装置および請求項１７の半導体記憶装置の制御方法で
は、低消費電力モード中に内部回路に供給される内部電
圧の供給を停止するのではなく、供給能力を低くしたの
で、低消費電力モードの解除後すぐに内部回路を動作で
きる。

【０１８１】請求項１１の半導体記憶装置および請求項
１８の半導体記憶装置の制御方法では、低消費電力モー
ド中に内部回路の消費電力をゼロにでき、かつ低消費電
力モードの解除後すぐに内部回路を動作できる。請求項
１２の半導体記憶装置および請求項１９の半導体記憶装
置の制御方法では、低消費電力モード中に、内部電圧検
出回路の消費電流を低下させることができ、消費電力を
低減できる。

【０１８２】請求項１３の半導体記憶装置および請求項
２０の半導体記憶装置の制御方法では、低消費電力モー
ド中に、内部電圧のレベルが下がり、この結果、内部回
路のトランジスタ等のリーク電流を下げることができ、
消費電力を低減できる。請求項１４の半導体記憶装置の
制御方法では、外部からの制御信号によりチップを容易
に低消費電力モードにできる。低消費電力モードには、
内部電圧発生回路が停止するためは、消費電力を大幅に
低減できる。

【０１８３】請求項１５の半導体記憶装置の制御方法で
は、コマンド入力により、チップを低消費電力モードに
移行できる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の状態遷移図である。

【図２】第１の実施形態の基本原理を示すブロック図で
ある。

【図３】第１の実施形態を示すブロック図である。

【図４】図３の昇圧回路およびプリチャージ電圧発生回
路の詳細を示す回路図である。

【図５】図３の内部電源電圧発生回路および基板電圧発
生回路の詳細を示す回路図である。

【図６】図３のメモリコアの要部の詳細を示す回路図で
ある。

【図７】第１の実施形態におけるパワーオン時および低
消費電力モードへのエントリ時、イグジット時の動作を
示すタイミング図である。

【図８】第１の実施形態の半導体記憶装置を携帯電話に
使用した例を示すブロック図である。

【図９】図８に示した携帯電話の使用状態を示す説明図
である。

【図１０】図８に示した携帯電話の制御状態を示すフロ
ーチャートである。

【図１１】第２の実施形態を示すブロック図である。

【図１２】図１１のローパワーエントリ回路の詳細を示
す回路図である。

【図１３】図１２のローパワーエントリ回路の動作を示
すタイミング図である。

【図１４】第３の実施形態を示すブロック図である。

【図１５】第４の実施形態におけるVII起動回路を示す
回路図である。

【図１６】第４の実施形態におけるVII起動回路を示す
回路図である。

【図１７】第４の実施形態における低消費電力モードへ
のエントリ時、およびイグジット時の動作を示すタイミ
ング図である。

【図１８】第５の実施形態におけるレベル検出回路を示
す回路図である。

【図１９】第５の実施形態における低消費電力モードへ
のエントリ時、およびイグジット時の動作を示すタイミ
ング図である。

【図２０】第６の実施形態における起動信号生成回路を
示す回路図である。

【図２１】第６の実施形態における低消費電力モードへ
のエントリ時、およびイグジット時の動作を示すタイミ
ング図である。

【図２２】第７の実施形態を示すブロック図である。

【図２３】図２２の参照電圧発生回路の詳細を示す回路
図である。

【図２４】図２２の内部電源電圧発生回路の詳細を示す
回路図である。

【図２５】昇圧回路、VPP検出回路、基板電圧発生回
路、およびVBB検出回路を示すブロック図である。

【図２６】図２５の昇圧回路のユニットの詳細を示す回
路図である。

【図２７】図２５の昇圧回路のユニットの詳細を示す回
路図である。

【図２８】図２２のVPP検出回路の詳細を示す回路図で
ある。

【図２９】図２５の基板電圧発生回路のユニットの詳細
を示す回路図である。

【図３０】図２５の基板電圧発生回路のユニットの詳細
を示す回路図である。

【図３１】図２２のVBB検出回路の詳細を示す回路図で
ある。

【図３２】図２２のプリチャージ電圧発生回路の詳細を
示す回路図である。

【図３３】図２２の発振回路の詳細を示す回路図であ
る。

【図３４】図２３の発振回路に内蔵される生成回路の詳
細を示す回路図である。

【図３５】第７の実施形態における発振回路および分周
回路の動作を示すタイミング図である。

【符号の説明】

１０ VII起動回路 １２ VDD起動回路 １４ ローパワーエントリ回路 １６ コマンドデコーダ １８ 内部電圧発生回路 ２０ チップ本体 ２２ ローパスフィルタ ２４ 参照電圧発生回路 ２６ VDD供給回路 ２８ 昇圧回路 ３０ プリチャージ電圧発生回路 ３２ 内部電源電圧発生回路 ３４ 基板電圧発生回路 ３６ VSS供給回路 ３８ メモリコア ４０ 周辺回路 ５０ ローパワーエントリ回路 ５２ コマンドデコーダ ６２ ローパワーエントリ回路 ７０ VII起動回路 ７２ 解除検出回路 ７２ａ 検出回路 ７２ｂ レベルシフタ ７２ｃ フリップフロップ ７４ レベル検出回路 ７４ａ 差動増幅回路 ７４ｂ インバータ列 ７６ パワーオン回路 ７８ OR回路 ８０ レベル検出回路 ８０ａ、８０ｃ 差動増幅回路 ８０ｂ、８０ｄ インバータ列 ８０ｅ NANDゲート ８２ 起動信号生成回路 ８２ａ CMOSインバータ ８２ｂ MOS容量 ８２ｃ 差動増幅回路 ８４ ローパワーエントリ回路 ８６ 内部電圧発生回路 ８８ チップ本体８８ ９０ VPP検出回路 ９２ 昇圧回路 ９４ プリチャージ電圧発生回路 ９６ 内部電源電圧発生回路 ９８ VBB検出回路 １００ 基板電圧発生回路 １０２ 分周回路 １０４ 発振回路１０４ １０６ 発振回路 １０８、１１０ ユニット １１２、１１４ ユニット １１６ 生成回路 AD アドレス信号 BL、/BL ビット線 /CE1、CE2 チップイネーブル信号 CE2X チップイネーブル信号 CN 制御信号 DQ データ入出力信号 /LP 低消費電力モード信号 LPLS パルス MC メモリセル NAPX、NAPPX ローパワー信号 NCNTL 制御電圧 OSCZ 発振信号 PCNTL 制御電圧 PLS1〜PLS6 パルス信号 REL 解除信号 SRTZ タイマ信号 STTCRX 起動信号 STTPZ、STT 起動信号 STTVII 起動信号 ULP ローパワー信号 VBB 基板電圧 VDD 電源電圧 VII 内部電源電圧 VPP ブースト電圧 VPPEN 昇圧イネーブル信号 VPR プリチャージ電圧 VPREF、VPRREFL、VPRREFH、VRFV 参照電圧 VREF 参照電圧 VSS 接地電圧 WL0、WL1 ワード線 VBBDET 基板電圧検知信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西村 幸一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐藤 光徳 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA15 BA21 BA27 CA07

Claims (20)

【特許請求の範囲】
1. 【請求項１】 電源電圧を外部から受け、所定の内部回
   路に供給する内部電圧を発生する内部電圧発生回路と、 制御信号を外部から受け、前記内部電圧発生回路を非活
   性化し、チップを低消費電力モードに移行させるエント
   リ回路とを備えたことを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 前記低消費電力モード時に、前記電源電圧を、前記内部
   電圧として前記所定の内部回路に供給する外部電圧供給
   回路を備えたことを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置におい
   て、 前記エントリ回路は、所定の内部回路を非活性化するリ
   セット信号を外部から受けてチップを低消費電力モード
   に移行させることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１記載の半導体記憶装置におい
   て、 前記エントリ回路は、複数の制御信号を外部から受け、
   これ等制御信号の状態が低消費電力コマンドであるとき
   に、チップを低消費電力モードに移行させることを特徴
   とする半導体記憶装置。
5. 【請求項５】 請求項１記載の半導体記憶装置におい
   て、 前記エントリ回路は、低消費電力モード信号の所定のレ
   ベルまたは遷移エッジを受けてチップを低消費電力モー
   ドに移行させることを特徴とする半導体記憶装置。
6. 【請求項６】 電源電圧を外部から受け、所定の内部回
   路に供給する内部電圧を発生する内部電圧発生回路と、 制御信号を外部から受け、前記内部電圧発生回路を非活
   性化し、チップを低消費電力モードに移行させるエント
   リ回路とを備え、 前記エントリ回路は、前記低消費電力モード中に、前記
   制御信号を受け、該制御信号の状態が該低消費電力モー
   ドの解除を求めているときに、該低消費電力モードを解
   除させることを特徴とする半導体記憶装置。
7. 【請求項７】 請求項６記載の半導体記憶装置におい
   て、 前記低消費電力モードの前記解除時に、前記内部電圧が
   所定の電圧より低い期間、内部回路を初期化するための
   リセット信号が活性化されることを特徴とする半導体記
   憶装置。
8. 【請求項８】 請求項６記載の半導体記憶装置におい
   て、 前記低消費電力モードの前記解除時に、内部で生成され
   る昇圧電圧が所定の電圧より低い期間、内部回路を初期
   化するためのリセット信号が活性化されることを特徴と
   する半導体記憶装置。
9. 【請求項９】 請求項６記載の半導体記憶装置におい
   て、 前記低消費電力モードの前記解除時に、所定の時間を計
   測するタイマを備え、前記タイマが計測している期間
   に、内部回路を初期化するためのリセット信号が活性化
   されることを特徴とする半導体記憶装置。
10. 【請求項１０】 メモリセルを所定の周期で自動的にリ
    フレッシュするセルフリフレッシュ制御回路と、 電源電圧を外部から受け、所定の内部回路に供給する内
    部電圧を発生する内部電圧発生回路とを備え、 制御信号を外部から受けたときに、前記セルフリフレッ
    シュ制御回路を非活性化するとともに、前記内部電圧発
    生回路の前記内部電圧の供給能力を低くし、チップを低
    消費電力モードに移行させることを特徴とする半導体記
    憶装置。
11. 【請求項１１】 電源線に接続され、該電源線に供給さ
    れる電荷の一部を蓄える安定化容量と、 前記電源線に接続された内部回路とを備え、 制御信号を外部から受けたときに、前記電源線と前記安
    定化容量との接続を維持するとともに、前記電源線と前
    記内部回路との接続を遮断し、チップを低消費電力モー
    ドに移行させることを特徴とする半導体記憶装置。
12. 【請求項１２】 電源電圧を外部から受け、所定の内部
    回路に供給する内部電圧を発生する内部電圧発生回路
    と、 前記内部電圧のレベルを検出し、その検出結果に基づい
    て前記内部電圧発生回路を制御する内部電圧検出回路と
    を備え、 制御信号を外部から受けたときに、前記内部電圧検出回
    路の能力を低くし、チップを低消費電力モードに移行さ
    せることを特徴とする半導体記憶装置。
13. 【請求項１３】 電源電圧を外部から受け、所定の内部
    回路に供給する内部電圧を発生する内部電圧発生回路
    と、 前記内部電圧のレベルを検出し、その検出結果に基づい
    て前記内部電圧発生回路を制御する内部電圧検出回路と
    を備え、 制御信号を外部から受けたときに、前記内部電圧検出回
    路における前記内部電圧の検出レベルを低くすること
    で、前記内部電圧発生回路が生成する前記内部電圧の絶
    対値を小さくし、チップを低消費電力モードに移行させ
    ることを特徴とする半導体記憶装置。
14. 【請求項１４】 外部から電源電圧を受け、所定の内部
    回路に供給する内部電圧を発生する内部電圧発生回路を
    備え、 外部から制御信号を受けたときに、前記内部電圧発生回
    路を非活性化し、チップを低消費電力モードに移行させ
    ることを特徴とする半導体記憶装置の制御方法。
15. 【請求項１５】 請求項１４記載の半導体記憶装置にお
    いて、 複数の制御信号を外部から受け、これ等制御信号の状態
    が低消費電力コマンドであるときに、チップを低消費電
    力モードに移行させることを特徴とする半導体記憶装置
    の制御方法。
16. 【請求項１６】 外部から電源電圧を受け、所定の内部
    回路に供給する内部電圧を発生する内部電圧発生回路を
    備え、 外部から制御信号を受けたときに、前記内部電圧発生回
    路を非活性化し、チップを低消費電力モードに移行さ
    せ、 前記低消費電力モード中に、前記制御信号を受け、該制
    御信号の状態が該低消費電力モードの解除を求めている
    ときに、該低消費電力モードを解除させることを特徴と
    する半導体記憶装置の制御方法。
17. 【請求項１７】 メモリセルを所定の周期で自動的にリ
    フレッシュするセルフリフレッシュ制御回路と、 電源電圧を外部から受け、所定の内部回路に供給する内
    部電圧を発生する内部電圧発生回路とを備え、 制御信号を外部から受けたときに、前記セルフリフレッ
    シュ制御回路を非活性化するとともに、前記内部電圧発
    生回路の前記内部電圧の供給能力を低くし、チップを低
    消費電力モードに移行させることを特徴とする半導体記
    憶装置の制御方法。
18. 【請求項１８】 電源線に接続され、該電源線に供給さ
    れる電荷の一部を蓄える安定化容量と、 前記電源線に接続された内部回路とを備え、 制御信号を外部から受けたときに、前記電源線と前記安
    定化容量との接続を維持するとともに、前記電源線と前
    記内部回路との接続を遮断し、チップを低消費電力モー
    ドに移行させることを特徴とする半導体記憶装置の制御
    方法。
19. 【請求項１９】 電源電圧を外部から受け、所定の内部
    回路に供給する内部電圧を発生する内部電圧発生回路
    と、 前記内部電圧のレベルを検出し、その検出結果に基づい
    て前記内部電圧発生回路を制御する内部電圧検出回路と
    を備え、 制御信号を外部から受けたときに、前記内部電圧検出回
    路の能力を低くし、チップを低消費電力モードに移行さ
    せることを特徴とする半導体記憶装置の制御方法。
20. 【請求項２０】 電源電圧を外部から受け、所定の内部
    回路に供給する内部電圧を発生する内部電圧発生回路
    と、 前記内部電圧のレベルを検出し、その検出結果に基づい
    て前記内部電圧発生回路を制御する内部電圧検出回路と
    を備え、 制御信号を外部から受けたときに、前記内部電圧検出回
    路における前記内部電圧の検出レベルを低くすること
    で、前記内部電圧発生回路が生成する前記内部電圧の絶
    対値を小さくし、チップを低消費電力モードに移行させ
    ることを特徴とする半導体記憶装置の制御方法。