JP2002373490A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 低消費電力動作が可能な半導体記憶装置を提
供する。 【解決手段】 内部電源回路１００は、低消費電力モー
ドでは、トランジスタ２１４、２２４、２３４および２
４４を介して、内部電源配線１１８、１２８、１３８お
よび１６６のそれぞれを、外部電源配線９０もしくは接
地配線９５と電気的に結合することによって、内部電源
電圧ＶＤＤｐ，ＶＤＤＳ，ＶＰＰ，ＶＢＢを生成する。
これに対応して、低消費電力モードでは、参照電圧発生
回路１１０，１２０，１３０，１６０、バッファ１１
２，１２２，１３２、内部電源電圧発生回路１１６，１
２６および電圧昇圧回路１３６への動作電流の供給は停
止されるので、内部電源回路１００自体の消費電力を削
減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、低消費電力で動作可能な半導
体記憶装置に関する。

【０００２】

【従来の技術】近年、バッテリ駆動を前提とする携帯機
器等への搭載に対応するため、低消費電力駆動が可能な
半導体記憶装置が要求されている。このような要求に対
応するために、半導体記憶装置には、データ読出やデー
タ書込などの通常動作が要求される通常モード時以外に
おいて、内部回路の大部分を待機動作状態に設定して、
消費電力を削減するための低消費電力モードが備えられ
る。すなわち、外部からの動作要求に応じて、通常モー
ドと低消費電力モードとを切換えることによって、半導
体記憶装置の低消費電力化が図られる。

【０００３】低消費電力化には低電圧動作化が有効であ
るため、外部から供給される外部電源電圧のレベルも低
下する傾向にある。たとえば、従来の汎用系において
は、３．３Ｖ系（３．０Ｖ〜３．６Ｖ）外部電源電圧が
使用されていたが、低電圧動作に対応するタイプとし
て、２．７Ｖ系（２．７Ｖ〜３．０Ｖ）や、２．５Ｖ系
（２．３Ｖ〜２．７Ｖ）外部電源電圧が使用されるよう
になっている。

【０００４】

【発明が解決しようとする課題】一方で、低消費電力化
が進むにしたがって、半導体記憶装置全体の消費電力に
対する、内部電源電圧を発生するための内部電源回路の
消費電力の比率が増加している。さらに、低電圧動作に
伴って内部電源回路の電力効率が低下するため、内部電
源電圧の供給先である内部回路を待機状態にして消費電
力を削減するのみでなく、内部電源回路の自体の消費電
力をも削減する、より強力な低消費電力モードを導入す
る必要が生じてきている。

【０００５】このような低消費電力モードにおいても、
そのモードエントリが、特別なエントリ方法を用いるの
ではなく、既存の制御系を共用した形で、実行できるこ
とが望ましい。さらに、低消費電力モードへの移行、お
よび通常モードへの復帰がスムーズに行なわれることも
望まれる。

【０００６】さらに、上述したようにさまざまなレベル
の外部電源電圧が適用される下で、半導体記憶装置の設
計に汎用性を持たせるためには、異なるレベルの外部電
源電圧に対応可能な構成を有する必要がある。たとえ
ば、異なるレベルの外部電源電圧が適用されても、内部
電源電圧の制御応答性を一様に維持できる構成が、内部
電源回路に要求される。

【０００７】さらに、半導体記憶装置が組込まれるシス
テム内のインターフェイス仕様によっては、１．８Ｖ系
のＴＴＬ（Transistor-Transistor Logic）レベルのＩ
／Ｏ（Input／Output）信号レベルに対応する必要もあ
るので、信号入力回路系においても、異なるＩ／Ｏ信号
レベルを、入力可能な構成とすることが望ましい。

【０００８】一方、さまざまな動作条件、たとえば外部
電源電圧レベルやＩ／Ｏ信号レベルに可能なように汎用
的に設計された半導体記憶装置において、マスク切換等
によって、適用される動作条件をハード的に固定する場
合においては、この固定された動作条件を、半導体記憶
装置外部から、容易に検知可能な構成も必要になってく
る。

【０００９】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、低消
費電力動作が可能な半導体記憶装置を提供することであ
る。

【００１０】この発明の他の目的は、さまざまなレベル
の外部電源電圧およびＩ／Ｏ信号に対応して動作可能な
半導体記憶装置を提供することである。

【００１１】この発明のさらにもう１つの目的は、さま
ざまな動作条件に対応可能なように設計された半導体記
憶装置において、適用される動作条件を外部から容易に
検知可能な構成を提供することである。

【００１２】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、通常モードと低消費電力モードとを有する半
導体記憶装置であって、データ読出動作、データ書込動
作およびデータ保持動作を実行するための内部回路と、
第１の外部電源電圧の供給を受ける第１の外部電源配線
と、第１の外部電源電圧よりも低い第２の外部電源電圧
の供給を受ける第２の外部電源配線と、内部回路に対し
て内部電源電圧を伝達するための内部電源配線と、第１
および第２の外部電源電圧を受けて、内部電源電圧を生
成するための内部電源回路とを備える。内部電源回路
は、第１および第２の外部電源電圧を受けて、内部電源
電圧の目標レベルに対応する参照電圧を生成するための
参照電圧生成部と、低消費電力モード時に、参照電圧生
成部の動作電流を遮断するための第１の電流遮断スイッ
チと、内部電源電圧と参照電圧との比較に基づいて、内
部電源電圧を目標レベルに維持するための内部電源電圧
発生部と、低消費電力モード時に、内部電源電圧発生部
の動作電流を遮断するための第２の電流遮断スイッチ
と、低消費電力モード時に、第１および第２の外部電源
配線の一方を内部電源配線と電気的に結合するための接
続スイッチとを含む。

【００１３】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、接続スイッチは、第
１の外部電源配線と内部電源配線との間に電気的に結合
されるＮチャネル電界効果型トランジスタを含み、Ｎチ
ャネル電界効果型トランジスタのゲートには、低消費電
力モード時において、第１の外部電源電圧が印加され
る。

【００１４】請求項３記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、接続スイッチは、第
２の外部電源配線と内部電源配線との間に電気的に結合
されるＰチャネル電界効果型トランジスタを含み、Ｐチ
ャネル電界効果型トランジスタのゲートには、低消費電
力モード時において、第２の外部電源電圧が印加され
る。

【００１５】請求項４記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、第１のコマンドに伴
って外部から入力されるモード設定を保持するためのモ
ードレジスタをさらに備える。モード設定は、通常モー
ドから低消費電力モードへの移行を行なうかどうかの指
定を含み、モード設定において移行を行なうことが指定
されている場合において、第２のコマンドに応答して低
消費電力モードは開始される。

【００１６】請求項５記載の半導体記憶装置は、請求項
４記載の半導体記憶装置であって、第２のコマンドは、
低消費電力モードの開始を指示するための専用コマンド
である。

【００１７】請求項６記載の半導体記憶装置は、請求項
４記載の半導体記憶装置であって、内部回路は、行列状
に配置された複数のメモリセルと、複数のメモリセルの
行にそれぞれ対応して配置され、選択的に活性化される
複数のワード線と、複数のメモリセルの列にそれぞれ対
応して配置され、活性化されたワード線に対応するメモ
リセルのそれぞれと結合される複数のビット線とを含
む。第２のコマンドは、データ保持動作を指示するため
のリフレッシュコマンドであり、リフレッシュコマンド
の開始後において、各ワード線が非活性化された状態に
おいて、低消費電力モードは開始される。

【００１８】請求項７記載の半導体記憶装置は、請求項
４記載の半導体記憶装置であって、低消費電力モード時
において、第２のコマンドの入力前に第１のレベルに設
定される外部制御信号の第１のレベルから第２のレベル
への変化に対応して、通常モードへの復帰を指示するた
めの制御回路をさらに備える。

【００１９】請求項８記載の半導体記憶装置は、請求項
７記載の半導体記憶装置であって、第１および第２のレ
ベルは、第１および第２の外部電源電圧の一方ずつにそ
れぞれ対応し、外部制御信号を受けて内部制御信号を生
成するための内部制御信号生成回路をさらに備える。内
部制御信号生成回路は、低消費電力モードにおいて動作
する、第１の外部電源電圧で駆動される第１のバッファ
と、通常モードにおいて動作する、内部電源電圧で駆動
される外部制御信号を受けるための第２のバッファと、
第１および第２のバッファのうちの動作している一方で
受けた外部制御信号に応じて、内部制御信号を内部電源
電圧および第２の内部電源電圧のいずれかに設定する論
理回路とを含む。制御回路は、内部制御信号に応答して
復帰を指示する。

【００２０】請求項９記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、内部電源回路は、参
照電圧生成部と内部電源電圧発生部との間に設けられ、
参照電圧生成部からの参照電圧を内部電源電圧発生部に
伝達するためのバッファ部と、低消費電力モード時に、
バッファ部の動作電流を遮断するための第３の電流遮断
スイッチとを含む。

【００２１】請求項１０記載の半導体記憶装置は、請求
項９記載の半導体記憶装置であって、バッファ部は、動
作電流量を制御するための動作電流制御部をさらに含
む。動作電流制御部は、低消費電力モードから通常モー
ドへの移行期間における動作電流量を、通常モード時よ
りも大きく設定する。

【００２２】請求項１１記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置であって、参照電圧生成部
は、低消費電力モードにおいて、参照電圧を第２の外部
電源電圧に設定し、移行期間は、参照電圧が所定レベル
以下である期間に相当する。

【００２３】請求項１２記載の半導体記憶装置は、外部
電源電圧のレベルを切換可能な半導体記憶装置であっ
て、データ読出動作、データ書込動作およびデータ保持
動作を実行するための内部回路と、外部電源電圧の供給
を受ける外部電源配線と、内部回路に対して内部電源電
圧を伝達するための内部電源配線と、外部電源電圧を受
けて、内部電源電圧を目標レベルに維持するために内部
電源配線に内部電源電流を供給する内部電源回路とを備
える。内部電源回路における内部電源電流の供給動作
は、内部電源電圧の制御応答性を外部電源電圧のレベル
にかかわらず同様に維持するために、外部電源電圧のレ
ベルに応じて切換えられる。

【００２４】請求項１３記載の半導体記憶装置は、請求
項１２記載の半導体記憶装置であって、内部電源回路
は、外部電源電圧を受けて、目標レベルに対応する参照
電圧を生成する参照電圧生成部と、参照電圧と内部電源
電圧との比較結果に応じた電圧を内部ノードに生成する
電圧比較部と、外部電源配線と内部電源配線との間に配
置され、外部電源電圧のレベルにかかわらず同様の電流
供給能力で、内部電源電流を内部電源配線に供給するた
めの内部電源電流供給部とを含む。内部電源電流供給部
は、外部電源電圧のレベルが目標レベルによりも高い場
合には、内部ノードの電圧に応じて内部電源電流を供給
するとともに、外部電源電圧のレベルが目標レベルに相
当する外部電源直結モード時には、外部電源配線および
内部電気配線を電気的に結合して内部電源電流を供給す
る。

【００２５】請求項１４記載の半導体記憶装置は、請求
項１３記載の半導体記憶装置であって、内部電源電流供
給部は、外部電源配線と内部電源配線との間に配置さ
れ、内部ノードの電圧に応じた電流を内部電源電流とし
て内部電源配線に供給するための第１のドライバトラン
ジスタと、外部電源直結モード時にオンして、外部電源
配線と内部電源配線とを電気的に結合する第２のドライ
バトランジスタと、外部電源直結モード時にオンして、
第１のドライバトランジスタをオンさせるための電圧と
内部ノードとを電気的に結合する接続スイッチとを有す
る。

【００２６】請求項１５記載の半導体記憶装置は、請求
項１２記載の半導体記憶装置であって、内部電源回路
は、外部電源電圧を受けて、目標レベルに対応する参照
電圧を生成する参照電圧生成部と、参照電圧と内部電源
電圧との比較結果に応じた電圧を内部ノードに生成する
電圧比較部と、外部電源電圧のレベルが目標レベルに相
当する場合において、電圧比較部の動作電流を遮断する
ための電流遮断スイッチと、外部電源配線と内部電源配
線との間に配置され、内部ノードの電圧に応じた電流を
内部電源電流として内部電源配線に供給するためのドラ
イバトランジスタと、外部電源電圧のレベルが目標レベ
ルに相当する外部電源直結モード時にオンして、ドライ
バトランジスタをオンされるための電圧と内部ノードと
の間を電気的に結合する接続スイッチとを有する。

【００２７】請求項１６記載の半導体記憶装置は、請求
項１２記載の半導体記憶装置であって、内部電源回路
は、目標レベルに対応する参照電圧と内部電源電圧との
比較結果に応じた電圧を第１の内部ノードに生成する電
圧比較部と、外部電源配線と内部電源配線との間に配置
され、第１の内部ノードの電圧に応じて、内部電源電流
を内部電源配線に供給するための内部電源電流供給部と
を含む。内部電源電流供給部は、外部電源電圧のレベル
にかかわらず、同様の電流供給能力で内部電源電流を供
給する。

【００２８】請求項１７記載の半導体記憶装置は、請求
項１６記載の半導体記憶装置であって、内部電源電流供
給部は、外部電源配線と内部電源配線との間に配置さ
れ、第１の内部ノードの電圧に応じた電流を内部電源電
流として内部電源配線に供給するための第１のドライバ
トランジスタと、外部電源配線と内部電源配線との間に
配置され、第２の内部ノードの電圧に応じた電流を内部
電源電流として内部電源配線に供給するための第２のド
ライバトランジスタと、外部電源電圧のレベルに応じ
て、第１および第２の内部ノードを電気的に結合するた
めのゲート回路と、ゲート回路と相補的にオンして、第
２のドライバトランジスタをオフさせるための電圧と第
２の内部ノードとを電気的に結合する接続スイッチとを
有する。

【００２９】請求項１８記載の半導体記憶装置は、請求
項１２記載の半導体記憶装置であって、内部電源回路
は、目標レベルに対応する参照電圧と内部電源電圧との
比較結果に応じた電圧を第１の内部ノードに生成する電
圧比較部と、外部電源配線と内部電源配線との間に配置
され、第１の内部ノードの電圧に応じた電流を内部電源
電流として内部電源配線に供給するためのドライバトラ
ンジスタと、外部電源電圧のレベルに応じて、電圧比較
部に供給される動作電流量を切換える第１の動作電流制
御部とを含む。

【００３０】請求項１９記載の半導体記憶装置は、請求
項１８記載の半導体記憶装置であって、内部電源回路
は、データ保持を行なうためのセルフリフレッシュコマ
ンド実行時に、電圧比較部に対して所定の動作電流を供
給するための第２の動作電流制御部をさらに含む。所定
電流は、第１の動作電流制御部によって供給される動作
電流量よりも小さく、セルフリフレッシュコマンド実行
時において、第１の動作電流制御部による動作電流の供
給は停止される。

【００３１】請求項２０記載の半導体記憶装置は、請求
項１２記載の半導体記憶装置であって、通常モード時に
おいて、内部電源電圧は外部電源電圧よりも高く、内部
電源回路は、アクティブ時およびスタンバイ時の両方に
動作して、内部電源電圧が目標レベルよりも低下したこ
とを検知するための第１の検出部と、アクティブ時に動
作して、内部電源電圧が目標レベルよりも低下したこと
を検知するための第２の検出部と、内部回路に対するセ
ルフリフレッシュコマンド実行時を除いて、第１の検出
部の検知結果に応答して動作して、内部電源電圧が目標
レベルよりも低下したことを検知するための第３の検出
部と、第２および第３の検出部の検知結果に応答して動
作して、外部電源電圧を昇圧して内部電源電流を供給す
るための第１の昇圧ユニットと、第１の検出部の検知結
果に応答して動作して、外部電源電圧を昇圧して内部電
源電流を供給するための第２の昇圧ユニットとを含む。
第２の昇圧ユニットは、第１の昇圧ユニットと比較し
て、単位時間当たりに供給可能な内部電源電流が大き
い。

【００３２】請求項２１記載の半導体記憶装置は、請求
項２０記載の半導体記憶装置であって、第１の昇圧ユニ
ットは、第２および第３の検出部の検知結果に応答し
て、一定周期を有するポンプクロックを生成するための
発振部と、ポンプクロックに応答して、第１のノードの
電圧を外部電源電圧よりも高く設定するポンプ動作部
と、第１のノードと内部電源配線との間に電気的に結合
される伝達トランジスタと、ポンプクロックに応答し
て、伝達トランジスタのゲート電圧を外部電源電圧より
も高く設定するゲート昇圧部とを有する。ポンプ動作部
は、ポンプクロックが入力される第２のノードと第１の
ノードとの間に結合される第１のポンプキャパシタと、
外部電源電圧のレベルに応じて動作状態となり、ポンプ
クロックを第３のノードに伝達するクロック伝達回路
と、第１のノードと第３のノードとの間に結合される第
１のポンプキャパシタとを有する。

【００３３】請求項２２記載の半導体記憶装置は、請求
項２１記載の半導体記憶装置であって、クロック伝達回
路は、テストモード時に入力される信号に応答して、強
制的に動作状態に設定される。

【００３４】請求項２３記載の半導体記憶装置は、請求
項２１記載の半導体記憶装置であって、第１の昇圧ユニ
ットは、第２および第３の検出部の検知結果に応答し
て、第１の周期を有する第１のポンプクロックを生成す
るための第１の発振部と、第１のポンプクロックに応答
して、第１のノードの電圧を外部電源電圧よりも高く設
定する第１のポンプ動作部と、第１のノードと内部電源
配線との間に電気的に結合される第１の伝達トランジス
タと、第１のポンプクロックに応答して、第１の伝達ト
ランジスタのゲート電圧を外部電源電圧よりも高く設定
する第１のゲート昇圧部とを有する。第２の昇圧ユニッ
トは、第１の検出部の検知結果に応答して、第１の周期
よりも長い第２の周期を有する第２のポンプクロックを
生成するための第２の発振部と、第２のポンプクロック
に応答して、第４のノードの電圧を外部電源電圧よりも
高く設定する第２のポンプ動作部と、第４のノードと内
部電源配線との間に電気的に結合される第２の伝達トラ
ンジスタと、第２のポンプクロックに応答して、第２の
伝達トランジスタのゲート電圧を外部電源電圧よりも高
く設定する第２のゲート昇圧部とを有する。第１および
第２のゲート昇圧部は、外部電源電圧のレベルに応じ
て、外部電源電圧からの昇圧量を切換える。

【００３５】請求項２４記載の半導体記憶装置は、請求
項２０記載の半導体記憶装置であって、発振部は、循環
状に結合された奇数個のインバータと、インバータ間に
結合される遅延素子とを有する。

【００３６】請求項２５記載の半導体記憶装置は、請求
項２４記載の半導体記憶装置であって、遅延素子は、半
導体基板上に形成される拡散抵抗を含む。

【００３７】請求項２６記載の半導体記憶装置は、請求
項２０記載の半導体記憶装置であって、内部電源回路
は、低消費電力モード時に、外部電源配線と内部電源配
線とを電気的に結合するための接続スイッチと、低消費
電力モード時に、電圧比較部の動作電流を遮断するため
の電流遮断スイッチとを含む。

【００３８】請求項２７記載の半導体記憶装置は、複数
の動作条件のうちの１つが選択的に適用される半導体記
憶装置であって、動作テスト時において、複数ビットを
有する信号の特定の組合せに応じて、所定テストの起動
を指示するための動作テスト制御回路を備える。動作テ
スト制御回路は、特定の組合せに応答して、第１のテス
トエントリ信号を活性化するための第１のテストエント
リ回路と、複数の動作条件の特定の動作条件が指定され
ている場合に、第１のテストエントリ信号を強制的に非
活性化するためのテストエントリ無効化回路とを含む。
動作テスト制御回路は、第１のテストエントリ信号の活
性化に応答して所定テストを起動する。

【００３９】請求項２８記載の半導体記憶装置は、請求
項２７記載の半導体記憶装置であって、動作テスト制御
回路は、特定の組合せとは異なる、信号の他の組合せに
応答して、第２のテストエントリ信号を活性化するため
の第２のテストエントリ回路をさらに含む。動作テスト
制御回路は、第１および第２のテストエントリ信号のい
ずれかの活性化に応答して所定テストを起動する。

【００４０】請求項２９記載の半導体記憶装置は、請求
項２７記載の半導体記憶装置であって、各動作条件は、
供給される外部電源電圧のレベルに対応する。

【００４１】請求項３０記載の半導体記憶装置は、請求
項２７記載の半導体記憶装置であって、各動作条件は、
入出力される信号の振幅電圧に対応する。

【００４２】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は、同一または相当部分を示すものと
する。

【００４３】［実施の形態１］図１は、本発明の実施の
形態１に従う半導体記憶装置１０００の全体構成を示す
概略ブロック図である。

【００４４】図１を参照して、本発明の実施の形態１に
従う半導体記憶装置１０００は、メモリアレイ部１０を
備える。メモリアレイ部１０は、メモリセルアレイ２０
と、行選択部３０と、列選択部およびセンスアンプ４０
とを含む。

【００４５】メモリセルアレイ２０は、行列状に配置さ
れた複数のメモリセルＭＣを有する。メモリセルＭＣの
構成は特に限定されず、種々のタイプのＤＲＡＭ（Dyna
micRandom Access Memory）セルを本願発明に適用可能
である。

【００４６】メモリセルＭＣの各行に対応して、行選択
を実行するためのワード線ＷＬが配置される。メモリセ
ルＭＣの各列に対応して、ビット線対ＢＬＰが配置され
る。ビット線対ＢＬＰは、相補のビット線ＢＬおよび／
ＢＬを有する。各メモリセル行において、メモリセルＭ
Ｃの各々は、ビット線ＢＬおよび／ＢＬのいずれか一方
と結合されている。図１においては、１個のメモリセル
に対するワード線およびビット線対の配置が代表的に示
されている。

【００４７】行選択部３０は、アドレス信号に従って、
選択行に対応するワード線ＷＬを選択的に活性化する。
選択行に対応するメモリセルのそれぞれは、ビット線Ｂ
Ｌまたは／ＢＬと接続される。列選択部およびセンスア
ンプ４０は、各ビット線対ＢＬＰにおいて、ビット線Ｂ
Ｌおよび／ＢＬの電圧差を増幅するセンスアンプと、ア
ドレス信号に従って選択列に対応するビット線対ＢＬＰ
を選択するための列選択部とを含む。

【００４８】半導体記憶装置１０００は、さらに、入力
初段回路５０と、周辺回路制御部６０と、メモリアレイ
部制御回路７０，７５と、出力回路８０とをさらに備え
る。

【００４９】入力初段回路５０は、クロック、コマン
ド、アドレスおよび書込データを総括的に示す入力信号
を外部から受ける。周辺回路制御部６０は、入力初段回
路５０を介して伝達された入力信号によって示されるコ
マンドを実行するための制御信号を生成し、メモリアレ
イ部制御回路７０，７５等の内部回路に伝達する。

【００５０】外部から入力されるコマンドには、データ
読出を指示するリードコマンドＲＥＡＤ、データ書込を
指示するライトコマンドＷＲＩＴＥ、モードレジスタの
保持内容を更新するためのモードレジスタセットコマン
ドＭＲＳ、特に動作状態が指示されないノーオペレーシ
ョンコマンドＮＯＰ、特定のバンクを活性化するための
バンクアクティブコマンドＡＣＴ、特定のバンクをプリ
チャージ状態とするためのバンクプリチャージコマンド
ＰＲＥ、オートリフレッシュコマンドＡＲＥＦおよびセ
ルフリフレッシュコマンドＳＲＥＦなどが含まれる。

【００５１】オートリフレッシュコマンドＡＲＥＦおよ
びセルフリフレッシュコマンドＳＲＥＦは、メモリセル
アレイ２０に記憶されたデータの消失を防止するため
の、データ保持動作（リフレッシュ動作）を指示する。

【００５２】リフレッシュ動作時には、ワード線ＷＬが
順に活性化されて、活性化されたワード線に対応するメ
モリセルに対するデータの読出、増幅および再書込が、
センスアンプによって実行される。

【００５３】オートリフレッシュコマンドＡＲＥＦは、
データ読出やデータ書込といったランダムアクセス動作
中に割込んで指示される。一方、セルフリフレッシュコ
マンドＳＲＥＦは、電池バックアップ期間等のスタンバ
イ期間において、メモリアレイ部１０における記憶情報
を保持するために指示される。

【００５４】周辺回路制御部６０は、モードレジスタ６
５を有する。モードレジスタ６５においては、外部から
指示されたモードレジスタセットコマンドＭＲＳに対応
して入力されるアドレスを構成するアドレスビットのそ
れぞれを保持する。モードレジスタ６５に保持されたア
ドレスビットに応じて、レイテンシ設定や、バースト動
作に関する設定等が実行される。

【００５５】メモリアレイ部制御回路７０は、周辺回路
制御部６０によって生成された行系動作制御信号ＳＧｒ
に応答して、メモリアレイ部１０に対する行系動作を制
御する。メモリアレイ部制御回路７５は、周辺回路制御
部６０によって生成された列系動作制御信号ＳＧｃに応
答して、メモリアレイ部１０における列系動作を制御す
る。

【００５６】出力回路８０は、リードコマンドＲＥＡＤ
が入力された場合において、メモリアレイ部１０からの
読出データを外部に対して出力する。

【００５７】半導体記憶装置１０００は、さらに、内部
電源回路１００を備える。内部電源回路１００は、外部
電源配線９０および接地配線９５から外部電源電圧Ｅｘ
ｔ．Ｖｄｄおよび接地電圧Ｖｓｓをそれぞれ受けて、内
部電源電圧を生成する。

【００５８】内部電源電圧は、ワード線電圧ＶＰＰ、基
板電圧ＶＢＢ、セルプレート電圧ＶＣＰ、ビット線電圧
ＶＢＬ、周辺回路電源電圧ＶＤＤＰ、メモリアレイ電源
電圧ＶＤＤＳを含む。セルプレート電圧ＶＣＰおよびビ
ット線電圧ＶＢＬは、メモリアレイ電源電圧ＶＤＤＳの
１／２のレベルに設定される。

【００５９】さらに、内部電源回路１００は、外部入力
信号用参照電圧ＶＲＥＦＩを生成する。入力初段回路５
０は、外部入力信号用参照電圧ＶＲＥＦＩに基づいて、
入力信号のＨレベル／Ｌレベルを認識する。

【００６０】ワード線電圧ＶＰＰ、基板電圧ＶＢＢ、セ
ルプレート電圧ＶＣＰおよびビット線電圧ＶＢＬは、メ
モリアレイ部１０に供給される。メモリアレイ電源電圧
ＶＤＤＳは、メモリアレイ部制御回路７０および７５に
供給される。周辺回路電源電圧ＶＤＤＰは、周辺回路制
御部６０に対して供給される。

【００６１】周辺回路制御部６０は、外部から入力され
た所定コマンドに基づいて、半導体記憶装置１０００を
低消費電力モードに移行させる。低消費電力モード時に
おいては、周辺回路制御部６０は、パワーカット信号Ｐ
ＣＵＴｅをＨレベルに活性化する。内部電源回路１００
における消費電力は、パワーカット信号ＰＣＵＴｅの活
性化に応答して削減される。

【００６２】なお、以下の説明で明らかになるように、
本発明の実施の形態１に従う低消費電力モードは、セル
フリフレッシュコマンドＳＲＥＦ等によって、メモリア
レイ部１０における記憶データ保持を前提とする従来の
低消費電力モードより一段進んで、さらなる低消費電力
動作化を追求したものである。したがって、以下におい
ては、半導体記憶装置１０００における低消費電力モー
ドを、特に「ディープ・パワーダウンモード」と称する
こととする。

【００６３】［ディープ・パワーダウンモードにおける
内部電源電圧レベルの設定］図２は、通常モードおよび
ディープ・パワーダウンモードにおける内部電源電圧の
設定を説明する図である。

【００６４】図２を参照して、通常モードにおいて、周
辺回路電源電圧ＶＤＤＰは、２．５Ｖに設定される。し
たがって、外部動作電源電圧が２．５Ｖ系である場合に
は、外部電源電圧Ｅｘｔ．Ｖｄｄがそのまま周辺回路電
源電圧ＶＤＤＰとして使用される。それ以外の場合、た
とえば外部電源電圧が２．７Ｖ系である場合には、外部
電源電圧Ｅｘｔ．Ｖｄｄを降圧して、周辺回路電源電圧
ＶＤＤＰが生成される。

【００６５】ディープ・パワーダウンモードにおいて
は、外部電源電圧Ｅｘｔ．Ｖｄｄが２．５Ｖ系である場
合には、周辺回路電源電圧ＶＤＤＰは、通常モードと同
様に、外部電源電圧Ｅｘｔ．Ｖｄｄがそのまま使用でき
る。一方、外部電源電圧が２．７Ｖ系である場合には、
外部電源電圧Ｅｘｔ．ＶｄｄをＶｔｎ降圧させて、周辺
回路電源電圧ＶＤＤＰが生成される。ディープ・パワー
ダウンモードにおける内部電源電圧の生成については、
後ほど詳細に説明するが、Ｖｔｎは、内部電源回路１０
０内に配置されるＮ型トランジスタのしきい値電圧に相
当する。

【００６６】メモリアレイ電源電圧ＶＤＤＳは、通常モ
ードでは外部電源電圧Ｅｘｔ．Ｖｄｄを降圧して２．０
Ｖに設定される。一方、ディープ・パワーダウンモード
においては、周辺回路電源電圧ＶＤＤＰと同様に、Ｅｘ
ｔ．Ｖｄｄ−Ｖｔｎに設定される。

【００６７】ビット線電圧ＶＢＬおよびセルプレート電
圧ＶＣＰは、通常モードでは、メモリアレイ電源電圧Ｖ
ＤＤＳの１／２に、すなわち１．０Ｖに設定される。デ
ィープ・パワーダウンモードにおいては、ビット線電圧
ＶＢＬおよびセルプレート電圧ＶＣＰの供給は中止さ
れ、対応する内部電源配線は、開放（Ｏｐｅｎ）状態と
される。

【００６８】基板電圧ＶＢＢは、通常モードでは−１．
０Ｖに設定され、ディープ・パワーダウンモードでは、
０Ｖすなわち接地電圧Ｖｓｓに設定される。

【００６９】ワード線電圧ＶＰＰは、通常モード時にお
いては、外部電源電圧Ｅｘｔ．Ｖｄｄを昇圧して、３．
７Ｖに設定される。ディープ・パワーダウンモードにお
いては、ワード線電圧ＶＰＰは、周辺回路電源電圧ＶＤ
ＤＰと同様に、Ｅｘｔ．ＶｄｄまたはＥｘｔ．Ｖｄｄ−
Ｖｔｎに設定される。

【００７０】なお、図２に示した、通常モードにおける
内部電源電圧の設定レベルは一例にすぎず、これらの内
部電源電圧がその他の電圧レベルに設定される場合にお
いても、本願発明に従うディープ・パワーダウンモード
を適用することが可能である。

【００７１】［ディープ・パワーダウンモードへのエン
トリ方式］図３は、モードレジスタセットに用いられる
アドレスビットの構成を説明する図である。

【００７２】図３を参照して、モードレジスタセットコ
マンドＭＲＳによって入力されるアドレスビットＡ０〜
Ａ１１，ＢＡ０，ＢＡ１は、モードレジスタ６５内に保
持される。

【００７３】モードレジスタ６５内に保持されたこれら
のアドレスビットに応じて、半導体記憶装置１０００の
動作状態の一部が設定される。たとえば、モードレジス
タ６５に保持されるアドレスビットＡ０〜Ａ２は、バー
スト長設定を示す。また、アドレスビットＡ３は、バー
ストタイプ（シーケンシャル／インタリーブ）設定を示
し、アドレスビットＡ４〜Ａ６は、レイテンシモード設
定すなわちＣＡＳレイテンシに相当するクロックサイク
ル数を示す。また、アドレスビットＡ９によって、ライ
トモード（１ビットライト／バーストライト）設定が示
される。

【００７４】半導体記憶装置１０００において、ディー
プ・パワーダウンモードを適用するか否かは、通常のモ
ードレジスタセットに未使用のアドレスビットを用いて
実行される。たとえば、以上で述べたモードレジスタセ
ットに未使用のアドレスビットＡ７およびＡ８を用い
て、ディープ・パワーダウンモードの適用、すなわち所
定の条件がそろった場合に、ディープ・パワーダウンモ
ードにエントリすることを設定するためのモードレジス
タセットが実行される。

【００７５】図４は、半導体記憶装置１０００におけ
る、ディープ・パワーダウンモードへのエントリ方式の
一例を説明するタイミングチャートである。

【００７６】図４を参照して、半導体記憶装置１０００
に対するコマンドＣＭＤの入力は、外部クロックＥＸＴ
ＣＬＫに同期して実行される。時刻ｔ０において、外部
からセルフリフレッシュコマンドＳＲＥＦが指示され
る。セルフリフレッシュコマンドＳＲＥＦ入力時には、
外部クロックイネーブル信号ＥＸＴＣＫＥは、Ｌレベル
に設定される。

【００７７】これに応答して、半導体記憶装置１０００
内部では、リフレッシュ動作の実行が指示され、リフレ
ッシュ対象のワード線を活性化するために、内部制御信
号ＩＮＴＲＡＳがＨレベルに活性化され、活性化された
ワード線に対応するメモリセルに対して、データ読出、
増幅および再書込が実行される。

【００７８】１回分の行系動作が実行し、内部制御信号
ＩＮＴＲＡＳがＨレベルからＬレベルに変化すると、こ
れに応答して制御信号Ｓ０Ｄが所定期間Ｈレベルに活性
化される。一旦活性化された制御信号Ｓ０Ｄが非活性化
されたタイミングにおいて、メモリアレイ部１０におい
ては、すべてのワード線ＷＬが非活性状態であり、各ビ
ット線ＢＬおよび／ＢＬはプリチャージされているもの
とする。

【００７９】モードレジスタセットによって、ディープ
・パワーダウンモードが適用されている場合には、制御
信号Ｓ０Ｄの非活性化（Ｈレベル→Ｌレベル）に応答し
て、時刻ｔ１において、パワーカット信号ＰＣＵＴｅが
Ｈレベルに活性化される。これに伴って、内部電源回路
１００における内部動作が切換わる。この結果、内部電
源電圧は、ディープ・パワーダウンモードに対応する、
図２に示した電圧レベルに設定される。

【００８０】すなわち、通常モードからディープ・パワ
ーダウンモードへの移行は、モードレジスタセットコマ
ンドＭＲＳによって、ディープ・パワーダウンモードの
適用が設定されている場合において、セルフリフレッシ
ュコマンドＳＲＥＦが要求されたときに、少なくとも１
回の行系動作およびビット線プリチャージ動作の終了後
に実行される。

【００８１】したがって、ワード線が活性化されてメモ
リセルからデータが読出されている期間を避けて、メモ
リアレイ部１０が安定な状態においてディープ・パワー
ダウンモードへ移行することができる。

【００８２】ディープ・パワーダウンモードから通常モ
ードへの復帰は、外部クロックイネーブル信号ＥＸＴＣ
ＫＥの活性化（Ｌレベル→Ｈレベル）に応答して実行さ
れる。すなわち、外部クロックイネーブル信号ＥＸＴＣ
ＫＥの活性化に応答して、パワーカット信号ＰＣＵＴｅ
は、時刻ｔ２においてＬレベルに非活性化される。この
結果、ディープ・パワーダウンモードは終了し、内部電
源回路１００の内部動作が再び切換わる。この結果、内
部電源電圧は、図２に示した通常モードに対応する電圧
レベルに設定される。

【００８３】なお、パワーカット信号ＰＣＵＴｅの非活
性状態（Ｌレベル）および活性状態（Ｈレベル）におけ
る電圧は、接地電圧Ｖｓｓおよび外部電源電圧Ｅｘｔ．
Ｖｄｄにそれぞれ設定される。

【００８４】一方、モードレジスタセットによって、デ
ィープ・パワーダウンモードが適用されていない場合に
は、本来のセルフリフレッシュコマンドＳＲＥＦが実行
されて、リフレッシュ動作が順次実行される。

【００８５】図５は、ディープ・パワーダウンモードへ
のエントリ方式の他の例を説明するタイミングチャート
である。

【００８６】図５を参照して、モードレジスタセットに
よってディープ・パワーダウンモードが適用されている
場合において、ディープ・パワーダウンモードへの移行
は、セルフリフレッシュコマンドＳＲＥＦ以外の、所定
の専用コマンドを用いて実行することもできる。

【００８７】たとえば、時刻ｔ０において、当該専用コ
マンドとして定義されたディープ・パワーダウンモード
エントリコマンドＤＰＥが入力される。これに応答し
て、時刻ｔ１′において、パワーカット信号ＰＣＵＴｅ
が、Ｈレベルに活性化される。

【００８８】ディープ・パワーダウンモードから通常モ
ードへの復帰は、図４の場合と同様に、外部クロックイ
ネーブル信号ＥＸＴＣＫＥの活性化に応答して実行され
る。すなわち、時刻ｔ２における外部クロックイネーブ
ル信号ＥＸＴＣＫＥの活性化に応答して、パワーカット
信号ＰＣＵＴｅはＬレベルに非活性化される。これに伴
い、ディープ・パワーダウンモードは終了して、内部電
源電圧は、通常モードに対応する図２に示した電圧レベ
ルに設定される。

【００８９】［内部電源回路の構成］図６は、内部電源
回路１００の構成を示すブロック図である。

【００９０】まず、通常モードに対応する内部電源回路
１００の構成について説明する。図６を参照して、内部
電源回路１００は、定電流発生回路１０２を含む。定電
流発生回路１０２は、定電流供給線１０４および１０６
に定電流ＩＣＯＮＳＴを供給する。

【００９１】内部電源回路１００は、さらに、周辺回路
電源電圧ＶＤＤＰを生成するために設けられる、参照電
圧発生回路１１０、バッファ回路１１２および内部電源
電圧発生回路１１６を含む。

【００９２】参照電圧発生回路１１０は、定電流供給線
１０６から定電流ＩＣＯＮＳＴの供給を受けて、周辺回
路電源電圧ＶＤＤＰの目標レベルに対応する参照電圧Ｖ
ＲＥＦＰ０を生成する。バッファ回路１１２は、参照電
圧発生回路１１０からの参照電圧ＶＲＥＦＰ０に基づい
て、参照電圧配線１１４に参照電圧ＶＲＥＦＰを生成す
る。

【００９３】内部電源電圧発生回路１１６は、外部電源
電圧Ｅｘｔ．Ｖｄｄを降圧して、内部電源配線１１８に
周辺回路電源電圧ＶＤＤＰを出力する。通常モードにお
いて、内部電源電圧発生回路１１６は、周辺回路電源電
圧ＶＤＤＰと参照電圧ＶＲＥＦＰとの比較に基づいて、
周辺回路電源電圧ＶＤＤＰを目標レベルに維持しようと
する。

【００９４】内部電源回路１００は、さらに、メモリア
レイ電源電圧ＶＤＤＳを生成するための、参照電圧発生
回路１２０、バッファ回路１２２および内部電源電圧発
生回路１２６を含む。

【００９５】参照電圧発生回路１２０は、定電流供給線
１０６から定電流ＩＣＯＮＳＴの供給を受けて、メモリ
アレイ電源電圧ＶＤＤＳの目標レベルに対応する参照電
圧ＶＲＥＦＳ０を生成する。バッファ回路１２２は、参
照電圧発生回路１２０からの参照電圧ＶＲＥＦＳ０に基
づいて、参照電圧配線１２４に参照電圧ＶＲＥＦＳを生
成する。

【００９６】内部電源電圧発生回路１２６は、外部電源
電圧Ｅｘｔ．Ｖｄｄを降圧して、内部電源配線１２８に
メモリアレイ電源電圧ＶＤＤＳを出力する。通常モード
において、内部電源電圧発生回路１２６は、メモリアレ
イ電源電圧ＶＤＤＳと参照電圧ＶＲＥＦＳとの比較に基
づいて、メモリアレイ電源電圧ＶＤＤＳを目標レベルに
維持しようとする。

【００９７】内部電源回路１００は、さらに、ワード線
電圧ＶＰＰを生成するための、参照電圧発生回路１３
０、バッファ回路１３２および電圧昇圧回路１３６を含
む。

【００９８】参照電圧発生回路１３０は、定電流供給線
１０６から定電流ＩＣＯＮＳＴの供給を受けて、ワード
線電圧ＶＰＰの目標レベルに対応する参照電圧ＶＲＥＤ
０を生成する。バッファ回路１３２は、参照電圧発生回
路１３０からの参照電圧ＶＲＥＦＤ０に基づいて、参照
電圧配線１３４に参照電圧ＶＲＥＦＤを生成する。

【００９９】電圧昇圧回路１３６は、外部電源電圧Ｅｘ
ｔ．Ｖｄｄを昇圧して、内部電源配線１３８にワード線
電圧ＶＰＰを出力する。通常モードにおいて、電圧昇圧
回路１３６は、ワード線電圧ＶＰＰと参照電圧ＶＲＥＦ
Ｄとの比較に基づいて、ワード線電圧ＶＰＰを目標レベ
ルに維持しようとする。

【０１００】参照電圧ＶＲＥＦＰ０，ＶＲＥＦＰと、Ｖ
ＲＥＦＳ０，ＶＲＥＦＳと、ＶＲＥＦＤ０，ＶＲＥＦＤ
とは、図２に示した通常モードでの、周辺回路電源電圧
ＶＤＤＰと、メモリアレイ電源電圧ＶＤＤＳと、ワード
線電圧ＶＰＰとの設定レベルにそれぞれ対応して定めら
れる。

【０１０１】外部電源電圧Ｅｘｔ．Ｖｄｄを降圧する内
部電源電圧発生回路１１６および１２６には、一般的な
構成の電圧降下回路（ＶＤＣ：Voltage Down Converte
r）を適用することができる。

【０１０２】内部電源回路１００は、さらに、メモリア
レイ電源電圧ＶＤＤＳを受けて、セルプレート電圧ＶＣ
Ｐを生成するＶＣＰ発生回路１４０と、ビット線電圧Ｖ
ＢＬを生成するＶＢＬ発生回路１４５とを含む。ＶＣＰ
発生回路１４０およびＶＢＬ発生回路１４５は、たとえ
ば、トリミング機能付きの分圧回路で構成され、内部電
源配線１２８から供給されるメモリアレイ電源電圧ＶＤ
ＤＳを受けて、セルプレート電圧ＶＣＰおよびビット線
電圧ＶＢＬを生成する。

【０１０３】内部電源回路１００は、さらに、基板電圧
発生回路１６０を含む。基板電圧発生回路１６０は、外
部電源電圧Ｅｘｔ．Ｖｄｄを受けて動作し、負電圧の基
板電圧ＶＢＢを内部電源配線１６８に生成する。基板電
圧発生回路１６０はたとえば、チャージポンプ回路によ
って構成される。

【０１０４】このような構成とすることにより、通常モ
ードでの内部電源電圧は、図２に示した電圧レベルに設
定される。

【０１０５】次に、ディープ・パワーダウンモードに対
応する内部電源回路１００の構成について説明する。

【０１０６】内部電源回路１００は、さらに、ディープ
・パワーダウンモードにおいてバッファ回路１１２の動
作電流を遮断するためのＰＭＯＳトランジスタ２１０
と、ディープ・パワーダウンモードにおいて参照電圧配
線１１４と接地電圧Ｖｓｓとの間を電気的に結合するた
めのＮＭＯＳトランジスタ２１２と、ディープ・パワー
ダウンモードにおいて内部電源配線１１８と外部電源電
圧Ｅｘｔ．Ｖｄｄとの間を電気的に結合するためのＮＭ
ＯＳトランジスタ２１４とを含む。

【０１０７】ＰＭＯＳトランジスタ２１０は、外部電源
電圧Ｅｘｔ．Ｖｄｄとバッファ回路１１２との間に電気
的に結合され、ゲートにパワーカット信号ＰＣＵＴｅを
受ける。ＮＭＯＳトランジスタ２１２は、参照電圧配線
１１４と接地電圧Ｖｓｓとの間に電気的に結合され、ゲ
ートにパワーカット信号ＰＣＵＴｅを受ける。ＮＭＯＳ
トランジスタ２１４は、外部電源配線９０と内部電源配
線１１８との間に電気的に結合され、ゲートにパワーカ
ット信号ＰＣＵＴｅを受ける。

【０１０８】なお、本実施の形態においては、ＭＯＳト
ランジスタは、接続スイッチとして用いられる電界効果
型トランジスタの代表例として適用される。

【０１０９】内部電源回路１００は、さらに、メモリア
レイ電源電圧ＶＤＤＳ生成系に対して配置される、ＰＭ
ＯＳトランジスタ２２０およびＮＭＯＳトランジスタ２
２２，２２４と、ワード線電圧ＶＰＰ発生系に対応して
配置されるＰＭＯＳトランジスタ２３０およびＮＭＯＳ
トランジスタ２３２，２３４とを含む。

【０１１０】ＰＭＯＳトランジスタ２２２および２３２
は、ＰＭＯＳトランジスタ２１２と同様に配置される。
ＮＭＯＳトランジスタ２２４および２３４は、ＮＭＯＳ
トランジスタ２１４と同様に配置される。ＮＭＯＳトラ
ンジスタ２１４、２２４および２３４のしきい値電圧
は、図２中に表記したＶｔｎに相当する。また、ＮＭＯ
Ｓトランジスタ２３４に代えて、ゲートにパワーカット
信号の反転信号／ＰＣＵＴｅを受けるＰＭＯＳトランジ
スタを配置すれば、ディープ・パワーダウンモードにお
けるワード線電圧ＶＰＰをＥｘｔ．Ｖｄｄに設定でき
る。

【０１１１】このような構成とすることにより、ディー
プ・パワーダウンモードにおいて、内部電源電圧発生回
路１１６，１２６および電圧昇圧回路１３６を動作させ
ることなく、周辺回路電源電圧ＶＤＤＰ、メモリアレイ
電源電圧ＶＤＤＳおよびワード線電圧ＶＰＰを、Ｅｘ
ｔ．Ｖｄｄ−Ｖｔｎに設定することができる。この結
果、ディープ・パワーダウンモードにおいては、内部電
源電圧発生回路１１６，１２６および電圧昇圧回路１３
６にそれぞれ入力される参照電圧ＶＲＥＦＰ，ＶＲＥＦ
Ｓ，ＶＲＥＦＤの生成も不要となる。したがって、ディ
ープ・パワーダウンモードにおいて、参照電圧ＶＲＥＦ
Ｐ、ＶＲＥＦＳおよびＶＲＥＦＤは、トランジスタ２１
２、２２２および２３２によって、接地電圧Ｖｓｓにそ
れぞれ固定される。

【０１１２】これに伴い、さらに前段に配置された、参
照電圧発生回路１１０，１２０，１３０と、バッファ回
路１１２、１２２、１３２との動作も不要となり、これ
らの回路群における消費電力を削減することができる。

【０１１３】内部電源回路１００は、さらに、ディープ
・パワーダウンモードにおいて、定電流発生回路１０２
と接地電圧Ｖｓｓとの間を切離すためのＮＭＯＳトラン
ジスタ２００と、ディープ・パワーダウンモードにおい
て外部電源電圧Ｅｘｔ．Ｖｄｄと定電流供給線１０６と
の間を電気的に結合するためのＰＭＯＳトランジスタ２
０２とを含む。

【０１１４】ＮＭＯＳトランジスタ２００は、定電流発
生回路１０２と接地電圧Ｖｓｓとの間に電気的に結合さ
れて、ゲートにパワーカット信号ＰＣＵＴｅを受ける。
ＰＭＯＳトランジスタ２０２は、外部電源電圧Ｅｘｔ．
Ｖｄｄと定電流供給線１０６との間に電気的に結合され
て、反転されたパワーカット信号／ＰＣＵＴｅをゲート
に受ける。

【０１１５】この結果、ディープ・パワーダウンモード
において、定電流発生回路１０２による定電流ＩＣＯＮ
ＳＴの供給が停止されて、消費電力が削減される。ま
た、定電流供給線１０６は、トランジスタ２０２によっ
て、外部電源電圧Ｅｘｔ．Ｖｄｄに固定される。

【０１１６】図７は、参照電圧発生回路の構成を示す回
路図である。図６に示される参照電圧発生回路１１０，
１２０，１３０の構成は同様であるので、図７において
は、参照電圧発生回路１１０の構成について代表的に説
明する。

【０１１７】図７を参照して、参照電圧発生回路１１０
は、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮ０との間に
直列に結合される、抵抗２５０と、ＰＭＯＳトランジス
タ２５１および２５２とを有する。ノードＮ０には、参
照電圧ＶＲＥＦＰ０が生成される。参照電圧ＶＲＥＦＰ
０は、バッファ回路１１２に伝達される。

【０１１８】ＰＭＯＳトランジスタ２５１のゲートは、
定電流供給線１０６と結合される。ＰＭＯＳトランジス
タ２５２のゲートには、パワーカット信号ＰＣＵＴｅが
入力される。

【０１１９】参照電圧発生回路１１０は、さらに、ノー
ドＮ０と接地電圧Ｖｓｓとの間に直列に結合されるＮ個
（Ｎ：自然数）のＰＭＯＳトランジスタ２５３を有す
る。Ｎ個のＰＭＯＳトランジスタ２５３のゲートの各々
は、接地電圧Ｖｓｓと結合される。したがって、Ｎ個の
トランジスタ２５３の各々は、抵抗素子として機能す
る。

【０１２０】このような構成とすることにより、パワー
カット信号ＰＣＵＴｅが非活性状態（Ｌレベル）に設定
される通常モード時には、参照電圧発生回路１１０は、
外部電源電圧Ｅｘｔ．Ｖｄｄから接地電圧Ｖｓｓの間に
生じる動作電流を用いて、参照電圧ＶＲＥＦＰ０を生成
する。ノードＮ０と接地電圧Ｖｓｓとの間の電気抵抗値
を適切に調整することによって、所望の参照電圧ＶＲＥ
ＦＰ０を得ることができる。

【０１２１】図７に示すように、ＰＭＯＳトランジスタ
２５３のそれぞれと並列に、バイパス用のヒューズ素子
２５５をさらに配置することによって、ノードＮ０と接
地電圧Ｖｓｓとの間の電気抵抗値を、ヒューズブローに
よって微調整することが可能となる。

【０１２２】一方、パワーカット信号ＰＣＵＴｅが活性
状態（Ｈレベル）に設定されるディープ・パワーダウン
モードでは、ＰＭＯＳトランジスタ２５２がターンオフ
されるので、外部電源電圧Ｅｘｔ．Ｖｄｄと接地電圧Ｖ
ｓｓの間の貫通電流、すなわち参照電圧発生回路１１０
の動作電流は遮断される。

【０１２３】これにより、ディープ・パワーダウンモー
ドにおいては、動作電流を遮断することによって、不要
となった参照電圧ＶＲＥＦＰ０の生成を中止して、参照
電圧発生回路１１０の消費電力を削減することができ
る。

【０１２４】図８は、図６に示されたバッファ回路の構
成を示す回路図である。図６に示されるバッファ回路１
１２、１２２および１３２の構成は同様であるので、図
８においてはバッファ回路１１２の構成について代表的
に説明する。

【０１２５】図８を参照して、バッファ回路１１２は、
ＰＭＯＳトランジスタ２１０を介して外部電源電圧Ｅｘ
ｔ．Ｖｄｄと電気的に結合されるノードＮ１と、ノード
Ｎ２との間に電気的に結合されるＰＭＯＳトランジスタ
２６０と、ノードＮ１およびＮ３の間に電気的に結合さ
れるＰＭＯＳトランジスタ２６２と、ノードＮ２および
Ｎ４の間に電気的に結合されるＮＭＯＳトランジスタ２
６４と、ノードＮ３およびＮ４の間に電気的に結合され
るＮＭＯＳトランジスタ２６６とを有する。

【０１２６】ＰＭＯＳトランジスタ２６０および２６２
のゲートは、ノードＮ２と結合される。ＮＭＯＳトラン
ジスタ２６４のゲートには、参照電圧発生回路１１０か
らの参照電圧ＶＲＥＦＰ０が入力される。ノードＮ３お
よびトランジスタ２６６のゲートは、参照電圧ＶＲＥＦ
Ｐを伝達する参照電圧配線１１４と結合される。

【０１２７】バッファ回路１１２は、さらに、ノードＮ
４と接地電圧Ｖｓｓとの間に電気的に結合されるＮＭＯ
Ｓトランジスタ２６７を有する。ＮＭＯＳトランジスタ
２６７のゲートには、制御電圧Φ１が入力される。

【０１２８】このような構成とすることにより、トラン
ジスタ２１０がオンする通常モード時においては、制御
電圧Φ１に応じた動作電流がバッファ回路１１２に供給
される。バッファ回路１１２は、動作電流量に応じた応
答速度で、内部電源電圧発生回路１１６に伝達される参
照電圧ＶＲＥＦＰを、参照電圧発生回路１１０からの参
照電圧ＶＲＥＦＰ０と同様のレベルに設定する。このよ
うにバッファ回路１１２を介して、参照電圧ＶＲＥＦＰ
を伝達することによって、参照電圧ＶＲＥＦＰがノイズ
等によって変動することを防止できる。

【０１２９】一方、ディープ・パワーダウンモードにお
いては、パワーカット信号ＰＣＵＴｅの活性化（Ｈレベ
ル）に応答して、トランジスタ２１０がターンオフされ
るので、バッファ回路１１２の動作電流が遮断される。
これにより、不要となった参照電圧ＶＲＥＦＰの生成を
中止して、バッファ回路１１２における消費電力を削減
できる。

【０１３０】再び図６を参照して、内部電源回路１００
は、さらに、ディープ・パワーダウンモードにおいて、
基板電圧発生回路１６０を外部電源電圧Ｅｘｔ．Ｖｄｄ
から切離すためのＰＭＯＳトランジスタ２４０と、内部
電源配線１６８を接地電圧Ｖｓｓと電気的に結合するた
めのＰＭＯＳトランジスタ２４４とをさらに含む。ＰＭ
ＯＳトランジスタ２４０のゲートには、パワーカット信
号ＰＣＵＴｅが入力される。ＰＭＯＳトランジスタ２４
４のゲートには、反転されたパワーカット信号／ＰＣＵ
Ｔｅが入力される。

【０１３１】したがって、ディープ・パワーダウンモー
ドでは、ＰＭＯＳトランジスタ２４０がターンオフされ
るとともに、ＰＭＯＳトランジスタ２４４がターンオン
される。この結果、基板電圧ＶＢＢは、図２に示したよ
うに接地電圧Ｖｓｓに設定される。すなわち、ディープ
・パワーダウンモードにおいて、基板電圧発生回路１６
０は動作する必要がなくなるので、ＰＭＯＳトランジス
タ２４０のターンオフに応答して、基板電圧発生回路１
６０の動作電流を遮断することによって、基板電圧発生
回路１６０における消費電力を削減することができる。

【０１３２】内部電源回路１００は、さらに、外部入力
信号用参照電圧ＶＲＥＦＩを生成する外部入力信号用参
照電圧発生回路２７０をさらに含む。外部入力信号用参
照電圧ＶＲＥＦＩは、入力初段回路５０に伝達されて、
入力信号がＨレベル／Ｌレベルのいずれであるかを認識
するために用いられる。

【０１３３】図９は、外部入力信号用参照電圧発生回路
２７０の構成を示す回路図である。図９を参照して、外
部入力信号用参照電圧発生回路２７０は、外部電源電圧
Ｅｘｔ．ＶｄｄとノードＮ５との間に直列に結合され
る、抵抗２７１と、ＰＭＯＳトランジスタ２７２および
２７３とを有する。ノードＮ５には、外部入力信号用参
照電圧ＶＲＥＦＩが生成される。

【０１３４】外部入力信号用参照電圧発生回路２７０
は、さらに、ノードＮ５と接地電圧Ｖｓｓとの間に直列
に結合されるＭ個（Ｍ：自然数）のＰＭＯＳトランジス
タ２７４を有する。Ｎ個のＰＭＯＳトランジスタ２７４
のゲートの各々は、接地電圧Ｖｓｓと結合される。した
がって、Ｎ個のトランジスタ２７４の各々は、抵抗素子
として機能する。

【０１３５】ＰＭＯＳトランジスタ２７２のゲートに
は、参照電圧ＶＲＥＦＳおよびＶＲＥＦＰの一方が選択
的に入力される。ＰＭＯＳトランジスタ２７２のゲート
には、パワーカット信号ＰＣＵＴｅが入力される。

【０１３６】このような構成とすることにより、通常モ
ードでは、外部入力信号用参照電圧ＶＲＥＦＩのレベル
を切換えることができる。たとえば、参照電圧ＶＲＥＦ
Ｐ（２．５Ｖ）がＰＭＯＳトランジスタ２７２のゲート
に入力される場合には、外部入力信号用参照電圧ＶＲＥ
ＦＩは１．４Ｖに設定される。一方、ＰＭＯＳトランジ
スタ２７２のゲートに参照電圧ＶＲＥＦＳ（２．０Ｖ）
が入力される場合には、外部入力信号用参照電圧ＶＲＥ
ＦＩは０．９Ｖに設定される。このような構成とするこ
とにより、異なるＩ／Ｏ信号レベルの入力信号につい
て、外部入力信号用参照電圧ＶＲＥＦＩを切換えて対応
することが可能となる。

【０１３７】図９に示すように、ＰＭＯＳトランジスタ
２７４のそれぞれと並列に、バイパス用のヒューズ素子
２７５を配置することによって、外部入力信号用参照電
圧ＶＲＥＦＩのレベルを、ヒューズブローによって微調
整することが可能となる。

【０１３８】一方、ディープ・パワーダウンモードで
は、入力信号が外部から入力されることはないので、外
部入力信号用参照電圧ＶＲＥＦＩは不要となる。したが
って、ディープ・パワーダウンモードにおいては、パワ
ーカット信号ＰＣＵＴｅの活性化（Ｈレベル）に応答
し、ＰＭＯＳトランジスタ２７３をターンオフして動作
電流を遮断することにより、外部入力信号用参照電圧発
生回路２７０の消費電力を削減することができる。

【０１３９】以上説明したように、内部電源回路１００
においては、ディープ・パワーダウンモードにおける消
費電力を大幅に削減することが可能となる。

【０１４０】また、パワーカット信号ＰＣＵＴｅは、外
部電源電圧Ｅｘｔ．Ｖｄｄを遮断するためのＮＭＯＳト
ランジスタ２１４、２２４および２３４等のゲートに入
力されるので、そのＬレベルおよびＨレベルは、接地電
圧Ｖｓｓおよび外部電源電圧Ｅｘｔ．Ｖｄｄにそれぞれ
設定する必要がある。

【０１４１】［ディープ・パワーダウンモードからスム
ーズに復帰するための構成］既に説明したように、ディ
ープ・パワーダウンモードから通常モードへの復帰は、
外部クロックイネーブル信号ＥＸＴＣＫＥに応答して実
行される。半導体記憶装置１０００内においては、外部
クロックイネーブル信号ＥＸＴＣＫＥをバッファリング
して生成される内部クロックイネーブル信号ＩＮＴＣＫ
Ｅに基づいて、このようなモードの復帰が制御される。
したがって、ディープ・パワーダウンモードにおいて、
周辺回路電源電圧ＶＤＤＰをＥｘｔ．Ｖｄｄ−Ｖｔｎに
設定する場合においても、外部クロックイネーブル信号
ＥＸＴＣＫＥのレベル遷移を正確に反映して、内部クロ
ックイネーブル信号ＩＮＴＣＫＥを生成する構成が必要
である。

【０１４２】図１０は、内部クロックイネーブル信号生
成回路２８０の構成を示す回路図である。内部クロック
イネーブル信号生成回路２８０は、たとえば、入力初段
回路５０内に配置される。

【０１４３】図１０を参照して、内部クロックイネーブ
ル信号生成回路２８０は、外部電源電圧Ｅｘｔ．Ｖｄｄ
によって駆動される論理ゲート２８１と、周辺回路電源
電圧ＶＤＤＰによって駆動される論理ゲート２８２〜２
８５とを有する。

【０１４４】論理ゲート２８１は、外部クロックイネー
ブル信号ＥＸＴＣＫＥと、パワーカット信号ＰＣＵＴｅ
のＮＡＮＤ演算結果を出力する。論理ゲート２８２は、
外部クロックイネーブル信号ＥＸＴＣＫＥとパワーカッ
ト信号の反転信号とのＮＡＮＤ演算結果を出力する。

【０１４５】したがって、論理ゲート２８１は、パワー
カット信号ＰＣＵＴｅがＨレベルに設定されるディープ
・パワーダウンモードにおいて、外部クロックイネーブ
ル信号ＥＸＴＣＫＥのバッファとして動作する。一方、
論理ゲート２８２は、パワーカット信号ＰＣＵＴｅがＬ
レベルに設定される通常モードにおいて、外部クロック
イネーブル信号ＥＸＴＣＫＥを受けるバッファとして動
作する。

【０１４６】インバータ２８３および２８４は、論理ゲ
ート２８１および２８２のそれぞれ出力を反転する。論
理ゲート２８５は、インバータ２８３および２８４の出
力のＯＲ減算結果を内部クロックイネーブル信号ＩＮＴ
ＣＫＥとして出力する。

【０１４７】このような構成とすることにより、通常モ
ード時においては、周辺回路電源電圧ＶＤＤＰによって
駆動されるバッファ（論理ゲート２８２）によって内部
クロックイネーブル信号ＩＮＴＣＫＥが生成される。一
方、ディープ・パワーダウンモードにおいては、外部電
源電圧Ｅｘｔ．Ｖｄｄによって駆動されるバッファ（論
理ゲート２８１）によって、内部クロックイネーブル信
号ＩＮＴＣＫＥが生成される。

【０１４８】この結果、通常モードおよびディープ・パ
ワーダウンモードのいずれにおいても、外部クロックイ
ネーブル信号ＥＸＴＣＫＥのレベル遷移を正確に反映し
て、内部クロックイネーブル信号ＩＮＴＣＫＥを生成す
ることができる。

【０１４９】内部クロックイネーブル信号ＩＮＴＣＫＥ
は、周辺回路制御部６０に含まれるパワーカット信号生
成回路３００に伝達される。

【０１５０】パワーカット信号生成回路３００は、イン
バータ３０２とフリップフロップ３０４と、レベル変換
回路３０６とを含む。インバータ３０２とフリップフロ
ップ３０４とは、周辺回路電源電圧ＶＤＤＰによって駆
動される。

【０１５１】インバータ３０２は、内部クロックイネー
ブル信号ＩＮＴＣＫＥを反転して出力する。インバータ
３０２の出力は、フリップフロップ３０４に対して、リ
セット入力として与えられる。一方、フリップフロップ
３０４のセット入力には制御信号／ＤＰＤが与えられ
る。制御信号／ＤＰＤは、ディープ・パワーダウンモー
ドのエントリ条件が整った場合にＬレベルに設定される
信号である。たとえば、図４に示すエントリ方式に従え
ば、制御信号／ＤＰＤは、制御信号Ｓ０Ｄでの非活性化
に応答してＬレベルに活性化される。また、図５に示す
モードエントリ方式に従えば、ディープ・パワーダウン
モードエントリコマンドＤＰＥの入力に応答して、制御
信号／ＤＰＤはＬレベルに活性化される。

【０１５２】したがって、フリップフロップ３０４の出
力信号は、制御信号／ＤＰＤのＬレベルへの活性化に応
答して、Ｈレベルにセットされ、内部クロックイネーブ
ル信号ＩＮＴＣＫＥのＨレベルへの遷移に応答してＬレ
ベルにリセットされる。

【０１５３】レベル変換回路３０６は、フリップフロッ
プ３０４の出力信号を接地電圧Ｖｓｓ〜外部電源電圧Ｅ
ｘｔ．Ｖｄｄ振幅にレベル変換して、パワーカット信号
ＰＣＵＴｅを生成する。

【０１５４】これにより、図４および図５に示したモー
ドエントリ方式に従って、パワーカット信号ＰＣＵＴｅ
を設定することができる。さらに、ディープ・パワーダ
ウンモードから通常モードへの復帰を確実に実行でき
る。

【０１５５】ディープ・パワーダウンモードから通常モ
ードへの復帰時には、内部電源回路内の内部電源電圧発
生回路１１６，１２６および電圧昇圧回路１３６を早急
に動作させて、内部電源電圧を再び切換える必要があ
る。したがって、ディープ・パワーダウンモードでは接
地電圧Ｖｓｓに固定される参照電圧ＶＲＥＦＰ，ＶＲＥ
ＦＳ、ＶＲＥＦＤを、高速に所定レベルまで復帰させる
必要が生じる。特に、外部電源電圧Ｅｘｔ．Ｖｄｄを昇
圧するワード線電圧ＶＰＰに対応する参照電圧ＶＲＥＦ
Ｄを高速に生成する必要がある。

【０１５６】図１１は、通常モードへの復帰時に応答性
の高いバッファ回路の構成を示す回路図である。図１１
においては、ワード線電圧ＶＰＰに対応するバッファ回
路１３２の構成が代表的に示される。

【０１５７】図１１を参照して、バッファ回路１３２
は、図８に示されるバッファ回路と同様に配置される、
ＰＭＯＳトランジスタ２６０，２６２およびＮＭＯＳト
ランジスタ２６４，２６６，２６７に加えて、ＮＭＯＳ
トランジスタ２６７と並列に接続されるＮＭＯＳトラン
ジスタ２６８を有する点で異なる。

【０１５８】ＮＭＯＳトランジスタ２６８は、ノードＮ
４と接地電圧Ｖｓｓの間に電気的に結合されて、パワー
オンリセット信号／ＰＯＲｒの活性化（Ｌレベル）に応
答してターンオンする。

【０１５９】パワーオンリセット信号／ＰＯＲｒは、通
常、起動時において一定期間活性化されるが、本実施の
形態においては、これに加えて、ディープ・パワーダウ
ンモードから通常モードへの復帰時においても、所定期
間Ｌレベルに活性化される。

【０１６０】このような構成とすることにより、図１１
に示されるバッファ回路１３２は、図８に示された構成
を有するバッファ回路と比較して、パワーオンリセット
信号／ＰＯＲｒの活性化期間における動作電流を増加さ
せて、通常モードへの復帰時に参照電圧ＶＲＥＦＰを接
地電圧Ｖｓｓから高速に立ち上げることができる。

【０１６１】図１２は、パワーオンリセット信号生成回
路３１０の構成を示す回路図である。

【０１６２】図１２を参照して、パワーオンリセット信
号生成回路３１０は、外部電源電圧Ｅｘｔ．Ｖｄｄとノ
ードＮ６との間に電気的に結合されるＰＭＯＳトランジ
スタ３１１と、ノードＮ６およびＮ７の間に電気的に結
合されるＰＭＯＳトランジスタ３１２と、ノードＮ７お
よび接地電圧Ｖｓｓの間に電気的に結合されるＮＭＯＳ
トランジスタ３１３と、ノードＮ７の電圧レベルを反転
してパワーオンリセット信号／ＰＯＲｒを生成するイン
バータ３１５とを有する。

【０１６３】ＰＭＯＳトランジスタのゲートには、反転
されたパワーカット信号／ＰＣＵＴｅが入力される。ノ
ードＮ６には、参照電圧発生回路１３０からの参照電圧
ＶＲＥＦＤ０が印加される。ＰＭＯＳトランジスタ３１
２およびＮＭＯＳトランジスタ３１３は、参照電圧配線
１１４と結合されるゲートを有し、インバータを構成す
る。

【０１６４】ディープ・パワーダウンモードにおいて
は、ＰＭＯＳトランジスタ３１１がターンオンするとと
もに、参照電圧ＶＲＥＦＤは、接地電圧Ｖｓｓに固定さ
れる。この結果、ＰＭＯＳトランジスタ３１２がオン
し、ＮＭＯＳトランジスタ３１３がオフすることにな
る。したがって、パワーオンリセット信号／ＰＯＲｒ
は、通常モードへの復帰に備えて、Ｌレベルに活性化さ
れる。

【０１６５】ディープ・パワーダウンモードから通常モ
ードへ切換えられると、参照電圧発生回路１３０からの
参照電圧ＶＲＥＦＤ０およびＶＲＥＦＤは、通常モード
におけるワード線電圧ＶＰＰの目標レベルに対応する電
圧に変化を始める。したがって、参照電圧ＶＲＥＦＤが
ＮＭＯＳトランジスタ３１３のしきい値電圧に相当する
所定電圧を超えるまでの所定期間、ＮＭＯＳトランジス
タ３１３はオフ状態を維持するので、パワーオンリセッ
ト信号／ＰＯＲｒの活性状態（Ｌレベル）も維持され
る。

【０１６６】その後、参照電圧ＶＲＥＦＤが当該所定電
圧を超えると、ＮＭＯＳトランジスタ３１３がオンする
ので、パワーオンリセット信号／ＰＯＲｒはＨレベルに
非活性化される。

【０１６７】このような構成とすることにより、通常モ
ードへの復帰時にＰＭＯＳトランジスタ２１０のターン
オンに応答して、バッファ回路１３２の動作電流経路が
確保されると、ＮＭＯＳトランジスタ２６７および２６
８の双方によって、バッファ回路３１２の動作電流を供
給することができる。この結果、ディープ・パワーダウ
ンモードから通常モードへの復帰時において、参照電圧
ＶＲＥＦＰの接地電圧Ｖｓｓからの立上がりを高速化し
て、ワード線電圧ＶＰＰを速やかに復帰させることがで
きる。

【０１６８】なお、図１１に示したバッファ回路の構成
は、周辺回路電源電圧ＶＤＤＰおよびメモリアレイ電源
電圧ＶＤＤＳにそれぞれ対応する、図７に示したバッフ
ァ回路１１２および１２２にも適用することができる。
この場合には、図１２に示したパワーオンリセット信号
生成回路を、バッファ回路１１２、１２２および１３２
で共有することも可能である。

【０１６９】［実施の形態２］実施の形態２において
は、異なるレベルの外部電源電圧に対応して、内部電源
電圧の制御応答性を一様に維持するための、内部電源回
路の構成について説明する。

【０１７０】図１３は、外部電源電圧レベルに対応し
た、内部電源電圧の設定レベルの相違を説明する図であ
る。

【０１７１】図１３を参照して、実施の形態２において
は、外部電源電圧として、２．５Ｖ系と、それよりも高
い２．７Ｖ系の２種類が適用されるケースを考える。

【０１７２】２．７Ｖ系外部電源電圧の適用時には、メ
モリアレイ電源電圧ＶＤＤＳおよび周辺回路電源電圧Ｖ
ＤＤＰは、外部電源電圧Ｅｘｔ．Ｖｄｄ（２．７Ｖ）を
降圧して、２．０Ｖおよび２．５Ｖにそれぞれ設定され
る。ワード線電圧ＶＰＰは、外部電源電圧Ｅｘｔ．Ｖｄ
ｄ（２．７Ｖ）を昇圧して、３．７Ｖに設定される。ま
た、基板電圧ＶＢＢは、負電圧−１Ｖに設定される。

【０１７３】これに対して、２．５Ｖ系外部電源電圧適
用時には、メモリアレイ電源電圧ＶＤＤＳ、ワード線電
圧ＶＰＰおよび基板電圧ＶＢＢは、２．７Ｖ系外部電源
電圧適用時と同様に、２．０Ｖ、３．７Ｖおよび−１Ｖ
にそれぞれ設定される。

【０１７４】しかしながら、外部電源電圧Ｅｘｔ．Ｖｄ
ｄが低い２．５Ｖ系では、ドライバ駆動力の低下によっ
て、内部電源電圧の制御応答性が妨げられるおそれがあ
るので、メモリセルアレイ電源電圧発生系において、コ
ンパレータおよびドライバの速応性アップが図られる。
同様の理由から、ワード線電圧ＶＰＰの発生系において
も、ポンプキャパシタのサイズアップ等を図って、昇圧
動作速度を上昇させる必要が生じる。

【０１７５】２．５Ｖ系外部電源電圧適用時において
は、周辺回路電源電圧ＶＤＤＰ（２．５Ｖ）は、外部電
源電圧Ｅｘｔ．Ｖｄｄをそのまま用いることができる。
以下においては、このような外部電源電圧が適用される
場合を、「外部電源電圧直結モード」とも称する。外部
電源電圧直結モードでは、周辺回路電源電圧ＶＤＤＰを
供給する内部電源配線１１８と外部電源配線とを直結す
るとともに、そのドライバもサイズアップして電流供給
能力の向上を図る。

【０１７６】次に、実施の形態２に従う、周辺回路電源
電圧ＶＤＤＰ発生系の構成について説明する。実施の形
態２に従う構成においては、周辺回路電源電圧ＶＤＤＰ
発生系において、図６に示した参照電圧発生回路１１
０、バッファ回路１１２および内部電源電圧発生回路１
１６に代えて、参照電圧発生回路４１０、バッファ回路
４１２および内部電源電圧発生回路４１６が配置され
る。

【０１７７】図１４は、実施の形態２に従う参照電圧発
生回路４１０の構成を示す回路図である。

【０１７８】図１４を参照して、参照電圧発生回路４１
０は、図７に示した、実施の形態１に従う参照電圧発生
回路の構成と比較して、論理ゲート４１５をさらに有す
る点で異なる。

【０１７９】論理ゲート４１５は、パワーカット信号Ｐ
ＣＵＴｅと、制御信号ＶＤ１のＯＲ演算結果を出力す
る。論理ゲート４１５の出力は、ＰＭＯＳトランジスタ
２５２のゲートに入力される。

【０１８０】制御信号ＶＤ１は、外部電源電圧Ｅｘｔ．
Ｖｄｄの電圧レベルに応じて設定される。具体的には、
外部電源電圧直結モードに対応する外部電源電圧の適用
時、すなわち図１３の例では２．５Ｖ系外部電源電圧が
適用される場合に、制御信号ＶＤ１はＨレベルに設定さ
れる。既に説明したように、２．５Ｖ系外部電源電圧の
適用時には、外部電源電圧Ｅｘｔ．Ｖｄｄと内部電源配
線１１８とを直結して周辺回路電源電圧ＶＤＤＰを生成
するので、参照電圧ＶＲＥＦＰ０の生成は不要となる。

【０１８１】外部電源電圧直結モードよりも高い外部電
源電圧が適用される場合、すなわち図１３の例では２．
７Ｖ系外部電源電圧が適用される場合には、制御信号Ｖ
Ｄ１はＬレベルに設定される。

【０１８２】このような構成とすることにより、ＰＭＯ
Ｓトランジスタ２５２は、ディープ・パワーダウンモー
ド時に加えて、通常モード時においても、適用される外
部電源電圧レベルに応じてターンオフされる。これに伴
い、参照電圧ＶＲＥＦＰ０の生成が不要となる外部電源
電圧直結モードにおいて、参照電圧発生回路４１０にお
ける動作電流を遮断して、消費電力を削減できる。

【０１８３】図１５は、実施の形態２に従うバッファ回
路４１２への電流供給を説明する回路図である。

【０１８４】図１５を参照して、バッファ回路４１２の
構成は、図８に示したバッファ回路１１２と同様である
が、実施の形態２においては動作電流の供給態様が異な
る。

【０１８５】外部電源電圧Ｅｘｔ．Ｖｄｄとバッファ回
路４１２との間に電気的に結合されるＰＭＯＳトランジ
スタ２１０のゲートには、図１４と同様の論理ゲート４
１５の出力が与えられる。したがって、参照電圧発生回
路４１０と同様に、参照電圧ＶＲＥＦＰの生成が不要と
なる外部電源電圧直結モードにおいて、バッファ回路４
１２の動作電流を遮断して消費電力を削減できる。

【０１８６】図１６は、実施の形態２に従う内部電源電
圧発生回路４１６の構成を示す回路図である。

【０１８７】図１６を参照して、内部電源電圧発生回路
４１６は、コンパレータ４３０と、ＰＭＯＳトランジス
タ４３２と、ＮＭＯＳトランジスタ４３４と、論理ゲー
ト４３６，４３７と、インバータ４３８と、内部電源電
流供給部４４０とを有する。内部電源電流供給部４４０
は、ドライバトランジスタ４４２，４４５を有する。

【０１８８】コンパレータ４３０は、周辺回路電源電圧
ＶＤＤＰに対応する参照電圧ＶＲＥＦＰと周辺回路電源
電圧ＶＤＤＰとの電圧差を増幅してノードＮ８に出力す
る。具体的には、ノードＮ８の電圧は、ＶＤＤＰ＞ＶＲ
ＥＦＰの場合Ｈレベル（外部電源電圧Ｅｘｔ．Ｖｄｄ）
側に設定され、ＶＤＤＰ＜ＶＲＥＦＰの場合Ｌレベル
（接地電圧Ｖｓｓ）側に設定される。

【０１８９】ＰＭＯＳトランジスタ４３２は、外部電源
電圧Ｅｘｔ．Ｖｄｄとコンパレータ４３０との間に電気
的に結合される。ＮＭＯＳトランジスタ４３４は、ノー
ドＮ８および接地電圧Ｖｓｓの間に電気的に結合され
る。

【０１９０】論理ゲート４３６は、制御信号ＶＤ１およ
びテストモード信号ＴＭＤＶのＯＲ演算結果をＰＭＯＳ
トランジスタ４３２のゲートに与える。テストモード信
号ＴＭＤＶは、動作テスト時に、外部電源電圧直結モー
ドに対応するテストを試験的に実行するときに、Ｈレベ
ルに活性化される。

【０１９１】論理ゲート４３７は、論理ゲート４３６と
同様に、制御信号ＶＤ１およびテストモード信号ＴＭＤ
ＶのＯＲ演算結果を出力する。論理ゲート４３７の出力
は、ＮＭＯＳトランジスタ４３４のゲートに与えられ
る。

【０１９２】ドライバトランジスタ４４２は、ノードＮ
８と結合されたゲートを有し、外部電源配線９０と内部
電源配線１１８との間に電気的に結合される。ドライバ
トランジスタ４４５は、ドライバトランジスタ４４２と
並列に、外部電源配線９０と内部電源配線１１８との間
に電気的に結合される。ドライバトランジスタ４４２お
よび４４５は、ＰＭＯＳトランジスタで構成される。ド
ライバトランジスタ４４５のゲートには、インバータ４
３８によって反転された論理ゲート４３７の出力が入力
される。

【０１９３】このような構成とすることにより、通常動
作時にはテストモード信号ＴＭＤＶがＬレベルに設定さ
れるので、外部電源電圧直結モードよりも高い２．７Ｖ
系外部電源電圧が適用される（制御信号ＶＤ１はＬレベ
ル）場合には、論理ゲート４３６および４３７の出力
は、Ｌレベルに設定される。したがって、ＰＭＯＳトラ
ンジスタ４３２はオンし、ＮＭＯＳトランジスタ４３４
はオフする。さらに、ドライバトランジスタ４４５も強
制的にターンオフされる。したがって、ノードＮ８の電
圧、すなわちコンパレータ４３０の電圧比較結果に応じ
て、ドライバトランジスタ４４２は、外部電源配線９０
から内部電源配線１１８に対して、内部電源電流を供給
する。

【０１９４】これに対して、外部電源電圧直結モードに
対応する２．５Ｖ系外部電源電圧が適用される（制御信
号ＶＤ１はＨレベル）場合には、論理ゲート４２６およ
び４２７の出力は、Ｈレベルに設定される。したがっ
て、ＰＭＯＳトランジスタ４３２はオフし、ＮＭＯＳト
ランジスタ４３４はオンする。

【０１９５】したがって、コンパレータ４３０の動作電
流が遮断されるとともに、ノードＮ８は接地電圧Ｖｓｓ
に固定される。この結果、並列に配置されるドライバト
ランジスタ４４２および４４５の両方が強制的にターン
オンされ、外部電源配線９０と内部電源配線１１８とを
結合することによって、内部電源電流が供給される。

【０１９６】この結果、外部電源電圧が低く、ドライバ
トランジスタの電流供給能力が相対的に低下する外部電
源電圧直結モードにおいても、周辺回路電源電圧ＶＤＤ
Ｐの制御応答性を同様に確保できる。

【０１９７】また、動作テスト時にテストモード信号Ｔ
ＭＤＶをＨレベルに設定した場合には、論理ゲート４３
６および４３７の出力がＨレベルに強制的に変化するの
で、通常動作時における外部電源電圧直結モードと同様
の回路動作を試験的に実行することができる。

【０１９８】図１７は、実施の形態２に従う内部電源電
圧発生回路４２６の構成を示す回路図である。

【０１９９】図１７を参照して、内部電源電圧発生回路
４２６は、コンパレータ４５０と、コンパレータ４５０
の動作電流量を制御するためのＮＭＯＳトランジスタ４
５２，４５４，４５６と、トランスファーゲート４５９
と、内部電源電流供給部４６０と、論理ゲート４５７，
４６６と、インバータ４６７と、ＰＭＯＳトランジスタ
４６８とを含む。内部電源電流供給部４６０は、ドライ
バトランジスタ４６２および４６５を有する。

【０２００】コンパレータ４５０は、メモリアレイ電源
電圧ＶＤＤＳに対応する参照電圧ＶＲＥＦＳとメモリア
レイ電源電圧ＶＤＤＳとの電圧差を増幅してノードＮ９
に出力する。具体的には、ＶＤＤＳ＞ＶＲＥＦＳの場合
にはノードＮ９はＨレベル（外部電源電圧Ｅｘｔ．Ｖｄ
ｄ）側に設定され、ＶＤＤＳ＜ＶＲＥＦＳの場合にはノ
ードＮ９にはＬレベル（接地電圧Ｖｓｓ）側に設定され
る。

【０２０１】ＮＭＯＳトランジスタ４５２、４５４およ
び４５６は、コンパレータ４５０と接地電圧Ｖｓｓとの
間に並列に接続される。ＮＭＯＳトランジスタ４５２の
ゲートには論理ゲート４５７の出力が入力される。論理
ゲート４５７は、制御信号ＶＤ１およびテストモード信
号ＴＭＤＶのＯＲ演算結果を出力するＯＲゲートと、こ
のＯＲゲートの出力と制御信号ＳＲＥＦの反転信号との
間のＡＮＤ演算結果を出力するＡＮＤゲートとを有す
る。制御信号ＳＲＥＦは、セルフリフレッシュコマンド
の実行時にＨレベルに設定され、それ以外の期間におい
てはＬレベルに設定される。

【０２０２】このような構成とすることにより、ＮＭＯ
Ｓトランジスタ４５２のゲート電圧は、セルフリフレッ
シュコマンド実行時には強制的にＬレベル（接地電圧Ｖ
ｓｓ）に設定される。セルフリフレッシュコマンド実行
時以外においては、制御信号ＶＤ１もしくはテストモー
ド信号ＴＭＤＶがＨレベルに設定されたとき、すなわ
ち、外部電源電圧直結モードに対応する２．５Ｖ系外部
電源電圧が適用されたとき、もしくは動作テスト時に所
定の動作テストが指示されたときにおいて、ＮＭＯＳト
ランジスタ４５２のゲート電圧はＨレベル（外部電源電
圧Ｅｘｔ．Ｖｄｄ）に設定される。

【０２０３】ＮＭＯＳトランジスタ４５４のゲートに
は、制御信号ＳＲＥＦの反転信号が入力される。この結
果、ＮＭＯＳトランジスタ４５４は、セルフリフレッシ
ュコマンド実行時にターンオフされ、それ以外の期間に
は、ターンオンされる。ＮＭＯＳトランジスタ４５６の
ゲートには、制御電圧Φ１が入力される。これにより、
ＮＭＯＳトランジスタ４５６は、微小電流をコンパレー
タ４５０に対して、常時供給する。

【０２０４】したがって、コンパレータ４５０の動作電
流は、セルフリフレッシュコマンド実行時においてはＮ
ＭＯＳトランジスタ４５６のみによって供給される。セ
ルフリフレッシュコマンド実行時以外においては、外部
電源電圧直結モードよりも高い外部電源電圧が適用され
る場合には、ＮＭＯＳトランジスタ４５４および４５６
によって、コンパレータ４５０の動作電流が供給され、
外部電源電圧直結モードに対応する外部電源電圧が適用
される場合には、ＮＭＯＳトランジスタ４５２、４５４
および４５６によってコンパレータ４５０の動作電流が
供給される。

【０２０５】このような構成とすることにより、外部電
源電圧直結モードにおけるコンパレータ４５０の応答速
度は、外部電源電圧直結モードよりも高い外部電源電圧
が適用される場合よりも向上する。また、セルフリフレ
ッシュコマンド実行時において、コンパレータ４５０の
動作電流を絞って、消費電流を削減することができる。
セルフリフレッシュ実行時においては、メモリアレイ部
１０における消費電流が少ないため、メモリアレイ電源
電圧ＶＤＤＳに要求される制御応答性は厳しくないから
である。

【０２０６】ドライバトランジスタ４６２および４６５
は、外部電源配線９０および内部電源配線１２８の間に
並列に接続されるＰＭＯＳトランジスタでそれぞれ構成
される。ドライバトランジスタ４６２のゲートは、ノー
ドＮ９と結合される。ドライバトランジスタ４６５のゲ
ートは、トランスファーゲート４５９を介してノードＮ
９と結合される。さらに、ドライバトランジスタ４６５
のゲートは、ＰＭＯＳトランジスタ４６８を介して外部
電源電圧Ｅｘｔ．Ｖｄｄとも電気的に結合される。

【０２０７】トランスファーゲート４５９は、論理ゲー
ト４６６の出力に応答してオン／オフする。具体的に
は、制御信号ＶＤ１もしくはテストモード信号ＴＭＤＶ
がＨレベルに設定された場合において、トランスファー
ゲート４５９はオンする。一方、制御信号ＶＤ１および
テストモード信号ＴＭＤＶの両方がＬレベルに設定され
ている場合には、トランスファーゲート４５９はオフす
る。

【０２０８】ＰＭＯＳトランジスタ４６８は、外部電源
電圧Ｅｘｔ．Ｖｄｄとドライバトランジスタ４６５のゲ
ートとの間に電気的に結合され、論理ゲート４６６の出
力をゲートに受ける。

【０２０９】このような構成とすることにより、外部電
源電圧直結モードよりも高い外部電源電圧が適用される
場合には、ＰＭＯＳトランジスタ４６８がオンする一方
で、トランスファーゲート４５９はオフされる。したが
って、ドライバトランジスタ４６５は強制的にターンオ
フされるので、ドライバトランジスタ４６２によって、
ノードＮ９の電圧に応じて、外部電源配線９０から内部
電源配線１２８に対して内部電源電流が供給される。

【０２１０】これに対して、外部電源電圧直結モードに
おいては、トランスファーゲート４５９がオンする一方
で、ＰＭＯＳトランジスタ４６８がオフされる。この結
果、ノードＮ９は、ドライバトランジスタ４６２および
４６５のゲートと結合される。したがって、並列に配置
されたドライバトランジスタ４６２および４６５によっ
て、内部電源電流を供給することができるので、ドライ
バトランジスタの電流駆動力が相対的に低下する外部電
源電圧直結モードにおいても、メモリアレイ電源電圧Ｖ
ＤＤＳの制御応答性を維持できる。

【０２１１】また、動作テスト時において、テストモー
ド信号ＴＭＤＶをＨレベルに設定することによって、論
理ゲート４５７および４６６の出力をＨレベルに設定で
きるので、外部電源電圧直結モードの回路動作を試験的
に実行できる。

【０２１２】さらに、実施の形態２に従う構成において
は、図６に示した電圧昇圧回路１３６に代えて、電圧昇
圧回路４７０が配置される。

【０２１３】図１８は、実施の形態２に従う電圧昇圧回
路４７０の構成を示すブロック図である。

【０２１４】図１８を参照して、電圧昇圧回路４７０
は、非常時用検出部５００と、アクティブ時用検出部５
１０と、スタンバイ時用検出部５２０と、アクティブ検
出部制御回路５３０と、昇圧ユニット制御回路５４５
と、アクティブ昇圧ユニット５５０と、スタンバイ昇圧
ユニット５７０とを含む。

【０２１５】非常時用検出部５００は、動作時におい
て、ワード線電圧ＶＰＰが対応する参照電圧ＶＲＥＦＤ
よりも低下したときに、検出信号ＬＯＷＥをＨレベルに
活性化する。アクティブ時用検出部５１０およびスタン
バイ時用検出部５２０は、非常時用検出部５００と同様
に動作し、それぞれの動作時において、ワード線電圧Ｖ
ＰＰが対応する参照電圧ＶＲＥＦＤよりも低下したとき
に、対応する検出信号ＬＯＷＮおよびＬＯＷＳをそれぞ
れＨレベルに活性化する。

【０２１６】スタンバイ時用検出部５２０は、常時動作
する。非常時用検出部５００は、セルフリフレッシュコ
マンドの実行期間を除いて、スタンバイ時用検出部５２
０の検出信号ＬＯＷＳの活性化に応答して動作する。ア
クティブ時用検出部５１０は、検出部活性化信号ＡＣＴ
ｅの活性化に応答して動作する。

【０２１７】アクティブ検出部制御回路５３０は、内部
クロックイネーブル信号ＩＮＴＣＫＥのＨレベル期間も
しくは、セルフリフレッシュコマンド実行期間におい
て、制御信号ＡＣＴＯＲまたは検出信号ＬＯＷＮの活性
化期間（Ｈレベル）に応答して、検出部活性化信号ＡＣ
Ｔｅを活性状態（Ｈレベル）に設定する。

【０２１８】昇圧ユニット制御回路５４５は、非常時用
検出部５００およびアクティブ時用検出部５１０のそれ
ぞれからの検出信号ＬＯＷＥおよびＬＯＷＮと、制御信
号ＡＣＴＯＲとに基づいて、アクティブ昇圧ユニット５
５０を動作させるためのイネーブル信号／ＰＭｅを生成
する。アクティブ昇圧ユニット５５０は、イネーブル信
号／ＰＭｅの活性化期間において動作する。

【０２１９】昇圧ユニット制御回路５４５は、検出信号
ＬＯＷＥの活性化期間において、イネーブル信号／ＰＭ
ｅを活性化する。さらに、昇圧ユニット制御回路５４５
は、検出信号ＬＯＷＮがＨレベルに活性化された場合に
は、制御信号ＡＣＴＯＲまたは検出信号ＬＯＷＥがＨレ
ベルに活性化されていることを条件に、イネーブル信号
／ＰＭｅを活性化する。この場合には、一旦活性化され
たイネーブル信号／ＰＭｅは、検出信号ＬＯＷＮが非活
性化（Ｌレベル）されるまでの間、活性状態が維持され
る。

【０２２０】アクティブ昇圧ユニット５５０は、リング
発振器５５５と、分周回路５６０と、並列に配置された
ポンプ回路６００ａ，６００ｂを有する。

【０２２１】リング発振器５５５は、イネーブル信号／
ＰＭｅの活性化に応答して動作して、発振信号ＰＣＬＫ
０を生成する。分周回路５６０は、発振信号ＰＣＬＫ０
を分周して、周期Ｔｃ２のポンプクロックＰＣＬＫを生
成する。

【０２２２】ポンプ回路６００ａおよび６００ｂは、ポ
ンプクロックＰＣＬＫに応答して、外部電源電圧Ｅｘ
ｔ．Ｖｄｄをチャージポンプ動作によって昇圧して、内
部電源配線１３８にワード線電圧ＶＰＰを出力する。

【０２２３】スタンバイ昇圧ユニット５７０は、リング
発振器５７５とポンプ回路６１０とを有する。リング発
振器５７５は、スタンバイ時用検出部５２０の検出信号
ＬＯＷＳの活性化に応答して動作状態に設定され、周期
Ｔｃ１（＞Ｔｃ２）の周期を有するポンプクロックを生
成する。ポンプ回路６１０は、リング発振器５７５が生
成するポンプクロックＰＣＬＫに応答して、外部電源電
圧Ｅｘｔ．Ｖｄｄを昇圧して、内部電源配線１３８にワ
ード線電圧ＶＰＰを生成する。

【０２２４】アクティブ昇圧ユニット５５０で用いられ
るポンプクロックの周期は、アクティブ昇圧ユニット５
５０で用いられるポンプクロックの周期よりも短く設定
される。また、アクティブ昇圧ユニット５５０内のチャ
ージポンプキャパシタの容量は、スタンバイ昇圧ユニッ
ト５７０内のチャージポンプキャパシタよりも大きく設
計される。したがって、アクティブ昇圧ユニット５５０
は、その消費電力は相対的に大きいものの、高速に昇圧
動作を行なえる。一方、スタンバイ昇圧ユニット５７０
は、昇圧動作は比較的低速であるが、消費電力は小さ
い。

【０２２５】次に、電圧昇圧回路４７０の各部分の回路
構成について詳細に説明する。図１９は、リング発振器
５５５の構成を示す回路図である。

【０２２６】図１９を参照して、リング発振器５５５
は、循環状に接続された２ｎ＋１段（ｎ：自然数）のイ
ンバータ５５６を有する。インバータ５５６の各々に対
しては、イネーブル信号／ＰＭｅの活性化に応答して、
外部電源電圧Ｅｘｔ．Ｖｄｄが供給される。さらに、隣
接するインバータ５５６同士の間には、たとえば拡散抵
抗で形成される遅延素子５５８が設けられる。

【０２２７】このような構成とすることにより、リング
発振器５５５による発振信号ＰＣＬＫ０の周期に対する
電圧依存性を抑制することができる。すなわち、異なる
レベルの外部電源電圧Ｅｘｔ．Ｖｄｄが適用された場合
においても、発振信号ＰＣＬＫ０の周期の変動を抑制で
きる。この結果、内部電源電圧の制御に対する外乱を抑
制できる。

【０２２８】次に、非常時用検出部５００、アクティブ
時用検出部５１０およびスタンバイ時用検出部５２０の
構成について説明する。これらの検出部の構成は同様で
あるので、図２０においては、非常時用検出部５００の
構成について代表的に説明する。

【０２２９】図２０を参照して、非常時用検出部５００
は、ＰＭＯＳトランジスタ５０１〜５０３と、ＮＭＯＳ
トランジスタ５０４〜５０６とを有する。

【０２３０】ＰＭＯＳトランジスタ５０１は、外部電源
電圧Ｅｘｔ．ＶｄｄとノードＮ１０との間に電気的に結
合されて、ゲートにパワーカット信号ＰＣＵＴｅを受け
る。ＰＭＯＳトランジスタ５０２および５０３は、ノー
ドＮ１０とノードＮ１１およびＮ１３との間に、それぞ
れ電気的に結合される。ＰＭＯＳトランジスタ５０２お
よび５０３のゲートは、ノードＮ１１と結合される。

【０２３１】ＮＭＯＳトランジスタ５０４および５０５
は、ノードＮ１１およびＮ１３と、ノードＮ１２との間
にそれぞれ電気的に結合される。ＮＭＯＳトランジスタ
５０４のゲートには、ワード線電圧に対応する参照電圧
ＶＲＥＦＤが入力される。ＮＭＯＳトランジスタ５０５
のゲートには、ワード線電圧ＶＰＰが入力される。トラ
ンジスタ５０６は、ノードＮ１２と接地電圧Ｖｓｓとの
間に電気的に結合される。トランジスタ５０６のゲート
には、動作状態制御信号が入力される。

【０２３２】動作状態制御信号は、非常時用検出部５０
０においては、制御信号ＳＲＥＦの反転信号／ＳＲＥＦ
と、検出信号ＬＯＷＳとのＡＮＤ演算結果に応じて生成
される。したがって、制御信号／ＳＲＥＦがＬレベルに
設定される期間、すなわちセルフリフレッシュの実行期
間を除いて、検出信号ＬＯＷＳの活性化期間（Ｈレベ
ル）において、ＮＭＯＳトランジスタ５０６をオンさせ
て、非常時用検出部５００の動作電流を供給することが
できる。

【０２３３】また、既に説明したように、ディープ・パ
ワーダウンモードにおいては、ワード線電圧ＶＰＰを生
成する必要がないので、パワーカット信号ＰＣＵＴｅに
応答してＰＭＯＳトランジスタ５０１がカットオフされ
て、非常時用検出部５００の動作は停止されて消費電力
の削減が図られる。

【０２３４】動作電流の供給時において、非常時用検出
部５００は、ワード線電圧ＶＰＰおよびこれに対応する
参照電圧ＶＲＥＦＤの電圧差を増幅して、検出信号ＬＯ
ＷＥとしてノードＮ１３に出力する。すなわち、ワード
線電圧ＶＰＰが対応する参照電圧ＶＲＥＦＤよりも低下
した場合には、検出信号ＬＯＷＥがＨレベルに活性化さ
れる。

【０２３５】アクティブ時用検出部５１０においては、
ＮＭＯＳトランジスタ５０６のゲートに入力される動作
状態制御信号は、アクティブ検出部制御回路５３０から
の検出部活性化信号ＡＣＴｅに相当する。同様に、スタ
ンバイ時用検出部５２０においては、動作状態制御信号
は、常にＨレベルに設定される。

【０２３６】アクティブ時用検出部５１０およびスタン
バイ時用検出部５２０のその他の部分の回路構成は、非
常時用検出部５００と同様であり、ディープ・パワーダ
ウンモードにおいては、動作電流が遮断されることによ
って、消費電力が削減される。

【０２３７】再び図１８を参照して、ポンプ回路６００
ａおよび６００ｂは、同様の構成を有し、外部電源電圧
Ｅｘｔ．Ｖｄｄのレベルに応じて、その昇圧動作を切換
えることが可能である。

【０２３８】なお以下においては、ポンプ回路６００ａ
および６００ｂを総称してポンプ回路６００とも称す
る。

【０２３９】図２１は、ポンプ回路６００の構成を示す
回路図である。図２１を参照して、ポンプ回路６００
は、ポンプクロックＰＣＬＫ（振幅Ｅｘｔ．Ｖｄｄ）を
受けてノードＮｂ０に昇圧電圧を生成する昇圧動作部６
２０と、ノードＮｂ０と内部電源配線１３８との間に電
気的に結合される伝達トランジスタ６３０と、トランジ
スタ６３０のゲート電圧を昇圧するためのゲート昇圧部
６４０とを含む。

【０２４０】昇圧動作部６２０は、論理ゲート６２２，
６２４と、ＰＭＯＳトランジスタ６２６と、ＮＭＯＳト
ランジスタ６２８と、ポンプキャパシタＣ１，Ｃ２とを
有する。

【０２４１】論理ゲート６２２は、制御信号ＰＤＢとポ
ンプクロックＰＣＬＫとのＮＡＮＤ演算結果を出力す
る。論理ゲート６２４は、制御信号ＰＤＢとポンプクロ
ックＰＣＬＫとのＡＮＤ演算結果を出力する。制御信号
ＰＤＢは、昇圧動作を高速化したい場合（以下、「ダブ
ルブースト時」とも称する）において、Ｈレベルに活性
化され、それ以外の場合（以下、「シングルブースト
時」とも称する）においてＬレベルに設定される。

【０２４２】ＰＭＯＳトランジスタ６２６は、外部電源
電圧Ｅｘｔ．ＶｄｄとノードＮｐｃとの間に電気的に結
合される。ＮＭＯＳトランジスタ６２８は、ノードＮｐ
ｃと接地電圧Ｖｓｓとの間に電気的に結合される。トラ
ンジスタ６２６のゲートには、論理ゲート６２２の出力
が入力され、トランジスタ６２８のゲートには、論理ゲ
ート６２４の出力が入力される。

【０２４３】ポンプキャパシタＣ１は、ポンプクロック
ＰＣＬＫが入力されるノードＮｉとノードＮｂ０との間
に結合される。ポンプキャパシタＣ２はノードＮｐｃと
ノードＮｂ０との間に結合される。

【０２４４】ダブルブースト時において、論理ゲート６
２２および６２４は、ポンプクロックＰＣＬＫの反転ク
ロックを出力する。この結果、インバータとして動作す
るＰＭＯＳトランジスタ６２６およびＮＭＯＳトランジ
スタ６２８は、動作状態に設定されて、ポンプクロック
ＰＣＬＫと同位相のクロック信号をノードＮｐｃに出力
する。したがって、昇圧動作部６２０においては、並列
に接続されたポンプキャパシタＣ１およびＣ２を用い
て、昇圧動作が実行されることになる。この結果、１回
のポンプ動作によって蓄えられる電荷量が増大するの
で、内部電源配線１３８に供給される内部電源電流を増
加させて、昇圧動作速度を相対的に高めることができ
る。

【０２４５】一方、シングルブースト時においては、論
理ゲート６２２および６２４の出力は、Ｈレベルおよび
Ｌレベルにそれぞれ固定される。したがって、ＰＭＯＳ
トランジスタ６２６およＮＭＯＳトランジスタ６２８の
両方はターンオフされて、ノードＮ１１は、ハイインピ
ーダンスとなる。したがって、シングルブースト時にお
いては、ポンプキャパシタＣ１のみで昇圧動作が実行さ
れる。

【０２４６】このような構成とすることにより、チャー
ジポンプ動作によってポンプ回路６００から供給される
内部電源電流は、ダブルブースト時においてシングルブ
ースト時よりも相対的に多くなる。

【０２４７】伝達トランジスタ６３０は、ノードＮｂ２
の電圧、すなわちゲート電圧に応じて、ノードＮｂ０と
内部電源配線１３８とを電気的に結合する。ノードＮｂ
０に昇圧動作部６２０によって供給された電荷を内部電
源配線１３８に伝達するためには、昇圧動作部６２０に
よるチャージポンプ動作に同期させて、ノードＮｂ２を
昇圧する必要がある。

【０２４８】ゲート昇圧部６４０は、昇圧ユニット６５
０と、昇圧ユニット６５０にサブクロックＰｃを供給す
るサブクロック生成部６５５と、サブクロックＰｄを供
給するサブクロック生成部６６０と、サブクロック生成
部６６０とノードＮｂ１との間に電気的に結合されるキ
ャパシタ６７０と、インバータ６７５と、インバータ６
７５の出力ノードとノードＮｂ２との間に結合されるキ
ャパシタ６８０と、ノードＮｂ２に対して設けられる昇
圧ユニット６９０とを有する。

【０２４９】昇圧ユニット６５０は、外部電源電圧Ｅｘ
ｔ．ＶｄｄとノードＮｂ１との間に電気的に結合される
ＮＭＯＳトランジスタ６５２と、サブクロック生成部６
５５とＮＭＯＳトランジスタ６５２のゲートとの間に結
合されるキャパシタ６５４と、外部電源電圧Ｅｘｔ．Ｖ
ｄｄとＮＭＯＳトランジスタ６５２のゲートとの間に電
気的に結合されるＮＭＯＳトランジスタ６５６とを有す
る。ＮＭＯＳトランジスタ６５６のゲートには外部電源
電圧Ｅｘｔ．Ｖｄｄが入力される。

【０２５０】サブクロック生成部６５５は、ポンプクロ
ックＰＣＬＫに基づいて生成されたサブクロックＰａお
よび制御信号ＰＤＢに応じて、サブクロックＰｃを生成
する。サブクロック生成部６６０は、同様に、サブクロ
ックＰａと制御信号ＰＤＢとに応じて、サブクロックＰ
ｄを生成する。

【０２５１】インバータ６７５は、サブクロックＰａに
応答して、ノードＮｂ１および接地電圧Ｖｓｓのいずれ
かを、ノードＮ１２と電気的に結合する。昇圧ユニット
６９０は、サブクロックＰｂに応答して昇圧動作を実行
し、外部電源電圧Ｅｘｔ．Ｖｄｄを昇圧してノードＮｂ
１に伝達する。サブクロックＰｂは、ポンプクロックＰ
ＣＬＫの反転クロックに相当する。

【０２５２】昇圧ユニット６９０は、外部電源電圧Ｅｘ
ｔ．ＶｄｄとノードＮｂ２との間に電気的に結合される
ＮＭＯＳトランジスタ６９２と、ＮＭＯＳトランジスタ
６９２のゲートと結合されてサブクロックＰｂの供給を
受けるキャパシタ６９４と、外部電源電圧Ｅｘｔ．Ｖｄ
ｄとノードＮｂ０との間に電気的に結合されるＮＭＯＳ
トランジスタ６９５と、外部電源電圧Ｅｘｔ．Ｖｄｄと
ＮＭＯＳトランジスタ６９２のゲートとの間に電気的に
結合されるＮＭＯＳトランジスタ６９６とを有する。Ｎ
ＭＯＳトランジスタ６９５のゲートは、ＮＭＯＳトラン
ジスタ６９２と接続される。ＮＭＯＳトランジスタ６９
６のゲートには外部電源電圧Ｅｘｔ．Ｖｄｄが入力され
る。

【０２５３】昇圧ユニット６９０は、さらに、外部電源
電圧Ｅｘｔ．ＶｄｄとＮＭＯＳトランジスタ６９２のゲ
ートとの間に直列に接続されるＮＭＯＳトランジスタ６
９７および６９８を有する。ＮＭＯＳトランジスタ６９
７および６９８の各々は、ダイオード接続される。ＮＭ
ＯＳトランジスタ６９５、６９７および６９８によっ
て、ＮＭＯＳトランジスタ６９２のゲート電圧の過昇圧
が防止される。

【０２５４】図２２は、ポンプ回路６００の動作を説明
するためのタイミングチャートである。

【０２５５】図２２（ａ）には、制御信号ＰＤＢ＝Ｌレ
ベル、すなわちシングルブースト時における動作が示さ
れる。

【０２５６】図２２（ａ）を参照して、サブクロックＰ
ｂは、ポンプクロックＰＣＬＫの反転クロックに相当す
る。サブクロックＰａは、サブクロックＰｂと比較し
て、その立下がりエッジは遅延しているが、立上がりエ
ッジは揃っている。サブクロックＰｃは、サブクロック
生成部６５５によって、シングルモード時には、サブク
ロックＰａと極性が反転したクロックとして生成され
る。また、サブクロックＰｄは、シングルモード時に
は、Ｌレベル（接地電圧Ｖｓｓ）に固定される。

【０２５７】したがって、シングルブースト時におい
て、ノードＮｂ１の電圧ＶＮｂ１は、Ｅｘｔ．Ｖｄｄに
固定される。したがって、ノードＮｂ２の電圧ＶＮｂ２
は、サブクロックＰａに応答して、Ｅｘｔ．Ｖｄｄと２
・Ｅｘｔ．Ｖｄｄの間をスイングするように昇圧され
る。これにより、昇圧動作部６２０によってノードＮｂ
０に生成される昇圧電圧ＶＮｂ０は、伝達トランジスタ
６３０を介して、内部電源配線１３８に伝達される。

【０２５８】図２２（ｂ）においては、ダブルブースト
時におけるポンプ回路６００の動作が示される。

【０２５９】図２２（ｂ）を参照して、ダブルブースト
時においては、サブクロックＰｃは、サブクロック生成
部６５５によって、サブクロックＰａと同位相のクロッ
クに設定される。また、サブクロック生成部６６０は、
ダブルモード時においては、サブクロックＰｄをサブク
ロックＰａの反転クロックに設定する。

【０２６０】このような構成とすることにより、ノード
Ｎｂ１の電圧ＶＮｂ１は、Ｅｘｔ．Ｖｄｄと２・Ｅｘ
ｔ．Ｖｄｄとの間をスイングするように昇圧される。こ
れに応答して、ノードＮｂ２の電圧ＶＮｂ２もＥｘｔ．
Ｖｄｄと３・Ｅｘｔ．Ｖｄｄとの間をスイングするよう
に昇圧される。すなわち、伝達トランジスタ６３０のゲ
ート電圧における昇圧量を、シングルブースト時よりも
大きくできる。

【０２６１】したがって、ダブルブースト時において、
昇圧動作部６２０によってノードＮｂ０に供給された電
荷を、伝達トランジスタ６３０によって内部電源配線１
３８に伝達して、ワード線電圧ＶＰＰの昇圧速度を相対
的に速くすることができる。

【０２６２】このような構成とすることにより、外部電
源電圧が相対的に低く設定される（たとえば２．５Ｖ系
外部電源電圧適用時）場合において、ポンプ回路６００
をダブルブースト動作させ、外部電源電圧が相対的に高
い場合（たとえば２．７Ｖ系外部電源電圧適用時）にお
いて、ポンプ回路６００をシングルブースト動作させる
ことにより、異なるレベルの外部電源電圧の適用に対応
して、ワード線電圧ＶＰＰの制御応答性を維持できる。
具体的には、適用される外部電源電圧のレベルに応じ
て、制御信号ＰＤＢを設定すればよい。

【０２６３】また、制御信号ＰＤＢに代えて、制御信号
ＰＤＢと、動作テスト時にＨレベルに設定されるテスト
制御信号とのＯＲ演算結果を入力する構成とすれば、ダ
ブルブースト時の回路動作を試験的に実行できる。

【０２６４】再び図１８を参照して、スタンバイ昇圧ユ
ニット５７０に用いられるポンプ回路６１０について
は、図２１に示されたポンプ回路６００の構成から、昇
圧動作部６２０において、論理ゲート６２２，６２４、
トランジスタ６２６，６２８およびポンプキャパシタＣ
２の配置を省略した構成として適用される。さらに、ポ
ンプキャパシタＣ１の容量は、ポンプ回路６００よりも
小さく設定される。ポンプ回路６１０においては、高速
の応答性は要求されないので、外部電源電圧のレベルに
応じた、チャージポンプキャパシタ容量の切換機能を具
備しない構成としている。

【０２６５】以上述べたように、実施の形態２に従う構
成においては、異なるレベルの外部電源電圧の適用に対
応して、相対的に低い外部電源電圧が適用された場合に
おいても、内部電源電圧の制御応答性を確保することが
可能である。

【０２６６】［実施の形態３］本発明の実施の形態に従
う半導体記憶装置においては、Ｉ／Ｏ信号レベルおよび
外部電源電圧について、複数の電圧レベルを適用可能な
構成を有している。この結果、適用されるＩ／Ｏ信号レ
ベルおよび外部電源電圧レベルが異なる半導体記憶装置
に対する設計を、汎用的なものとすることができる。

【０２６７】すでに説明したように、このような汎用的
な設計を用いた場合においては、適用されるＩ／Ｏ信号
レベルおよび外部電源電圧のレベル等の動作条件に応じ
て、内部電源回路の動作状態を切換えられるための制御
信号のレベルが固定的に設定される。実施の形態３にお
いては、適用された動作条件を、半導体記憶装置外部か
ら容易に検知可能な構成について説明する。

【０２６８】図２３は、実施の形態３に従うテストモー
ド制御回路の構成を示す回路図である。

【０２６９】図２３を参照して、実施の形態３に従うテ
ストモード制御回路７００は、アドレス信号を構成する
アドレスビットＡ０〜Ａｍ（ｍ：自然数）の組合せに応
答して、特定の動作テストが指示されたことを検知する
テストモードエントリ回路７０２，７０４，７０６を有
する。

【０２７０】テストモードエントリ回路７０２，７０
４，７０６の各々は、共通の動作テストにエントリする
ための回路である。しかしながら、テストモードエント
リ回路７０２，７０４，７０６のそれぞれにおいて、動
作テスト指示が検知されるアドレスビットの組合せは異
なる。テストモードエントリ回路７０２，７０４，７０
６のそれぞれは、アドレスビットＡ０〜Ａｍの異なる特
定の組合せにそれぞれ応答して、動作テスト指示を検知
した場合にＨレベル信号を出力する。テストモードエン
トリ回路７０２は、テストエントリ信号ＴＥａを出力す
る。

【０２７１】テストモード制御回路７００は、さらに、
論理ゲート７１０、７２０、７３０および７４０を有す
る。論理ゲート７１０は、テストモードエントリ回路７
０４の出力信号と制御信号ＬＶＶＤとのＮＡＮＤ結果
を、テストエントリ信号ＴＥｂとして出力する。制御信
号ＬＶＶＤは、たとえば、外部電源電圧が特定のレベル
に設定されている場合にＬレベルに設定され、それ以外
の場合にはＨレベルに設定される。

【０２７２】論理ゲート７２０は、テストモードエント
リ回路７０６の出力信号と制御信号ＬＶＩＯとのＮＡＮ
Ｄ結果を、テストエントリ信号ＴＥｃとして出力する。
制御信号ＬＶＩＯは、たとえば、Ｉ／Ｏ信号レベルが特
定のレベルに設定されている場合にＬレベルに設定さ
れ、それ以外の場合にはＨレベルに設定される。

【０２７３】論理ゲート７３０は、テストエントリ信号
ＴＥｂおよびＴＥｃのＮＡＮＤ演算結果を出力する。論
理ゲート７４０は、論理ゲート７３０の出力信号とテス
トエントリ信号ＴＥａとのＯＲ演算結果を、制御信号Ｔ
ＭＳとして出力する。制御信号ＴＭＳのＨレベルへの活
性化に応答して、テストモードエントリ回路７０２，７
０４，７０６に対応する動作テストが起動される。

【０２７４】制御信号ＬＶＶＤがＬレベルに設定されて
いる場合においては、テストモードエントリ回路７０４
の出力信号にかかわらず、テストエントリ信号ＴＥｂ
は、Ｈレベルに固定される。この結果、テストモードエ
ントリ回路７０４に対応するアドレスビットＡ０〜Ａｍ
の特定の組合せを与えた場合においても、対応する特定
の動作テストへのエントリは論理ゲート７３０によって
無効化される。すなわち、当該動作テストを起動するこ
とができない。

【０２７５】反対に、制御信号ＬＶＶＤがＨレベルに設
定されている場合には、テストモードエントリ回路７０
４に対応するアドレスビットＡ０〜Ａｍの組合せを入力
した場合には、テストエントリ信号ＴＥｂはＬレベルに
変化する。したがって、制御信号ＴＭＳをＨレベルに活
性化することができる。

【０２７６】したがって、テストモードエントリ回路７
０４に対応するアドレスビットＡ０〜Ａｍの特定の組合
せを与えた場合に、制御信号ＴＭＳが活性化されるどう
か、すなわち特定の動作テストを起動できるかどうかを
チェックすることによって、適用される外部電源電圧
が、特定のレベルであるか否かを判定することができ
る。

【０２７７】同様に、テストモードエントリ回路７０６
に対応するアドレスビットＡ０〜Ａｍの特定の組合せを
与えた場合に、制御信号ＴＭＳが活性化されるどうか、
すなわち特定の動作テストを起動できるかどうかをチェ
ックすることによって、適用されるＩ／Ｏ信号レベル
が、特定のレベルであるか否かを判定することができ
る。

【０２７８】また、制御信号ＬＶＶＤおよびＬＶＩＯの
両方がＬレベルに設定されている場合においても、テス
トエントリ信号ＴＥａを活性化するための、テストモー
ドエントリ回路７０２に対応するアドレスビットＡ０〜
Ａｍの特定の組合せを与えることによって、制御信号Ｔ
ＭＳに対応する特定の動作テストを起動することができ
る。

【０２７９】［実施の形態３の変形例］実施の形態３の
変形例においては、実施の形態２で説明した外部電源電
圧直結モードに対応する外部電源電圧が適用されている
かどうかを簡易に判定するための構成について説明す
る。

【０２８０】図２４は、実施の形態３の変形例に従う外
部電源電圧レベル検出回路７６０の構成を示す回路図で
ある。

【０２８１】図２４を参照して、外部電源電圧レベル検
出回路７６０は、動作テスト時において、外部パッド７
５０とノードＮｐとの間を電気的に結合するためのトラ
ンジスタスイッチ７６５と、ノードＮｐおよび接地電圧
Ｖｓｓの間に電気的に結合されるトランジスタスイッチ
７６７とを有する。

【０２８２】トランジスタスイッチ７６５は、テスト制
御信号／ＴＥをゲートに受けるＰＭＯＳトランジスタで
構成される。テスト制御信号／ＴＥは、内部電源電圧発
生回路１１６の動作を確認するために、外部パッド７５
０によって参照電圧ＶＲＥＦＰを直接入力する動作テス
ト実行時に、Ｌレベルに活性化される。

【０２８３】内部電源電圧発生回路４１６は、図１６に
示した構成のうちの一部を抜粋して表記しており、外部
電源電圧Ｅｘｔ．Ｖｄｄを受けて、周辺回路電源電圧Ｖ
ＤＤＰを生成する。上述したように、外部電源電圧直結
モードでは、制御信号ＬＶＶＤがＨレベルに設定される
ので、ドライバトランジスタ４４５によって、外部電源
電圧Ｅｘｔ．Ｖｄｄと内部電源配線１１８とが直接結合
される。すなわち、コンパレータ４３０における電圧比
較動作を行なうことなく、周辺回路電源電圧ＶＤＤＰ
は、外部電源電圧Ｅｘｔ．Ｖｄｄと同一の電圧レベルに
設定される。

【０２８４】ＶＲＥＦＰ発生回路７７０は、図１４およ
び図１５にそれぞれ示された、周辺回路電源電圧ＶＤＤ
Ｐに対応する参照電圧発生回路４１０およびバッファ回
路４１２を総括的に示したものである。すなわち、制御
信号ＬＶＶＤがＨレベルに設定される外部電源電圧直結
モードでは、ＶＲＥＦＰ発生回路の動作電流は遮断され
て、ノードＮｐに対する参照電圧ＶＲＥＦＰの生成は停
止される。

【０２８５】テスト制御信号／ＴＥがＬレベルに活性化
された場合に、制御信号ＬＶＶＤがＨレベルに設定され
ていれば、すなわち外部電源電圧直結モードが適用され
ている場合には、外部パッド７５０に対してリーク電流
が生じる。したがって、外部パッド７５０に生じるリー
ク電流を検出することによって、適用される外部電源電
圧のレベルが、外部電源電圧直結モードに対応している
か否かを容易に判定することができる。

【０２８６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２８７】

【発明の効果】請求項１、２および３記載の半導体記憶
装置は、低消費電力モードにおいて、参照電圧生成部お
よび内部電源電圧生成部の動作を停止させた状態で内部
電源電圧を生成できるので、内部電源回路自体の消費電
力を削減することができる。

【０２８８】請求項４、５および７記載の半導体記憶装
置は、請求項１記載の半導体記憶装置が奏する効果に加
えて、一般的なモードレジスタによるモード設定に基づ
いて、低消費電力モードへの移行可否を選択的に設定で
きる。

【０２８９】請求項６記載の半導体記憶装置は、請求項
４記載の半導体記憶装置が奏する効果に加えて、内部回
路が不安定な状態である期間を避けて、通常モードから
低消費電力モードに移行できる。

【０２９０】請求項８記載の半導体記憶装置は、低消費
電力モードにおいても外部制御信号のレベル遷移を正確
に反映して内部制御信号を生成することができる。した
がって、請求項７記載の半導体記憶装置が奏する効果に
加えて、低消費電力モードから通常モードへの復帰を確
実に実行できる。

【０２９１】請求項９記載の半導体記憶装置は、バッフ
ァ部を介して参照電圧を内部電源電圧発生部に伝達する
ので、請求項１記載の半導体記憶装置が奏する効果に加
えて、ノイズ等の影響による参照電圧の変動を抑制でき
る。

【０２９２】請求項１０および１１記載の半導体記憶装
置は、請求項９記載の半導体記憶装置が奏する効果に加
えて、低消費電力モードから通常モードへの復帰時にお
いて、参照電圧を高速に立ち上げることができるので、
内部電源電圧を速やかに復帰させることができる。

【０２９３】請求項１２記載の半導体記憶装置は、外部
電源電圧のレベルに応じて前記内部電源電流の供給動作
を切換えるので、外部電源電圧のレベルにかかわらず内
部電源電圧の制御応答性を維持できる。

【０２９４】請求項１３および１４は、請求項１２記載
の半導体記憶装置が奏する効果を、外部電源電圧直結モ
ードを有する場合にも享受することができる。

【０２９５】請求項１５記載の半導体記憶装置は、請求
項１３記載の半導体記憶装置が奏する効果に加えて、外
部電源電圧直結モード時における消費電力を削減でき
る。

【０２９６】請求項１６から１８に記載の半導体記憶装
置は、適用される外部電源電圧のレベルが、内部電源電
圧よりも高い場合において、請求項１２記載の半導体記
憶装置が奏する効果を享受することができる。

【０２９７】請求項１９記載の半導体記憶装置は、請求
項１８記載の半導体記憶装置が奏する効果に加えて、内
部回路の消費電流が小さいセルフリフレッシュコマンド
実行時に電圧比較回路の動作電流を絞ることによって、
さらに消費電力を削減できる。

【０２９８】請求項２０から２３に記載の半導体記憶装
置は、外部電源電圧を昇圧して内部電源電圧を生成する
場合に、外部電源電圧のレベルに応じて第１および第２
の昇圧ユニットからの電流供給能力を切換えることによ
って、請求項１２記載の半導体記憶装置が奏する効果を
享受することができる。

【０２９９】請求項２４および２５記載の半導体記憶装
置は、請求項２０記載の半導体記憶装置が奏する効果に
加えて、外部電源電圧のレベルにかかわらずポンプクロ
ックの周期を安定的に維持できるので、内部電源電圧の
制御に対する外乱を抑制できる。

【０３００】請求項２６記載の半導体記憶装置は、請求
項２０記載の半導体記憶装置が奏する効果に加えて、低
消費電力モードにおける消費電力を削減することができ
る。

【０３０１】請求項２７記載の半導体記憶装置は、動作
テスト時に所定テストが起動可能か否かによって、特定
の動作条件が指定されているか否かを簡易に検知でき
る。

【０３０２】請求項２８記載の半導体記憶装置は、請求
項２７記載の半導体記憶装置が奏する効果に加えて、特
定の動作条件が指定されている場合にも、所定テストを
起動することができる。

【０３０３】請求項２９記載の半導体記憶装置は、異な
るレベルの外部電源電圧が適用可能な場合に、請求項２
７記載の半導体記憶装置が奏する効果を享受することが
できる。

【０３０４】請求項３０記載の半導体記憶装置は、異な
る電圧レベルの入出力信号が適用可能な場合に、請求項
２７記載の半導体記憶装置が奏する効果を享受すること
ができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に従う半導体記憶装置
の全体構成を示す概略ブロック図である。

【図２】 通常モードおよびディープ・パワーダウンモ
ードにおける内部電源電圧の設定を説明する図である。

【図３】 モードレジスタセットに用いられるアドレス
ビットの構成を説明する図である。

【図４】 ディープ・パワーダウンモードへのエントリ
方式の一例を説明するタイミングチャートである。

【図５】 ディープ・パワーダウンモードへのエントリ
方式の他の例を説明するタイミングチャートである。

【図６】 図１に示される内部電源回路の構成を示すブ
ロック図である。

【図７】 図６に示される参照電圧発生回路の構成を示
す回路図である。

【図８】 図６に示されるバッファ回路の構成を示す回
路図である。

【図９】 図６に示される外部入力信号用参照電圧発生
回路の構成を示す回路図である。

【図１０】 内部クロックイネーブル信号生成回路の構
成を示す回路図である。

【図１１】 通常モードへの復帰時に応答性の高いバッ
ファ回路の構成を示す回路図である。

【図１２】 パワーオンリセット信号生成回路の構成を
示す回路図である。

【図１３】 外部電源電圧レベルに対応した、内部電源
電圧の設定レベルの相違を説明する図である。

【図１４】 実施の形態２に従う、周辺回路電源電圧に
対応する参照電圧発生回路の構成を示す回路図である。

【図１５】 実施の形態２に従う、バッファ回路への電
流供給を説明する回路図である。

【図１６】 実施の形態２に従う内部電源電圧発生回路
の構成を示す回路図である。

【図１７】 実施の形態２に従う内部電源電圧発生回路
の構成を示す回路図である。

【図１８】 実施の形態２に従う電圧昇圧回路の構成を
示すブロック図である。

【図１９】 図１８に示されるリング発振器の構成を示
す回路図である。

【図２０】 図１８に示される非常時用検出部の構成を
示す回路図である。

【図２１】 図１８に示されるポンプ回路の構成を示す
回路図である。

【図２２】 図２１に示されるポンプ回路の動作を説明
するためのタイミングチャートである。

【図２３】 実施の形態３に従うテストモード制御回路
の構成を示す回路図である。

【図２４】 実施の形態３の変形例に従う外部電源電圧
レベル検出回路の構成を示す回路図である。

【符号の説明】

１０ メモリアレイ部、２０ メモリセルアレイ、３０
行選択部、４０ センスアンプおよび列選択部、５０
入力初段回路、６０ 周辺回路制御部、６５モードレ
ジスタ、７０，７５ メモリアレイ部制御回路、８０
出力回路、９０ 外部電源配線、９５ 接地配線、１０
０ 内部電源回路、１１０，１２０，１３０，４１０
参照電圧発生回路、１１２，１２２，１３２，４１２
バッファ回路、１１６，１２６，４１６，４２６ 内部
電源電圧発生回路、１１８，１２８，１３８，１６８
内部電源配線、１３６ 電圧昇圧回路、１６０ 基板電
圧発生回路、２７０ 外部入力信号用参照電圧発生回
路、２８０ 内部クロックイネーブル信号生成回路、３
００ パワーカット信号生成回路、３０６ レベル変換
回路、３１０ パワーオンリセット信号生成回路、４４
０，４６０ 内部電源電流供給部、４４２，４４５，４
６２，４６５ ドライバトランジスタ、５００ 非常時
用検出部、５１０ アクティブ時用検出部、５２０ ス
タンバイ時用検出部、５３０ アクティブ検出部制御回
路、５４５ 昇圧ユニット制御回路、５５０ アクティ
ブ昇圧ユニット、５５５ リング発振器、５７０ スタ
ンバイ昇圧ユニット、５７５ リング発振器、６００
ａ，６００ｂ，６１０ ポンプ回路、６２０ 昇圧動作
部、６３０ 伝達トランジスタ、６４０ ゲート昇圧
部、７００ テストモード制御回路、７０２，７０４，
７０６ テストモードエントリ回路、７５０ 外部パッ
ド、７６０ 外部電源電圧レベル検出回路、１０００半
導体記憶装置、Ｃ１，Ｃ２ ポンプキャパシタ、ＥＸＴ
ＣＫＥ 外部クロックイネーブル信号、Ｅｘｔ．Ｖｄｄ
外部電源電圧、ＩＮＴＣＫＥ 内部クロックイネーブ
ル信号、ＰＣＵＴｅ パワーカット信号、ＶＤＤＰ 周
辺回路電源電圧、ＶＤＤＳ メモリアレイ電源電圧、Ｖ
ＰＰ ワード線電圧、ＶＲＥＦＩ 外部入力信号用参照
電圧、Ｖｓｓ 接地電圧。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 淳子 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5H730 AA14 AS04 BB02 BB57 DD04 FG01 FV09 5L106 AA01 DD11 EE03 EE08 FF01 GG05 5M024 AA02 AA04 AA15 AA90 BB17 BB28 BB29 BB39 BB40 CC20 CC50 DD20 DD90 EE05 FF02 FF03 FF05 FF07 FF12 FF13 HH09 HH10 HH11 KK18 MM04 PP01 PP02 PP03 PP07 PP10

Claims (30)

【特許請求の範囲】
1. 【請求項１】 通常モードと低消費電力モードとを有す
   る半導体記憶装置であって、 データ読出動作、データ書込動作およびデータ保持動作
   を実行するための内部回路と、 第１の外部電源電圧の供給を受ける第１の外部電源配線
   と、 前記第１の外部電源電圧よりも低い第２の外部電源電圧
   の供給を受ける第２の外部電源配線と、 前記内部回路に対して内部電源電圧を伝達するための内
   部電源配線と、 前記第１および第２の外部電源電圧を受けて、前記内部
   電源電圧を生成するための内部電源回路とを備え、 前記内部電源回路は、 前記第１および第２の外部電源電圧を受けて、前記内部
   電源電圧の目標レベルに対応する参照電圧を生成するた
   めの参照電圧生成部と、 前記低消費電力モード時に、前記参照電圧生成部の動作
   電流を遮断するための第１の電流遮断スイッチと、 前記内部電源電圧と前記参照電圧との比較に基づいて、
   前記内部電源電圧を前記目標レベルに維持するための内
   部電源電圧発生部と、 前記低消費電力モード時に、前記内部電源電圧発生部の
   動作電流を遮断するための第２の電流遮断スイッチと、 前記低消費電力モード時に、前記第１および第２の外部
   電源配線の一方を前記内部電源配線と電気的に結合する
   ための接続スイッチとを含む、半導体記憶装置。
2. 【請求項２】 前記接続スイッチは、前記第１の外部電
   源配線と前記内部電源配線との間に電気的に結合される
   Ｎチャネル電界効果型トランジスタを含み、 前記Ｎチャネル電界効果型トランジスタのゲートには、
   前記低消費電力モード時において、前記第１の外部電源
   電圧が印加される、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記接続スイッチは、前記第２の外部電
   源配線と前記内部電源配線との間に電気的に結合される
   Ｐチャネル電界効果型トランジスタを含み、 前記Ｐチャネル電界効果型トランジスタのゲートには、
   前記低消費電力モード時において、前記第２の外部電源
   電圧が印加される、請求項１記載の半導体記憶装置。
4. 【請求項４】 第１のコマンドに伴って外部から入力さ
   れるモード設定を保持するためのモードレジスタをさら
   に備え、 前記モード設定は、前記通常モードから前記低消費電力
   モードへの移行を行なうかどうかの指定を含み、 前記モード設定において前記移行を行なうことが指定さ
   れている場合において、第２のコマンドに応答して前記
   低消費電力モードは開始される、請求項１記載の半導体
   記憶装置。
5. 【請求項５】 前記第２のコマンドは、前記低消費電力
   モードの開始を指示するための専用コマンドである、請
   求項４記載の半導体記憶装置。
6. 【請求項６】 前記内部回路は、 行列状に配置された複数のメモリセルと、 前記複数のメモリセルの行にそれぞれ対応して配置さ
   れ、選択的に活性化される複数のワード線と、 前記複数のメモリセルの列にそれぞれ対応して配置さ
   れ、活性化されたワード線に対応するメモリセルのそれ
   ぞれと結合される複数のビット線とを含み、 前記第２のコマンドは、前記データ保持動作を指示する
   ためのリフレッシュコマンドであり、 前記リフレッシュコマンドの開始後において、各前記ワ
   ード線が非活性化された状態において、前記低消費電力
   モードは開始される、請求項４記載の半導体記憶装置。
7. 【請求項７】 前記低消費電力モード時において、前記
   第２のコマンドの入力前に第１のレベルに設定される外
   部制御信号の前記第１のレベルから第２のレベルへの変
   化に対応して、前記通常モードへの復帰を指示するため
   の制御回路をさらに備える、請求項４記載の半導体記憶
   装置。
8. 【請求項８】 前記第１および第２のレベルは、前記第
   １および第２の外部電源電圧の一方ずつにそれぞれ対応
   し、 前記外部制御信号を受けて内部制御信号を生成するため
   の内部制御信号生成回路をさらに備え、 前記内部制御信号生成回路は、 前記低消費電力モードにおいて動作する、前記第１の外
   部電源電圧で駆動される第１のバッファと、 前記通常モードにおいて動作する、前記内部電源電圧で
   駆動される前記外部制御信号を受けるための第２のバッ
   ファと、 前記第１および第２のバッファのうちの動作している一
   方で受けた前記外部制御信号に応じて、前記内部制御信
   号を前記内部電源電圧および前記第２の内部電源電圧の
   いずれかに設定する論理回路とを含み、 前記制御回路は、前記内部制御信号に応答して前記復帰
   を指示する、請求項７記載の半導体記憶装置。
9. 【請求項９】 前記内部電源回路は、 前記参照電圧生成部と前記内部電源電圧発生部との間に
   設けられ、前記参照電圧生成部からの前記参照電圧を前
   記内部電源電圧発生部に伝達するためのバッファ部と、 前記低消費電力モード時に、前記バッファ部の動作電流
   を遮断するための第３の電流遮断スイッチとを含む、請
   求項１記載の半導体記憶装置。
10. 【請求項１０】 前記バッファ部は、 動作電流量を制御するための動作電流制御部をさらに含
    み、 前記動作電流制御部は、前記低消費電力モードから前記
    通常モードへの移行期間における前記動作電流量を、前
    記通常モード時よりも大きく設定する、請求項９記載の
    半導体記憶装置。
11. 【請求項１１】 前記参照電圧生成部は、前記低消費電
    力モードにおいて、前記参照電圧を前記第２の外部電源
    電圧に設定し、 前記移行期間は、前記参照電圧が所定レベル以下である
    期間に相当する、請求項１０記載の半導体記憶装置。
12. 【請求項１２】 外部電源電圧のレベルを切換可能な半
    導体記憶装置であって、 データ読出動作、データ書込動作およびデータ保持動作
    を実行するための内部回路と、 前記外部電源電圧の供給を受ける外部電源配線と、 前記内部回路に対して内部電源電圧を伝達するための内
    部電源配線と、 前記外部電源電圧を受けて、前記内部電源電圧を目標レ
    ベルに維持するために前記内部電源配線に内部電源電流
    を供給する内部電源回路とを備え、 前記内部電源回路における前記内部電源電流の供給動作
    は、前記内部電源電圧の制御応答性を前記外部電源電圧
    のレベルにかかわらず同様に維持するために、前記外部
    電源電圧のレベルに応じて切換えられる、半導体記憶装
    置。
13. 【請求項１３】 前記内部電源回路は、 前記外部電源電圧を受けて、前記目標レベルに対応する
    参照電圧を生成する参照電圧生成部と、 前記参照電圧と前記内部電源電圧との比較結果に応じた
    電圧を内部ノードに生成する電圧比較部と、 前記外部電源配線と前記内部電源配線との間に配置さ
    れ、前記外部電源電圧のレベルにかかわらず同様の電流
    供給能力で、内部電源電流を前記内部電源配線に供給す
    るための内部電源電流供給部とを含み、 前記内部電源電流供給部は、前記外部電源電圧のレベル
    が前記目標レベルによりも高い場合には、内部ノードの
    電圧に応じて前記内部電源電流を供給するとともに、前
    記外部電源電圧のレベルが前記目標レベルに相当する外
    部電源直結モード時には、前記外部電源配線および前記
    内部電気配線を電気的に結合して前記内部電源電流を供
    給する、請求項１２記載の半導体記憶装置。
14. 【請求項１４】 前記内部電源電流供給部は、前記外部
    電源配線と前記内部電源配線との間に配置され、前記内
    部ノードの電圧に応じた電流を前記内部電源電流として
    前記内部電源配線に供給するための第１のドライバトラ
    ンジスタと、 前記外部電源直結モード時にオンして、前記外部電源配
    線と前記内部電源配線とを電気的に結合する第２のドラ
    イバトランジスタと、 前記外部電源直結モード時にオンして、前記第１のドラ
    イバトランジスタをオンさせるための電圧と前記内部ノ
    ードとを電気的に結合する接続スイッチとを有する、請
    求項１３記載の半導体記憶装置。
15. 【請求項１５】 前記内部電源回路は、 前記外部電源電圧を受けて、前記目標レベルに対応する
    参照電圧を生成する参照電圧生成部と、 前記参照電圧と前記内部電源電圧との比較結果に応じた
    電圧を内部ノードに生成する電圧比較部と、 前記外部電源電圧のレベルが前記目標レベルに相当する
    場合において、前記電圧比較部の動作電流を遮断するた
    めの電流遮断スイッチと、 前記外部電源配線と前記内部電源配線との間に配置さ
    れ、前記内部ノードの電圧に応じた電流を前記内部電源
    電流として前記内部電源配線に供給するためのドライバ
    トランジスタと、 前記外部電源電圧のレベルが前記目標レベルに相当する
    外部電源直結モード時にオンして、前記ドライバトラン
    ジスタをオンされるための電圧と前記内部ノードとの間
    を電気的に結合する接続スイッチとを有する、請求項１
    ２記載の半導体記憶装置。
16. 【請求項１６】 前記内部電源回路は、 前記目標レベルに対応する参照電圧と前記内部電源電圧
    との比較結果に応じた電圧を第１の内部ノードに生成す
    る電圧比較部と、 前記外部電源配線と前記内部電源配線との間に配置さ
    れ、前記第１の内部ノードの電圧に応じて、前記内部電
    源電流を前記内部電源配線に供給するための内部電源電
    流供給部とを含み、 前記内部電源電流供給部は、前記外部電源電圧のレベル
    にかかわらず、同様の電流供給能力で前記内部電源電流
    を供給する、請求項１２記載の半導体記憶装置。
17. 【請求項１７】 前記内部電源電流供給部は、 前記外部電源配線と前記内部電源配線との間に配置さ
    れ、前記第１の内部ノードの電圧に応じた電流を前記内
    部電源電流として前記内部電源配線に供給するための第
    １のドライバトランジスタと、 前記外部電源配線と前記内部電源配線との間に配置さ
    れ、第２の内部ノードの電圧に応じた電流を前記内部電
    源電流として前記内部電源配線に供給するための第２の
    ドライバトランジスタと、 前記外部電源電圧のレベルに応じて、前記第１および第
    ２の内部ノードを電気的に結合するためのゲート回路
    と、 前記ゲート回路と相補的にオンして、前記第２のドライ
    バトランジスタをオフさせるための電圧と前記第２の内
    部ノードとを電気的に結合する接続スイッチとを有す
    る、請求項１６記載の半導体記憶装置。
18. 【請求項１８】 前記内部電源回路は、 前記目標レベルに対応する参照電圧と前記内部電源電圧
    との比較結果に応じた電圧を第１の内部ノードに生成す
    る電圧比較部と、 前記外部電源配線と前記内部電源配線との間に配置さ
    れ、前記第１の内部ノードの電圧に応じた電流を前記内
    部電源電流として前記内部電源配線に供給するためのド
    ライバトランジスタと、 前記外部電源電圧のレベルに応じて、前記電圧比較部に
    供給される動作電流量を切換える第１の動作電流制御部
    とを含む、請求項１２記載の半導体記憶装置。
19. 【請求項１９】 前記内部電源回路は、 前記データ保持を行なうためのセルフリフレッシュコマ
    ンド実行時に、前記電圧比較部に対して所定の動作電流
    を供給するための第２の動作電流制御部をさらに含み、 前記所定電流は、前記第１の動作電流制御部によって供
    給される動作電流量よりも小さく、 前記セルフリフレッシュコマンド実行時において、前記
    第１の動作電流制御部による動作電流の供給は停止され
    る、請求項１８記載の半導体記憶装置。
20. 【請求項２０】 通常モード時において、前記内部電源
    電圧は前記外部電源電圧よりも高く、 前記内部電源回路は、 アクティブ時およびスタンバイ時の両方に動作して、前
    記内部電源電圧が前記目標レベルよりも低下したことを
    検知するための第１の検出部と、 前記アクティブ時に動作して、前記内部電源電圧が前記
    目標レベルよりも低下したことを検知するための第２の
    検出部と、 前記内部回路に対するセルフリフレッシュコマンド実行
    時を除いて、前記第１の検出部の検知結果に応答して動
    作して、前記内部電源電圧が前記目標レベルよりも低下
    したことを検知するための第３の検出部と、 前記第２および第３の検出部の検知結果に応答して動作
    して、前記外部電源電圧を昇圧して前記内部電源電流を
    供給するための第１の昇圧ユニットと、 前記第１の検出部の検知結果に応答して動作して、前記
    外部電源電圧を昇圧して前記内部電源電流を供給するた
    めの第２の昇圧ユニットとを含み、 前記第２の昇圧ユニットは、前記第１の昇圧ユニットと
    比較して、単位時間当たりに供給可能な内部電源電流が
    大きい、請求項１２記載の半導体記憶装置。
21. 【請求項２１】 前記第１の昇圧ユニットは、 前記第２および第３の検出部の検知結果に応答して、一
    定周期を有するポンプクロックを生成するための発振部
    と、 前記ポンプクロックに応答して、第１のノードの電圧を
    前記外部電源電圧よりも高く設定するポンプ動作部と、 前記第１のノードと前記内部電源配線との間に電気的に
    結合される伝達トランジスタと、 前記ポンプクロックに応答して、前記伝達トランジスタ
    のゲート電圧を前記外部電源電圧よりも高く設定するゲ
    ート昇圧部とを有し、 前記ポンプ動作部は、 前記ポンプクロックが入力される第２のノードと前記第
    １のノードとの間に結合される第１のポンプキャパシタ
    と、 前記外部電源電圧のレベルに応じて動作状態となり、前
    記ポンプクロックを第３のノードに伝達するクロック伝
    達回路と、 前記第１のノードと前記第３のノードとの間に結合され
    る第１のポンプキャパシタとを有する、請求項２０記載
    の半導体記憶装置。
22. 【請求項２２】 前記クロック伝達回路は、テストモー
    ド時に入力される信号に応答して、強制的に前記動作状
    態に設定される、請求項２１記載の半導体記憶装置。
23. 【請求項２３】 前記第１の昇圧ユニットは、 前記第２および第３の検出部の検知結果に応答して、第
    １の周期を有する第１のポンプクロックを生成するため
    の第１の発振部と、 前記第１のポンプクロックに応答して、第１のノードの
    電圧を前記外部電源電圧よりも高く設定する第１のポン
    プ動作部と、 前記第１のノードと前記内部電源配線との間に電気的に
    結合される第１の伝達トランジスタと、 前記第１のポンプクロックに応答して、前記第１の伝達
    トランジスタのゲート電圧を前記外部電源電圧よりも高
    く設定する第１のゲート昇圧部とを有し、 前記第２の昇圧ユニットは、 前記第１の検出部の検知結果に応答して、前記第１の周
    期よりも長い第２の周期を有する第２のポンプクロック
    を生成するための第２の発振部と、 前記第２のポンプクロックに応答して、第４のノードの
    電圧を前記外部電源電圧よりも高く設定する第２のポン
    プ動作部と、 前記第４のノードと前記内部電源配線との間に電気的に
    結合される第２の伝達トランジスタと、 前記第２のポンプクロックに応答して、前記第２の伝達
    トランジスタのゲート電圧を前記外部電源電圧よりも高
    く設定する第２のゲート昇圧部とを有し、 前記第１および第２のゲート昇圧部は、前記外部電源電
    圧のレベルに応じて、前記外部電源電圧からの昇圧量を
    切換える、請求項２１記載の半導体記憶装置。
24. 【請求項２４】 前記発振部は、 循環状に結合された奇数個のインバータと、 前記インバータ間に結合される遅延素子とを有する、請
    求項２０記載の半導体記憶装置。
25. 【請求項２５】 前記遅延素子は、半導体基板上に形成
    される拡散抵抗を含む、請求項２４記載の半導体記憶装
    置。
26. 【請求項２６】 前記内部電源回路は、 低消費電力モード時に、前記外部電源配線と前記内部電
    源配線とを電気的に結合するための接続スイッチと、 前記低消費電力モード時に、前記電圧比較部の動作電流
    を遮断するための電流遮断スイッチとを含む、請求項２
    ０記載の半導体記憶装置。
27. 【請求項２７】 複数の動作条件のうちの１つが選択的
    に適用される半導体記憶装置であって、 動作テスト時において、複数ビットを有する信号の特定
    の組合せに応じて、所定テストの起動を指示するための
    動作テスト制御回路を備え、 前記動作テスト制御回路は、 前記特定の組合せに応答して、第１のテストエントリ信
    号を活性化するための第１のテストエントリ回路と、 前記複数の動作条件の特定の動作条件が指定されている
    場合に、前記第１のテストエントリ信号を強制的に非活
    性化するためのテストエントリ無効化回路とを含み、 前記動作テスト制御回路は、前記第１のテストエントリ
    信号の活性化に応答して前記所定テストを起動する、半
    導体記憶装置。
28. 【請求項２８】 前記動作テスト制御回路は、 前記特定の組合せとは異なる、前記信号の他の組合せに
    応答して、第２のテストエントリ信号を活性化するため
    の第２のテストエントリ回路をさらに含み、 前記動作テスト制御回路は、第１および第２のテストエ
    ントリ信号のいずれかの活性化に応答して前記所定テス
    トを起動する、請求項２７記載の半導体記憶装置。
29. 【請求項２９】 各前記動作条件は、供給される外部電
    源電圧のレベルに対応する、請求項２７記載の半導体記
    憶装置。
30. 【請求項３０】 各前記動作条件は、入出力される信号
    の振幅電圧に対応する、請求項２７記載の半導体記憶装
    置。