TWI539565B - 記憶體與記憶體球位焊墊之佈局方法 - Google Patents

記憶體與記憶體球位焊墊之佈局方法 Download PDF

Info

Publication number
TWI539565B
TWI539565B TW103103488A TW103103488A TWI539565B TW I539565 B TWI539565 B TW I539565B TW 103103488 A TW103103488 A TW 103103488A TW 103103488 A TW103103488 A TW 103103488A TW I539565 B TWI539565 B TW I539565B
Authority
TW
Taiwan
Prior art keywords
sub
memory
area
region
pin
Prior art date
Application number
TW103103488A
Other languages
English (en)
Other versions
TW201530717A (zh
Inventor
林正隆
梁萬棟
徐政瑋
Original Assignee
森富科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 森富科技股份有限公司 filed Critical 森富科技股份有限公司
Priority to TW103103488A priority Critical patent/TWI539565B/zh
Priority to US14/269,096 priority patent/US20150214172A1/en
Priority to CN201410192676.5A priority patent/CN104810340A/zh
Publication of TW201530717A publication Critical patent/TW201530717A/zh
Application granted granted Critical
Publication of TWI539565B publication Critical patent/TWI539565B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1415—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/14154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/14155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

記憶體與記憶體球位焊墊之佈局方法
本發明乃是關於一種記憶體，特別是指一種在記憶體中的記憶體球位焊墊之佈局方法。
隨著微電子技術的快速成長，各類電腦產品的週邊設備亦漸驅高級且多元化，如今，消費者使用電腦不僅是為了處理一般的文書作業及瀏覽網路，更為了能觀賞高畫質影音檔案、享受3D線上遊戲或處理複雜的應用程式，但無論是高畫質影音檔案或是各類電子資料文件，其檔案大小必然會隨著資料的複雜及精細度而提昇，因此，高容量的硬碟遂成為所有電腦產品所不可或缺的必要配備。
在先前技藝下，通常將記憶體裝置提供為電腦或其他電子裝置中之內部半導體積體電路。記憶體裝置存在包含揮發性及非揮發性記憶體之諸多不同類型記憶體。揮發性記憶體可需要電力來維持其資料且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)及同步動態隨機存取記憶體(SDRAM)以及其他記憶體。非揮發性記憶體可藉由在不被供電時仍保持所儲存之資訊而提供持久資料且可包含NAND快閃記憶體、NOR快閃記憶體、唯讀記憶體(ROM)、電可擦除可程式化ROM(EEPROM)、可擦除可程式化ROM(EPROM)及相變隨機存取記憶體(PCRAM)以及其他記憶體。
DRAM是半導體技術發展最成熟、應用範圍最廣泛、使用量 最大的記憶體；從伺服器工作站、桌上型電腦、筆記型電腦、平板電腦、電腦主機至遊戲機。一般DRAM的球位設計為依據聯合電子設備工程委員會(Joint Electron Device Engineering Council,JEDEC)所訂定之球位。然而，所有的DQ球位的擺放型態並沒有擺放至少一個電源球位與至少一個接地球位，因此IC在走線佈局時所產生的雜訊與訊號間的相互干擾會很大。
本發明實施例提供一種記憶體，記憶體包括基板與複數個記憶體球位焊墊。複數個記憶體球位焊墊配置於基板之四周以形成回字型，並且多個記憶體球位焊墊以鏡射方式來形成左右對稱，其中回字型之左半部之複數個記憶體球位焊墊區分為第一主區域、第二主區域、第三主區域與第四主區域，並且第一主區域與第二主區域之球位佈局分別相同於第三主區域與第四主區域之球位佈局。第一主區域內之多個記憶體球位焊墊區分為第一子區域、第二子區域與第三子區域，並且第一子區域與第三子區域配置彼此交錯之複數個輸入/輸出資料腳位與複數個電力腳位，其中多個輸入/輸出資料腳位彼此不相鄰，並且在每一個輸入/輸出資料腳位之旁邊配置著至少一電源電壓腳位與至少一接地電壓腳位以優化鄰近訊號之阻抗且降低雜訊干擾。
在本發明其中一個實施例中，電源電壓腳位與接地電壓腳位分別界定為電力腳位，並且第一子區域與第三子區域內之電力腳位彼此不相鄰。
在本發明其中一個實施例中，第二子區域配置於第一子區域與第三子區域之間，並且第二子區域具有至少一組第一差動輸入/輸出訊號腳位與電力腳位，其中第一差動輸入/輸出訊號腳位之旁邊具有電源電壓腳位與接地電壓腳位。
在本發明其中一個實施例中，第二主區域內之多個記憶體球 位焊墊區分為第四子區域、第五子區域與第六子區域，並且第四子區域與第六子區域分別具有彼此交錯之多個輸入/輸出資料腳位與電力腳位，其中複數個輸入/輸出資料腳位彼此不相鄰，並且每一個輸入/輸出資料腳位之旁邊具有電源電壓腳位與接地電壓腳位以優化鄰近訊號之阻抗且降低雜訊干擾。
在本發明其中一個實施例中，第五子區域配置於第四子區域與第六子區域之間，並且第五子區域具有至少一組第二差動輸入/輸出訊號腳位與複數個電力腳位，其中第二差動輸入/輸出訊號腳位之旁邊具有電源電壓腳位與接地電壓腳位。
本發明實施例另提供一種記憶體球位焊墊之佈局方法，用於記憶體，記憶體包括基板與複數個記憶體球位焊墊，記憶體球位焊墊配置於基板之四周以形成回字型，並且記憶體球位焊墊以鏡射方式來形成左右對稱。記憶體球位焊墊之佈局方法包括以下步驟：將回字型之左半部之記憶體球位焊墊區分為第一主區域、第二主區域、第三主區域與第四主區域，其中第一主區域與第二主區域之球位佈局分別相同於第三主區域與第四主區域之球位佈局；將第一主區域內之記憶體球位焊墊區分為第一子區域、第二子區域與第三子區域；將第一子區域與第三子區域配置彼此交錯之複數個輸入/輸出資料腳位與複數個電力腳位；以及輸入/輸出資料腳位彼此不相鄰，並且在每一個輸入/輸出資料腳位之旁邊配置著至少一電源電壓腳位與至少一接地電壓腳位以優化鄰近訊號之阻抗且降低雜訊干擾。
綜上所述，本發明實施例所提出之記憶體與記憶體球位焊墊之佈局方法，透過將每一個輸入/輸出資料腳位之旁邊配置著至少一電源電壓腳位與至少一接地電壓腳位以優化鄰近訊號之阻抗且降低雜訊干擾。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用 來說明本發明，而非對本發明的權利範圍作任何的限制。
100‧‧‧記憶體
110‧‧‧基板
120‧‧‧記憶體球位焊墊
TR1‧‧‧第一主區域
TR2‧‧‧第二主區域
TR3‧‧‧第三主區域
TR4‧‧‧第四主區域
TSR1‧‧‧第一子區域
TSR2‧‧‧第二子區域
TSR3‧‧‧第三子區域
TSR4‧‧‧第四子區域
TSR5‧‧‧第五子區域
TSR6‧‧‧第六子區域
圖1為根據本發明例示性實施例所繪示之記憶體之示意圖。
圖2為根據本發明實施例之第一主區域之示意圖。
圖3為根據本發明例示性實施例所繪示之記憶體球位焊墊之佈局方法之流程圖。
在下文將參看隨附圖式更充分地描述各種例示性實施例，在隨附圖式中展示一些例示性實施例。然而，本發明概念可能以許多不同形式來體現，且不應解釋為限於本文中所闡述之例示性實施例。確切而言，提供此等例示性實施例使得本發明將為詳盡且完整，且將向熟習此項技術者充分傳達本發明概念的範疇。在諸圖式中，可為了清楚而誇示層及區之大小及相對大小。類似數字始終指示類似元件。
應理解，雖然本文中可能使用術語第一、第二、第三等來描述各種元件，但此等元件不應受此等術語限制。此等術語乃用以區分一元件與另一元件。因此，下文論述之第一元件可稱為第二元件而不偏離本發明概念之教示。如本文中所使用，術語「及/或」包括相關聯之列出項目中之任一者及一或多者之所有組合。
〔記憶體的實施例〕
請參照圖1，圖1為根據本發明例示性實施例所繪示之記憶體之示意圖。一般動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)的球位設計為依據聯合電子設備工程委員會(Joint Electron Device Engineering Council,JEDEC)所訂定之球位，該球位的布局型態並無法使得所有的輸入/輸出資料腳位(如DQ球位)之旁邊具有至少一個電源電壓腳位與至少一個接地電壓 腳位，因此無法達到良好的電容效應。因此，本揭露內容提出一種記憶體球位焊墊之佈局方法，以使得所有的輸入/輸出資料腳位(如DQ球位)之旁邊都能夠具有至少一個電源電壓腳位與至少一個接地電壓腳位以形成良好的電容效應，進而讓特性阻抗達到更好的水準，並且進一步使得電源電壓與接地電壓所產生的雜訊降到最小。在進行下述說明前，須先說明的是，本揭露內容之記憶體100之球位分佈可以應用於第三代雙倍資料率同步動態隨機存取記憶體(Double-Data-Rate Three Synchronous Dynamic Random Access Memory,DDR3 SDRAM)與在2012年9月26日負責制定記憶體技術的JEDEC所公布了最新一代的第四代雙倍資料率(Double-Data-Rate Four,DDR4)記憶體技術。值得一提的是，本揭露內容之記憶體100之球位分佈更可以應用於所有的記憶體儲存媒體。再者，為了清楚瞭解本揭露內容，本揭露內容之記憶體以64位元之儲存空間作為一範例說明。
請繼續參照圖1，在本實施例中，記憶體100包括基板110與複數個記憶體球位焊墊120，並且記憶體100可以是揮發性記憶體。多個記憶體球位焊墊120(如DQ1)配置於基板110之四周以形成回字型，並且多個記憶體球位焊墊120以鏡射方式來形成左右對稱之组態以簡化佈局線路之複雜度。回字型之左半部之複數個記憶體球位焊墊120區分為第一主區域TR1、第二主區域TR2、第三主區域TR3與第四主區域TR4。於本實施例中，第一主區域TR1內之複數個記憶體球位焊墊120區分為第一子區域TSR1、第二子區域TSR2與第三子區域TSR3，並且第一子區域TSR1與第三子區域TSR3配置著彼此交錯之複數個輸入/輸出資料腳位(如DQ0~DQ7)與複數個電力腳位(如VDDQ、VSS與VSSQ)，其中複數個輸入/輸出資料腳位彼此不相鄰，並且在每一個輸入/輸出資料腳位之旁邊配置著至少一電源電壓腳位與至少一接地電壓腳位以優化鄰近訊號之阻抗且降低雜訊干擾。值得一提的是，電源電壓腳位與接地 電壓腳位分別界定為電力腳位，並且第一子區域TSR1與第三子區域TSR3內之電力腳位彼此不相鄰。
請同時參照圖2，圖2為根據本發明實施例之第一主區域之示意圖。關於第一主區域TR1內的第一子區域TSR1與第三子區域TSR3，詳細來說，輸入/輸出資料腳位(如DQ0)之旁邊具有兩個電源電壓腳位(如VDDQ)與兩個接地電壓腳位(如VSS與VSSQ)。輸入/輸出資料腳位(如DQ1)之旁邊具有一個電源電壓腳位(如VDDQ)與兩個接地電壓腳位(如VSS與VSSQ)。輸入/輸出資料腳位(如DQ2)之旁邊具有一個電源電壓腳位(如VDDQ)與兩個接地電壓腳位(如VSS與VSSQ)。輸入/輸出資料腳位(如DQ3)之旁邊具有一個電源電壓腳位(如VDDQ)與三個接地電壓腳位(如VSS與VSSQ)。輸入/輸出資料腳位(如DQ4)之旁邊具有兩個電源電壓腳位(如VDDQ)與兩個接地電壓腳位(如VSS與VSSQ)。輸入/輸出資料腳位(如DQ5)之旁邊具有一個電源電壓腳位(如VDDQ)與兩個接地電壓腳位(如VSS與VSSQ)。輸入/輸出資料腳位(如DQ6)之旁邊具有一個電源電壓腳位(如VDDQ)與兩個接地電壓腳位(如VSS與VSSQ)。輸入/輸出資料腳位(如DQ7)之旁邊具有一個電源電壓腳位(如VDDQ)與兩個接地電壓腳位(如VSS與VSSQ)。
關於第一主區域TR1內的第二子區域TSR2，第二子區域TSR2配置於第一子區域TSR1與第三子區域TSR3之間，並且第二子區域TSR2具有至少一組第一差動輸入/輸出訊號腳位(如/DQS0與DQS0)、複數個電力腳位(如VDD、VDDQ與VSSQ)與一個輸入/輸出訊號腳位(如DM0)，其中第一差動輸入/輸出訊號腳位之旁邊具有電源電壓腳位與接地電壓腳位，並且第一差動輸入/輸出訊號腳位用以傳送或接收差動訊號。在本實施例中，輸入/輸出資料腳位(如DM0)之旁邊具有一個電源電壓腳位(如VDD)與兩個接地電壓腳位(如VSSQ)。須注意的是，在本揭露內容內，第三主區域TR3之球位布局相同於第一主區域TR1之球位布局，因此關於第三主區 域TR3之相關球位布局，請參考上述關於第一主區域TR1之說明，在此不再贅述。
請繼續參照圖1，關於第二主區域TR2，第二主區域TR2內之複數個記憶體球位焊墊120區分為第四子區域TSR4、第五子區域TSR5與第六子區域TSR6，並且第四子區域TSR4與第六子區域TSR6分別具有彼此交錯之複數個輸入/輸出資料腳位(如DQ8~DQ15)與複數個電力腳位(如VSS、VSSQ與VDDQ)，其中複數個輸入/輸出資料腳位彼此不相鄰，並且每一個輸入/輸出資料腳位之旁邊具有至少一個電源電壓腳位與至少一個接地電壓腳位以優化鄰近訊號之阻抗且降低雜訊干擾。詳細來說，輸入/輸出資料腳位(如DQ8)之旁邊具有兩個電源電壓腳位(如VDDQ)與一個接地電壓腳位(如VSS與VSSQ)。輸入/輸出資料腳位(如DQ9)之旁邊具有一個電源電壓腳位(如VDDQ)與兩個接地電壓腳位(如VSSQ)。輸入/輸出資料腳位(如DQ10)之旁邊具有兩個電源電壓腳位(如VDDQ)與兩個接地電壓腳位(如VSS與VSSQ)。輸入/輸出資料腳位(如DQ11)之旁邊具有一個電源電壓腳位(如VDDQ)與兩個接地電壓腳位(如VSS與VSSQ)。輸入/輸出資料腳位(如DQ12)之旁邊具有一個電源電壓腳位(如VDDQ)與兩個接地電壓腳位(如VSSQ)。輸入/輸出資料腳位(如DQ13)之旁邊具有兩個電源電壓腳位(如VDDQ)與兩個接地電壓腳位(如VSSQ)。輸入/輸出資料腳位(如DQ14)之旁邊具有一個電源電壓腳位(如VDDQ)與一個接地電壓腳位(如VSSQ)。輸入/輸出資料腳位(如DQ15)之旁邊具有兩個電源電壓腳位(如VDD與VDDQ)與一個接地電壓腳位(如VSSQ)。
關於第二主區域TR2內的第五子區域TSR5，第五子區域TSR5配置於第四子區域TSR4與第六子區域TSR6之間，第五子區域TSR5具有至少一組第二差動輸入/輸出訊號腳位(如/DQS1與DQS1)、複數個電力腳位(如VDD、VDDQ、VSS與VSSQ)與一個輸入/輸出訊號腳位(如DM1)，其中第二差動輸入/輸出訊號腳位之旁 邊具有電源電壓腳位與接地電壓腳位，並且第二差動輸入/輸出訊號腳位用以傳送或接收差動訊號。在本實施例中，輸入/輸出訊號腳位(如DM1)之旁邊具有兩個電源電壓腳位(如VDDQ)與一個接地電壓腳位(如VSSQ)。須注意的是，在本揭露內容內，第四主區域TR4之球位布局相同於第二主區域TR2之球位布局，因此關於第四主區域TR4之相關球位布局，請參考上述關於第二主區域TR2之說明，在此不再贅述。此外，由於本揭露內容之記憶體100之球位布局是採左右對稱鏡射之方式，所以關於回字型之右半部實質上相同於左半部，在此不再贅述。
在接下來的多個實施例中，將描述不同於上述圖1實施例之部分，且其餘省略部分與上述圖1實施例之部分相同。此外，為說明便利起見，相似之參考數字或標號指示相似之元件。
〔記憶體球位焊墊之佈局方法的另一實施例〕
請參照圖3，圖3為根據本發明例示性實施例所繪示之記憶體球位焊墊之佈局方法之流程圖。本實施例所述之例示步驟流程用於如圖1所示的記憶體100，故請一併參照圖1以利說明及理解。記憶體球位焊墊之佈局方法包括以下步驟：將回字型之左半部之記憶體焊墊區分為第一主區域、第二主區域、第三主區域與第四主區域，其中第一主區域與第二主區域之球位佈局分別相同於第三主區域與第四主區域之球位佈局(步驟S310)。將第一主區域內之記憶體球位焊墊區分為第一子區域、第二子區域與第三子區域(步驟S320)。將第一子區域與第三子區域配置彼此交錯之複數個輸入/輸出資料腳位與複數個電力腳位(步驟S330)。輸入/輸出資料腳位彼此不相鄰，並且在每一個輸入/輸出資料腳位之旁邊配置著至少一電源電壓腳位與至少一接地電壓腳位以優化鄰近訊號之阻抗且降低雜訊干擾(步驟S340)。
關於記憶體之記憶體球位焊墊之佈局方法之各步驟的相關細節在上述圖1實施例已詳細說明，在此恕不贅述。在此須說明的 是，圖3實施例之各步驟僅為方便說明之須要，本發明實施例並不以各步驟彼此間的順序作為實施本發明各個實施例的限制條件。
〔實施例的可能功效〕
綜上所述，本發明實施例所提出之記憶體與記憶體球位焊墊之佈局方法，透過將每一個輸入/輸出資料腳位之旁邊配置著至少一電源電壓腳位與至少一接地電壓腳位以優化鄰近訊號之阻抗且降低雜訊干擾。
以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。
100‧‧‧記憶體
110‧‧‧基板
120‧‧‧記憶體球位焊墊
TR1‧‧‧第一主區域
TR2‧‧‧第二主區域
TR3‧‧‧第三主區域
TR4‧‧‧第四主區域
TSR1‧‧‧第一子區域
TSR2‧‧‧第二子區域
TSR3‧‧‧第三子區域
TSR4‧‧‧第四子區域
TSR5‧‧‧第五子區域
TSR6‧‧‧第六子區域

Claims (10)

  1. 一種記憶體，包括：一基板；複數個記憶體球位焊墊，配置於該基板之四周以形成一回字型，並且該些記憶體球位焊墊以鏡射方式來形成左右對稱，其中該回字型之左半部之該些記憶體球位焊墊區分為一第一主區域、一第二主區域、一第三主區域與一第四主區域，並且該第一主區域與該第二主區域之球位佈局分別相同於該第三主區域與該第四主區域之球位佈局，其中該第一主區域內之該些記憶體球位焊墊區分為一第一子區域、一第二子區域與一第三子區域，並且該第一子區域與該第三子區域配置彼此交錯之複數個輸入/輸出資料腳位與複數個電力腳位，其中該些輸入/輸出資料腳位彼此不相鄰，並且在每一該些輸入/輸出資料腳位之旁邊配置著至少一電源電壓腳位與至少一接地電壓腳位以優化鄰近訊號之阻抗且降低雜訊干擾。
  2. 如請求項1所述之記憶體，其中該電源電壓腳位與該接地電壓腳位分別界定為該些電力腳位，並且該第一子區域與該第三子區域內之該些電力腳位彼此不相鄰。
  3. 如請求項1所述之記憶體，其中該第二子區域配置於該第一子區域與該第三子區域之間，並且該第二子區域具有至少一組第一差動輸入/輸出訊號腳位與該些電力腳位，其中該第一差動輸入/輸出訊號腳位之旁邊具有該電源電壓腳位與該接地電壓腳位。
  4. 如請求項1所述之記憶體，其中該第二主區域內之該些記憶體球位焊墊區分為一第四子區域、一第五子區域與一第六子區域，並且該第四子區域與該第六子區域分別具有彼此交錯之該些輸入/輸出資料腳位與該些電力腳位，其中該些輸入/輸出資 料腳位彼此不相鄰，並且每一該些輸入/輸出資料腳位之旁邊具有該電源電壓腳位與該接地電壓腳位以優化鄰近訊號之阻抗且降低雜訊干擾。
  5. 如請求項4所述之記憶體，其中該第五子區域配置於該第四子區域與該第六子區域之間，並且該第五子區域具有至少一組第二差動輸入/輸出訊號腳位與該些電力腳位，其中該第二差動輸入/輸出訊號腳位之旁邊具有該電源電壓腳位與該接地電壓腳位。
  6. 一種記憶體球位焊墊之佈局方法，用於一記憶體，該記憶體包括一基板與複數個記憶體球位焊墊，該些記憶體球位焊墊配置於該基板之四周以形成一回字型，並且該些記憶體球位焊墊以鏡射方式來形成左右對稱，該記憶體球位焊墊之佈局方法包括：將該回字型之左半部之該些記憶體球位焊墊區分為一第一主區域、一第二主區域、一第三主區域與一第四主區域，其中該第一主區域與該第二主區域之球位佈局分別相同於該第三主區域與該第四主區域之球位佈局；將該第一主區域內之該些記憶體球位焊墊區分為一第一子區域、一第二子區域與一第三子區域；將該第一子區域與該第三子區域配置彼此交錯之複數個輸入/輸出資料腳位與複數個電力腳位；以及該些輸入/輸出資料腳位彼此不相鄰，並且在每一該些輸入/輸出資料腳位之旁邊配置著至少一電源電壓腳位與至少一接地電壓腳位以優化鄰近訊號之阻抗且降低雜訊干擾。
  7. 如請求項6所述之記憶體球位焊墊之佈局方法，其中該電源電壓腳位與該接地電壓腳位分別界定為該些電力腳位，並且該第一子區域與該第三子區域內之該些電力腳位彼此不相鄰。
  8. 如請求項6所述之記憶體球位焊墊之佈局方法，其中該第二子 區域配置於該第一子區域與該第三子區域之間，並且該第二子區域具有至少一組第一差動輸入/輸出訊號腳位與該些電力腳位，其中該第一差動輸入/輸出訊號腳位之旁邊具有該電源電壓腳位與該接地電壓腳位。
  9. 如請求項6所述之記憶體球位焊墊之佈局方法，其中該第二主區域內之該些記憶體球位焊墊區分為一第四子區域、一第五子區域與一第六子區域，並且該第四子區域與該第六子區域分別具有彼此交錯之該些輸入/輸出資料腳位與該些電力腳位，其中該些輸入/輸出資料腳位彼此不相鄰，並且每一該些輸入/輸出資料腳位之旁邊具有該電源電壓腳位與該接地電壓腳位以優化鄰近訊號之阻抗且降低雜訊干擾。
  10. 如請求項9所述之記憶體球位焊墊之佈局方法，其中該第五子區域配置於該第四子區域與該第六子區域之間，並且該第五子區域具有至少一組第二差動輸入/輸出訊號腳位與該些電力腳位，其中該第二差動輸入/輸出訊號腳位之旁邊具有該電源電壓腳位與該接地電壓腳位。
TW103103488A 2014-01-29 2014-01-29 記憶體與記憶體球位焊墊之佈局方法 TWI539565B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW103103488A TWI539565B (zh) 2014-01-29 2014-01-29 記憶體與記憶體球位焊墊之佈局方法
US14/269,096 US20150214172A1 (en) 2014-01-29 2014-05-03 Memory and layout method of memory ball pads
CN201410192676.5A CN104810340A (zh) 2014-01-29 2014-05-08 存储器及存储器球位焊垫的布局方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103103488A TWI539565B (zh) 2014-01-29 2014-01-29 記憶體與記憶體球位焊墊之佈局方法

Publications (2)

Publication Number Publication Date
TW201530717A TW201530717A (zh) 2015-08-01
TWI539565B true TWI539565B (zh) 2016-06-21

Family

ID=53679747

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103103488A TWI539565B (zh) 2014-01-29 2014-01-29 記憶體與記憶體球位焊墊之佈局方法

Country Status (3)

Country Link
US (1) US20150214172A1 (zh)
CN (1) CN104810340A (zh)
TW (1) TWI539565B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10063282B1 (en) 2017-04-06 2018-08-28 I-Shou University Chip-to-chip signal transmission system and method for arranging chips thereof

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180006229A (ko) 2016-07-08 2018-01-17 삼성전자주식회사 스택 구조의 반도체 메모리 패키지, 메모리 장치 및 반도체 메모리 시스템
KR102519572B1 (ko) 2018-05-11 2023-04-07 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR20200126678A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200126666A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200124045A (ko) 2019-04-23 2020-11-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200137548A (ko) * 2019-05-30 2020-12-09 에스케이하이닉스 주식회사 메모리 장치 및 이의 테스트 동작 방법
US11404097B2 (en) 2018-12-11 2022-08-02 SK Hynix Inc. Memory system and operating method of the memory system
US11139010B2 (en) 2018-12-11 2021-10-05 SK Hynix Inc. Memory system and operating method of the memory system
CN113838815B (zh) * 2021-09-23 2024-05-10 西安紫光国芯半导体有限公司 基板和芯片组件

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8927164D0 (en) * 1989-12-01 1990-01-31 Inmos Ltd Semiconductor chip packages
JP3494502B2 (ja) * 1995-05-12 2004-02-09 株式会社ルネサステクノロジ 半導体記憶装置およびそのパッド配置方法
KR100224770B1 (ko) * 1996-06-24 1999-10-15 김영환 리드 온 칩 리드프레임 및 이를 이용한 반도체 소자 패키지
JP2000315776A (ja) * 1999-05-06 2000-11-14 Hitachi Ltd 半導体装置
US6812726B1 (en) * 2002-11-27 2004-11-02 Inapac Technology, Inc. Entering test mode and accessing of a packaged semiconductor device
JP5041631B2 (ja) * 2001-06-15 2012-10-03 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP3803050B2 (ja) * 2001-10-29 2006-08-02 株式会社ルネサステクノロジ 半導体記憶装置、ダイナミックランダムアクセスメモリおよび半導体装置
US7276802B2 (en) * 2002-04-15 2007-10-02 Micron Technology, Inc. Semiconductor integrated circuit package having electrically disconnected solder balls for mounting
US6979904B2 (en) * 2002-04-19 2005-12-27 Micron Technology, Inc. Integrated circuit package having reduced interconnects
JP2004296853A (ja) * 2003-03-27 2004-10-21 Seiko Epson Corp 半導体チップ、半導体装置及びその製造方法、回路基板並びに電子機器
US7098541B2 (en) * 2003-05-19 2006-08-29 Hewlett-Packard Development Company, L.P. Interconnect method for directly connected stacked integrated circuits
US7256074B2 (en) * 2003-10-15 2007-08-14 Micron Technology, Inc. Methods for wafer-level packaging of microelectronic devices and microelectronic devices formed by such methods
JP4309368B2 (ja) * 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
JP2006278805A (ja) * 2005-03-30 2006-10-12 Elpida Memory Inc 半導体装置
KR100725517B1 (ko) * 2005-08-08 2007-06-07 삼성전자주식회사 본딩 패드와 볼 랜드가 복수 층에 형성된 다층 배선 기판및 이를 이용한 반도체 패키지 구조
US7826243B2 (en) * 2005-12-29 2010-11-02 Bitmicro Networks, Inc. Multiple chip module and package stacking for storage devices
US7477535B2 (en) * 2006-10-05 2009-01-13 Nokia Corporation 3D chip arrangement including memory manager
JP2008299925A (ja) * 2007-05-30 2008-12-11 Elpida Memory Inc 半導体メモリ
KR100798896B1 (ko) * 2007-06-07 2008-01-29 주식회사 실리콘웍스 반도체 칩의 패드 배치 구조
US8110905B2 (en) * 2007-12-17 2012-02-07 Stats Chippac Ltd. Integrated circuit packaging system with leadframe interposer and method of manufacture thereof
CN101599480B (zh) * 2008-06-03 2011-06-15 慧国(上海)软件科技有限公司 半导体芯片封装结构
KR100942946B1 (ko) * 2008-06-30 2010-02-22 주식회사 하이닉스반도체 반도체 메모리 소자
KR101614856B1 (ko) * 2009-10-12 2016-04-22 삼성전자주식회사 반도체 칩의 실장 기판, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법
JP2012099714A (ja) * 2010-11-04 2012-05-24 Elpida Memory Inc 半導体チップ及びこれを備える半導体装置
JP2012156346A (ja) * 2011-01-27 2012-08-16 Elpida Memory Inc 半導体装置
KR101994930B1 (ko) * 2012-11-05 2019-07-01 삼성전자주식회사 일체형 단위 반도체 칩들을 갖는 반도체 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10063282B1 (en) 2017-04-06 2018-08-28 I-Shou University Chip-to-chip signal transmission system and method for arranging chips thereof

Also Published As

Publication number Publication date
CN104810340A (zh) 2015-07-29
US20150214172A1 (en) 2015-07-30
TW201530717A (zh) 2015-08-01

Similar Documents

Publication Publication Date Title
TWI539565B (zh) 記憶體與記憶體球位焊墊之佈局方法
KR102199249B1 (ko) 외부 단자를 갖는 배선
CN105027092B (zh) 具有sdram接口的dram、混合闪存存储器模块
KR102290020B1 (ko) 스택드 칩 구조에서 소프트 데이터 페일 분석 및 구제 기능을 제공하는 반도체 메모리 장치
TWI740520B (zh) 裝置、記憶體裝置及電子系統
CN103295616B (zh) 半导体存储器件
US9812220B2 (en) Buffered multi-rank memory modules configured to selectively link rank control signals and methods of operating the same
US8116144B2 (en) Memory module having a memory device configurable to different data pin configurations
US9754658B2 (en) Memory module, memory system including the same, and data storage system including the memory module
US20170125360A1 (en) Semiconductor device including three-dimensional crack detection structure
US10802532B2 (en) Techniques to mirror a command/address or interpret command/address logic at a memory device
KR20130003551A (ko) 온 다이 터미네이션을 포함하는 반도체 메모리 장치, 메모리 콘트롤러, 메모리 시스템 및 온 다이 터미네이션 제어방법
US20160012875A1 (en) Semiconductor memory device
US10460792B2 (en) Synchronous dynamic random access memory (SDRAM) and memory controller device mounted in single system in package (SIP)
JP2012248192A (ja) 半導体メモリ装置、半導体メモリパッケージ、及び半導体メモリ装置の集積度増大方法
US20130064009A1 (en) Size-reduced magnetic memory cell
US10770129B2 (en) Pseudo-channeled DRAM
JP2009294864A (ja) メモリモジュール及びその使用方法、並びにメモリシステム
JP2013114416A (ja) メモリモジュール
US20130242680A1 (en) Memory modules
US9658783B2 (en) DRAM having SDRAM interface and flash memory consolidated memory module
JP2015176632A (ja) 半導体装置
TW202011406A (zh) 雙倍資料率記憶體
TW201441824A (zh) 驅動器及具有此驅動器的記憶體控制器
TW201530726A (zh) 記憶體與記憶體儲存裝置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees