KR100798896B1 - 반도체 칩의 패드 배치 구조 - Google Patents

반도체 칩의 패드 배치 구조 Download PDF

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Abstract

상하방향보다 좌우방향의 길이가 긴 반도체 칩의 테이프 캐리어 패키지(Tape Carrier Package)로 패키징시에 리드 손상(Lead Broken)을 방지할 수 있는 반도체 칩의 패드 배치 구조에 관하여 개시한다.
본 발명에 따른 반도체 칩의 패드 배치 구조는 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변, 하변, 좌변 및 우변을 따라서 복수의 패드들이 배치되어 있되, 상기 좌변 및 우변에 배치되는 패드들의 상하 폭 및 상기 상변 및 하변의 양쪽 가장자리부분에 배치되는 패드들의 좌우 폭은, 상기 상변 및 하변의 가운데부분에 배치되는 패드들의 좌우 폭보다 상대적으로 큰 것을 특징으로 한다.
소스 드라이버 칩, 테이프 캐리어 패키지, 패드 피치

Description

반도체 칩의 패드 배치 구조{PAD LAYOUT STRUCTURE OF SEMICONDUCTOR CHIP}
도 1은 종래의 반도체 칩의 패드 배치 구조의 예를 도시한 것이다.
도 2는 반도체 칩의 길이 차이에 따른 모멘트의 차이를 나타낸다.
도 3은 본 발명에 따른 반도체 칩의 패드 배치 구조의 일실시예를 나타낸다.
도 4는 도 3에 도시된 반도체 칩의 상변의 가운데부분과 가장자리부분을 나타낸다.
도 5는 본 발명에 따른 반도체 칩의 패드 배치 구조의 다른 일실시예이다.
본 발명은 반도체 칩의 패드 배치 구조에 관한 것으로, 더욱 상세하게는 반도체 칩의 테이프 캐리어 패키지로 패키징시에 리드 손상(Lead Broken)을 방지할 수 있는 반도체 칩의 패드 배치 구조에 관한 것이다.
테이프 캐리어 패키지(Tape Carrier Package, 이하 TCP라 한다)는 고집적 반도체 칩의 패키지 기술 중에서 와이어리스 본딩 방식을 적용한 것으로, 일반적으로 배선으로 리드(Lead)가 형성된 TCP 테이프에 반도체 칩을 실장하는 형태로 이루어진다.
이러한 TCP는 종래의 와이어 본딩 등이 요구되는 패키지에 비해 골드와이어와 같은 별도의 본딩수단을 이용하지 않으므로, 경제적이면서도 컴팩트(compact)한 패키지를 얻을 수 있는 장점이 있다.
그러나, TCP는 이러한 장점에도 불구하고 패드 수가 많아 패드 피치가 협소한 경우에는 적용이 어렵다. 액정 패널을 구동하는 소스 드라이버 칩의 예를 들면, 소스 드라이버 칩의 내부회로 외곽의 공간에는 전력 공급, 신호 연결 등을 위하여 많은 수의 입력패드 및 출력패드가 배치된다. 그러나, 소스 드라이버 칩에서 이러한 패드 배치 공간은 한정되어 있다. 이러한 한정된 공간에서 많은 수의 입력패드 및 출력패드를 배치하기 위해서는 패드들의 패드 피치가 반도체 칩 제조 공정에서 허용되는 범위에서 최소한으로 설계되어야 한다. 반도체 칩에서 패드 피치가 최소한으로 설계됨에 따라, 반도체 칩을 TCP로 패키징하기 위해서는 TCP 테이프에 형성되는 리드의 폭도 따라서 좁게 형성되어야 한다.
리드의 폭이 좁아지면, 그만큼 리드의 강도가 약해지는데, 일반적으로 상하방향보다 좌우방향의 길이가 그리 길지 않은 반도체 칩의 경우에는 TCP로 패키징시에 리드의 폭이 어느 정도까지는 좁더라도 큰 문제는 발생하지 않는다. 그러나, 좌우방향의 길이가 상항방향의 길이보다 극단적으로 긴 소스 드라이버 칩과 같이, 좌우방향의 길이와 상하방향의 길이의 비율이, 예를 들어 10:1 이상과 같이, 매우 큰 반도체 칩의 경우, 반도체 칩의 양쪽 가장자리 부분에서는 작은 충격에도 리드가 손상되는 문제(Lead Broken)가 발생할 수 있다.
이를 방지하기 위해서는 반도체 칩의 상하방향의 길이를 길게 하여야 하는 데, 이는 회로가 추가됨이 없이 반도체 칩의 상하방향의 길이가 길어진 만큼 반도체 칩의 크기가 커져 반도체 칩 소형화가 달성되기 어렵다는 것을 의미한다.
도 1은 종래의 반도체 칩의 패드 배치 구조의 예를 도시한 것이다.
도 1을 참조하면 반도체 칩(100)의 중앙에 내부회로(110)가 배치되고, 내부회로 외곽의 상변(120a), 하변(120b), 좌변(120c) 및 우변(120d)에 출력패드들(102)이 배치된다. 또한 상변(120a)의 가운데부분에는 입력패드부(101)가 배치되어 있다. 도면에는 도시하지 않았지만, 입력패드부(101)에는 복수의 입력패드들이 배치되어 있다. 출력패드들(102)은 일정한 패드 폭(W1) 및 일정한 패드간 간격(S1)으로 배치되어 있다. 패드 폭(Width)과 패드간 간격(Spacing)이 일정하면, 이들의 합으로 표시할 수 있는 패드 피치(Pitch)도 일정하다.
전술한 바와 같이, 도 1에 도시된 반도체 칩(100)이 소스 드라이버 칩인 경우, 반도체 칩(100)의 형상은 좌우방향의 길이가 상하방향의 길이보다 매우 긴 것이 일반적이다. 이때, 도 1에 도시된 바와 같이 출력패드들(102)이 일정한 패드 피치(P1)로 배치되어 있을 경우, TCP로 패키징시에 반도체 칩(100)의 양쪽 가장자리부분(130)에서는 후술하는 바와 같이 리드 손상의 문제가 발생할 수 있다.
도 2는 반도체 칩의 길이 차이에 따른 모멘트의 차이를 나타낸다.
도 2를 참조하면, (a)의 경우는 반도체 칩(200a)의 중심(210a)에서 가장자리(220a)까지의 길이가 L1 으로 상대적으로 짧은 경우를 나타내고, (b)의 경우는 반도체 칩(200b)의 중심(210b)에서 가장자리(220b)까지의 길이가 L2 로 상대적으로 긴 경우를 나타낸다. 모멘트(Moment)는 힘(F)과 반도체 칩(200a,200b)의 중 심(210a,210b)에서 가장자리(220a,220b)의 길이(L1 또는 L2)의 곱에 비례한다. 따라서, 출력패드(102)에 동일한 힘(F)을 가하더라도 (a)에서의 반도체 칩(200a)의 가장자리(220a)경우보다 (b)에서의 반도체 칩(200b)의 가장자리(220b)의 경우가 더 큰 모멘트가 발생한다.
따라서, TCP로 패키징시에 각각의 출력패드들(102) 각각에 본딩 툴(tool)에 의하여 동일한 힘(F)이 가해지더라도 반도체 칩(100)의 가운데부분에 배치되는 패드들보다 반도체 칩(100)에서 상대적으로 멀리 떨어져 있는 양쪽 가장자리부분(130)에 배치되는 패드들에서 더 큰 모멘트가 발생한다. 발생된 모멘트는 TCP 테이프에 형성된 리드에 그대로 전달되게 되므로, 반도체 칩(100)의 가장자리부분에 배치되는 부분에서는 리드가 견딜 수 있는 힘을 넘어서게 되어 리드가 부러지는 것과 같은 리드 손상이 일어날 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 칩의 좌우방향의 길이와 상하방향의 길이의 비가 매우 크더라도 테이프 캐리어 패키지로 패키징시에 리드 손상을 방지할 수 있는 반도체 칩의 패드 배치 구조를 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일실시예에 따른 반도체 칩의 패드 배치 구조는 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변, 하변, 좌변 및 우변을 따라서 복수의 패드들이 배치되어 있되, 상기 좌변 및 우변에 배치되는 패드들의 상하 폭 및 상기 상변 및 하변의 양쪽 가장자리부분에 배치되는 패드들의 좌우 폭은, 상기 상변 및 하변의 가운데부분에 배치되는 패드들의 좌우 폭보다 상대적으로 큰 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 일실시예에 따른 반도체 칩의 패드 배치 구조는 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변, 하변, 좌변 및 우변을 따라서 복수의 패드들이 배치되어 있되, 상기 좌변 및 우변에 배치되는 패드들의 상하 폭은, 상기 상변 및 하변에 배치되는 패드들의 좌우 폭보다 상대적으로 큰 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 또다른 일실시예에 따른 반도체 칩의 패드 배치 구조는 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변 및 하변을 따라서 복수의 패드들이 배치되어 있되, 상기 상변 및 하변의 양쪽 가장자리부분에 배치되는 패드들의 좌우 폭은, 상기 상변 및 하변의 가운데부분에 배치되는 패드들의 좌우 폭보다 상대적으로 큰 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 또다른 일실시예에 따른 반도체 칩의 패드 배치 구조는 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변, 하변, 좌변 및 우변을 따라서 복수의 패드들이 배치되어 있되, 상기 좌변 및 우변의 양쪽 가장자리부분에 배치되는 패드들의 상하 폭은, 상기 좌변 및 우변의 가운데부분에 배치되는 패드들의 상하 폭보다 상대적으로 크고, 상기 상변 및 하변의 양쪽 가장자리부분에 배치되는 패드들의 좌우 폭은, 상기 상변 및 하변의 가운데부분에 배치되는 패드들의 좌우 폭보다 상대적으로 큰 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 또다른 일실시예에 따른 반도체 칩의 패드 배치 구조는 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변, 하변, 좌변 및 우변을 따라서 복수의 출력패드들이 배치되어 있되, 상기 상변, 하변, 좌변 및 우변 중 적어도 하나에는 복수의 입력패드가 배치되는 입력패드부가 형성되어 있으며, 상기 좌변 및 우변에 배치되는 출력패드들의 상하 폭 및 상기 상변 및 하변의 양쪽 가장자리부분에 배치되는 출력패드들의 좌우 폭은, 상기 상변 및 하변의 가운데부분에 배치되는 출력패드들의 좌우 폭보다 상대적으로 큰 것을 특징으로 한다.
이하에서는 본 발명의 구체적인 실시예를 도면을 참조하여 상세히 설명하도록 한다.
도 3은 본 발명에 따른 반도체 칩의 패드 배치 구조의 일실시예를 나타낸다.
도 3을 참조하면, 반도체 칩(300)은 좌우방향의 길이가 상하방향의 길이보다 상대적으로 매우 큰 형태를 가지고 있고, 반도체 칩(300)의 중앙부분에 내부회로(310)가 배치되고, 내부회로(310) 외곽의 패드 배치 공간들인 상변(320a), 하변(320b), 좌변(320c) 및 우변(320d)에 패드들(301a ~ 301c)이 배치된다. 패드들(301a ~ 301c)은 반도체 칩(300)의 중심을 지나는 상하방향의 가상의 선을 기준으로 좌측에 배치되는 패드들 및 우측에 배치되는 패드들의 개수가 동일하고, 반도체 칩(300)의 중심을 지나는 좌우방향의 가상의 선을 기준으로 상측에 배치되는 패드들 및 하측에 배치되는 패드들의 개수가 동일한 것이 바람직하다. 더욱 바람직한 것은 패드들의 개수 뿐만 아니라 패드 폭(Pad Width), 패드 피치(Pad Pitch)가 동일한 것이다. 즉, 반도체 칩(300)의 중심을 지나는 좌우방향 또는 상하방향의 가상 을 선을 기준으로 상하대칭 또는 좌우대칭으로 패드들(301a ~ 301c)이 배치되는 것이다. 이 경우, 패드 배치 공간의 활용 측면과 TCP 테이프 제조의 효율 측면에서 좌우대칭 또는 상하대칭이 아닌 경우보다 유리한 효과를 얻을 수 있다.
이들 패드들(301a ~ 301c) 중 일부는 내부회로(310)로부터 출력되는 신호 등을 출력하기 위한 출력패드들이고, 나머지는 내부회로(310)에 전력이나 신호를 전달하기 위한 입력패드들이다. 물론, 패드들(301a ~ 301c) 중 일부는 입력과 출력 모두를 위한 입출력패드일 수 있다. 반도체 칩(300)에 배치되는 패드들(301a ~ 301c)의 용도에 관한 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자라면 누구나 쉽게 이해할 수 있으므로 그 상세한 설명은 생략하기로 한다.
반도체 칩(300)은 소스 드라이버 칩일 수 있는데, 이 경우 일반적으로 입력패드들보다 출력패드들이 훨씬 많이 배치된다. 패드 배치의 한가지 예를 들면, 반도체 칩(300)의 패드 배치 공간(320a ~ 320d) 중 상변(320a)의 가운데부분에 입력패드들이 배치되고, 그 외의 패드 배치 공간에는 출력패드들이 배치되는 것이다.
배치되는 패드들(301a ~ 301c) 중에서 좌변(320c) 및 우변(320d)에 배치되는 패드들(301c)과 상변(320a) 및 하변(320b)의 양쪽 가장자리부분에 배치되는 패드들(301b)은, 상변(320a) 및 하변(320b)의 양쪽 가운데부분에 배치되는 패드들(301a)에 비해, 반도체 칩(300)의 중심으로부터 상대적으로 멀리 떨어져서 배치된다. 이러한 부분들에 배치되는 패드들(301b,301c)은 전술한 바와 같이 반도체 칩(300)의 중심에서의 길이에 비례하여 모멘트가 커져서 테이프 캐리어 패키지(Tape Carrier Package, 이하 TCP라 한다)로 패키징시에 적은 외부 힘에도 TCP 테이프에 형성된 리드의 손상 문제(Lead Broken)가 발생할 수 있다.
이러한 리드 손상의 문제는 좌변(320c) 및 우변(320d)에 배치되는 패드들(301c) 각각의 상하 폭(W3, 이하 제3패드 폭이라 한다) 및 상변(320a) 및 하변(320b)의 양쪽 가장자리부분에 배치되는 패드들(301b) 각각의 좌우 폭(W2, 이하 제2 패드 폭이라 한다)을 상변(320a) 및 하변(320b)의 가운데부분에 배치되는 패드들(301a) 각각의 좌우 폭(W1, 이하 제1패드 폭이라 한다)보다 상대적으로 큰 값을 가지도록 배치함으로써 해결할 수 있다. 이때, 좌변(320c) 및 우변(320d)에 배치되는 패드들(301c) 각각의 좌우 폭과 상변(320a) 및 하변(320b)에 배치되는 패드들(301a,301b) 각각의 상하 폭은 동일할 수 있다.
반도체 칩(300)의 중심에서 상대적으로 멀리 떨어져 있는 패드들(301b,301c) 각각의 패드 폭(W2,W3)이 크다면, TCP 테이프에 형성되는 리드의 폭 또한 크게 할 수 있다. 리드의 폭이 크면 리드가 견딜 수 있는 힘도 그만큼 커지게 되므로, 결국, 반도체 칩(300)의 중심에서 상대적으로 멀리 떨어져 있는 부분들에서 발생할 수 있는 TCP로 패키징시에 리드 손상의 문제를 어느 정도 해결할 수 있다.
도 4는 도 3에 도시된 반도체 칩의 상변의 가운데부분과 가장자리부분을 나타낸다. 도 4를 참조하면, 반도체 칩(300)의 상변(320a)은 가운데부분(410)과 양쪽 가장자리부분(420)으로 구분될 수 있다.
일예로, 반도체 칩(300)의 좌우방향의 길이(X+2α)와 상하방향의 길이(Y)의 비가 10:1을 넘고 X:Y가 10:1이라 가정한다. 그리고, 반도체 칩(300)의 좌우방향의 길이와 상하방향의 길이의 비인 10:1은 최소한의 패드 폭(Pad Width) 또는 패드 피 치(Pad Pitch)로 패드들을 배치하였을 때, TCP로 패키징시에 리드 손상이 발생하지 않는 최대 비율이라 가정한다. 이 경우, 전술한 바와 같이, 반도체 칩(300)의 좌우방향의 길이와 상하방향의 길이의 상변(320a)의 양쪽 가장자리부분(420)에서는 TCP로 패키징시에 리드 손상의 문제가 발생할 수 있다.
여기서, 리드 손상이 발생하지 않는 최대 비율의 예로 제시된 반도체 칩의 좌우방향의 길이와 상하방향의 길이의 비(10:1)는, TCP로 패키징시에 본딩 툴에 가해지는 힘이 일정할 경우, 반도체 칩의 가장자리부분에서 리드 손상이 생기지 않는다고 가정한 최대한의 비율이다. 따라서, 이러한 비율(10:1)은 본딩 툴에 가해지는 힘의 크기에 따라서 바뀔 수 있으며, 패드들의 패드 피치에 따라서도 바뀔 수 있는 비율이다. 또한 이러한 비율(10:1)은 TCP로 패키징시에 본딩 툴에 가해지는 힘의 크기나 패드들의 패드 피치를 조절함으로써 임의로 달성할 수도 있는 비율이다.
도 4에 도시된 상변(320a)에서의 패드 배치의 예는, 상변(320a)의 양쪽 가장자리부분(420)에 배치되는 패드(301b)들 각각의 제2패드 폭(W2)을 가운데부분(410)에 배치되는 패드(301a)들 각각의 제1패드 폭(W1)보다 상대적으로 큰 값을 가지도록 배치하는 것이다.
상변(320a)의 가운데부분(410)은 반도체 칩(300)의 중심으로부터 상대적으로 가까운 부분이다. 따라서 가운데부분(410)에서는, 종래와 마찬가지로, 반도체 칩 제조 공정에서 미리 정해진 최소한의 패드 폭(W1) 및 최소한의 패드 간격(S1), 즉 최소한의 패드 피치(P1)로 패드들(301a)이 배치되는 것이 바람직하다.
반면, 상변(320a)의 양쪽 가장자리부분(420)은 반도체 칩(300)의 중심으로부 터 상대적으로 먼 부분이다. 이 부분에서는 TCP로 패키징시에 리드 손상의 문제가 발생할 수 있으므로, 상변(320a)의 양쪽 가장자리부분(420)에 배치되는 패드들(301b) 각각은 상변(320a)의 가운데부분(410)에 배치되는 패드들(301a) 각각의 제1 패드 폭(W1)보다 패드 폭이 상대적으로 큰 제2패드 폭(W2)을 갖는 것이 바람직하다.
상변(320a)의 가장자리부분(420) 각각에는 제2패드 폭(W2)을 갖는 패드들(301b)이 얼라인 키(330)가 배치된 모서리로부터 N개(N은 1이상의 자연수)가 배치되어 있을 수 있다. 그러나, TCP로 패키징시에 리드 손상을 방지하기 위한 상대적으로 큰 좌우 폭(W2)을 갖는 패드들(301b)의 개수(N개)는 정해진 것은 아니다. 좌우 폭이 상대적으로 큰(W2) 패드들(301)의 개수(N개)는 반도체 칩(300)의 좌우방향의 길이와 상하방향의 길이의 비(X+2α: Y)에 따라서 달라진다. 만약, 상변(320a)의 가운데부분(410)의 길이(X)가 특정한 값으로 정해진다면, 상변(320a)의 양쪽 가장자리부분(420)의 길이(2α)에 따라 좌우 폭이 상대적으로 큰(W2) 패드들(301)의 개수(N개)가 정해진다. 이때, 상변(320a)의 가운데부분(410)의 길이(X)는 반도체 칩(300)의 상하방향의 길이(Y)와의 비율(예를 들면, X:Y = 10:1)에 의해 결정되며, 반도체 칩 제조 공정에서 허용되는 범위에서 최소한의 패드 피치를 가지는 패드들이 배치될 수 있는 부분의 길이로 볼 수 있다.
상기의 예에서, 반도체 칩 제조 공정에서 미리 정해진 최소한의 패드 피치, 즉, 최소한의 패드 폭 및 최소한의 패드 간격으로 패드들(301a)이 배치될 수 있는 상변(320a)의 가운데부분(410)의 길이(X)는 반도체 칩(300)의 상하방향의 길이(Y) 의 10배를 넘지 않는 것이 바람직하다. 그리고, 상변(320a)의 그 외의 부분(420)에서는 상변(320a)의 가운데부분(410)에 배치되는 패드들(301a)의 제1패드 폭(W1)보다 상대적으로 패드 폭이 큰 제2패드 폭(W2)을 갖는 패드들(301b)이 배치되는 것이 바람직하다.
상변(320a)의 양쪽 가장자리부분(420)의 길이(2α)가 작은 값이면 그만큼 제2패드 폭(W2)을 갖는 패드들(301b)이 적은 개수로 배치될 것이고, 상변(320a)의 양쪽 가장자리부분(420)의 길이(2α)가 큰 값이면 그만큼 제2패드 폭(W2)을 갖는 패드들(301b)이 많은 개수로 배치될 것이다. 상변(320a)의 양쪽 가장자리부분(420)에 배치되는 패드들(301b)은 일정한 패드폭을 가지도록 배치될 수도 있고, 반도체 칩(300)의 중심에서 멀어질수록 패드폭 또한 점점 커지도록 배치될 수 있다.
패드들(301a,301b) 사이의 간격이 일정한 경우, 상변(320a)의 가운데부분(410)에 배치되는 패드들(301a)의 제1패드 폭(W1)보다 양쪽 가장자리부분(420)에 배치되는 패드들(301b)의 제2패드 폭(W2)이 크면, 가운데부분(410)에 배치되는 패드들(301a)의 패드 피치(P1)보다 양쪽 가장자리부분(420)에 배치되는 패드들(301a)의 패드 피치(P2)가 더 크다. 물론 패드 피치(Pitch)는 패드 폭(Width) 뿐만 아니라 패드들 사이의 간격(Spacing)을 달리함으로써도 커지거나 작아질 수 있다.
도 4에서는 반도체 칩(300)의 상변(320a)에 대해서만 도시하였지만, 반도체 칩(300)의 하변(320a)에 대해서도 가운데부분(410)과 양쪽 가장자리부분(420)으로 구분될 수 있는 것은 마찬가지이다.
또한, 좌변(320c) 및 우변(320d) 역시 반도체 칩(300)의 중심으로부터 상대 적으로 멀리 떨어져 있으므로, 좌변(320c) 및 우변(320d)에는 상변(320a)의 가운데부분(410)에 배치되는 패드들(301a)보다 패드 폭이 상대적으로 큰 제3패드 폭(W3)을 가지는 패드들(301c)을 배치할 수 있다. 여기서, 반도체 칩(300)의 상변(320a) 및 하변(320b)의 양쪽 가장자리부분(420)에 배치되는 패드들(301b)의 패드 피치(P2)는 좌변(320c) 및 우변(320d)에 배치되는 패드들(301c)의 패드 피치(P3)와 동일할 수 있다.
이 경우, 좌변(320c)에 배치되는 패드들(301c)과 상변(320a) 및 하변(320b)의 왼쪽 가장자리부분(420)에 배치되는 패드들(301b)로 이루어지는 형태는, "ㄷ" 형상이 된다. 우변(320c)에 배치되는 패드들(301c)과 상변(320a) 및 하변(320b)의 오른쪽 가장자리부분(420)에 배치되는 패드들(301b)로 이루어지는 형태도 마찬가지의 형상이 된다.
도면에 도시하지는 않았지만, 좌변(320c) 및 우변(320d)의 가운데부분에 배치되는 패드들은 상변(320a)의 가운데부분(410)에 배치되는 패드들(301a)의 제1패드 폭(W1)보다 패드 폭이 같거나 큰 패드 폭을 가지도록 배치하고, 양쪽 가장자리부분에 배치되는 패드들은 좌변(320c) 및 우변(320d)의 가운데부분에 배치되는 패드들보다 상대적으로 더 큰 패드 폭을 가지도록 배치할 수 있다. 이 경우, 좌변(320c) 및 우변(320c) 중 하나의 한쪽 가장자리부분에 배치되는 패드들(301c)과 상변(320a) 및 하변(320b) 중 하나의 한쪽 가장자리부분(420)에 배치되는 패드들(301b)로 이루어지는 형태는, "ㄱ" 형상이 된다.
상변(320a) 및 하변(320b), 그리고 좌변(320c) 및 우변(320d)이 교차되는 부 분, 즉, 반도체 칩(300)의 4군데의 모서리에는 패드들이 배치되지 않고, TCP로 패키징시에 반도체 칩(300)과 본딩 툴(Bonding Tool, 미도시)의 정렬을 위한 얼라인 키(Align Key, 330)가 배치될 수 있다. 얼라인 키들(330)이 존재하는 경우, 패드들(301a,301b)은 어느 하나의 얼라인 키(330)와 다른 하나의 얼라인 키(330) 사이에서 배치된다.
도 5는 본 발명에 따른 반도체 칩의 패드 배치 구조의 다른 일실시예이다.
도 5에 도시된 반도체 칩(500)은, 도 3에 도시된 반도체 칩(300)과 마찬가지로, 좌우방향의 길이가 상하방향의 길이보다 상대적으로 매우 큰 형태를 가지고 있다. 반도체 칩(500)의 중앙부분에 내부회로(510)가 배치된다. 내부회로(510) 외곽의 패드 배치 공간들인 상변(520a), 하변(520b), 좌변(520c) 및 우변(320d)에 출력패드들(501a ~ 501c)이 배치된다. 또한, 반도체 칩(500)의 4군데의 모서리에는 얼라인 키(530)가 배치될 수 있다.
도 5를 참조하면, 좌변(520c) 및 우변(520d)에 배치되는 출력패드들(501c) 각각의 제3패드 폭(W3) 및 상변(520a) 및 하변(520b)의 양쪽 가장자리부분에 배치되는 출력패드들(501b) 각각의 제2패드 폭(W2)은 상변(520a) 및 하변(520b)의 가운데부분에 배치되는 출력패드들(501a) 각각의 제1패드 폭(W1)보다 상대적으로 크다.
바꾸어 말하면, 좌변(520c) 및 우변(520d)에 배치되는 출력패드들(501c)의 패드 피치(P3) 및 상변(520a) 및 하변(520b)의 양쪽 가장자리부분에 배치되는 출력패드들(501b)의 패드 피치(P2)는 상변(520a) 및 하변(520b)의 가운데부분에 배치되는 출력패드들(501a)의 패드 피치(P1)보다 상대적으로 크게 형성된다.
그리고, 상변(520a), 하변(520b), 좌변(520c) 및 우변(520d) 중 적어도 하나에는 내부회로(510)에 전력 또는 신호 등을 전달하기 위한 입력패드부(540)가 배치된다.
입력패드부(540)에는 복수의 입력패드(541)가 배치된다. 입력패드부(540)가 반도체 칩(500)의 상변(520a)이나 하변(520b)의 가운데부분에 배치될 경우 입력패드부(540) 내부에 배치되는 복수의 입력패드들(541)은 좌우 대칭의 형태로 배치될 수 있다. 입력패드부(540)가 반도체 칩(500)의 좌변(520c)이나 우변(520d)의 가운데부분에 배치될 경우 입력패드부(540) 내부에 배치되는 입력패드들(541)은 상하 대칭의 형태로 배치될 수 있다.
입력패드부(540)에 배치되는 입력패드들(541)도 출력패드들(501a ~ 501c)의 배치와 마찬가지로 반도체 칩(500)에 배치할 수 있다. 즉, 반도체 칩(500)의 중심으로부터 상대적으로 가까운 상변(520a)이나 하변(520b)의 가운데부분에 입력패드들(541)을 배치하는 경우보다 반도체 칩(500)의 중심으로부터 상대적으로 멀리 떨어진 상변(520a)이나 하변(520b)의 양쪽 가장자리부분에 입력패드들(541)을 배치하는 경우 또는 좌변(520c)이나 우변(520d)에 배치할 경우에 입력패드들(541)을 배치하는 경우에 입력패드들(541) 각각의 패드 폭(W4)을 상대적으로 크게 하여 배치할 수 있다.
도 5에는 상변(520a)의 가운데부분에 입력패드부(540)가 배치된 예가 도시되어 있다. 입력패드부(540)에는 좌우 대칭으로 입력패드들(541)이 배치되어 있으며, 입력패드들(541) 각각은 일정한 패드 폭(W4) 및 일정한 패드 간격(S4), 즉 일정한 패드 피치(P4)로 배치되어 있다. 이때, 입력패드들(541) 각각의 패드 폭(W4)은 상변(520a)이나 하변(520b)의 가운데부분에 배치되는 출력패드들(501a) 각각의 패드 폭(W1)과 동일할 수 있다.
도 3과 도 5에 도시된 실시예에서는 반도체 칩(300,500)의 상변(320a,520a) 및 하변(320b,520b)의 양쪽 가장자리부분과 좌변(320c, 520c) 및 우변(320c,520c)에 상대적으로 큰 패드 폭(W2,W3)을 갖는 패드들이 배치되어 이러한 패드들이 "ㄷ"형태를 이루었다. 이러한 예는 반도체 칩(300,500)의 좌우방향의 길이와 상하방향의 길이의 비가 매우 큰 경우의 TCP로 패키징시에 리드 손상을 방지하는 데에 유용하다.
경우에 따라서는, 반도체 칩(300,500)의 상변(320a,520a) 및 하변(320b,520b)의 양쪽 가장자리부분(도 4의 420)에만 상대적으로 패드 폭이 큰 제2패드 폭(W2)을 갖는 패드들이 배치될 수 있고, 또한, 좌변(320c, 520c) 및 우변(320c,520c)에만 상대적으로 패드 폭이 큰 제3패드 폭(W3)을 갖는 패드들이 배치될 수 있다. 전자의 예는 패드들이 반도체 칩(300,500)의 상변(320a,520a) 및 하변(320b,520b)에만 배치되는 경우에 유용하고, 후자의 경우는 반도체 칩(300,500)의 좌우방향의 길이와 상하방향의 길이의 비가 그다지 크지 않을 경우에 유용하다.
지금까지는 패드들 각각의 좌우방향 또는 상하방향의 패드 폭(Width)을 위주로 설명하였지만, 패드 폭은 패드 피치(Pitch)와도 밀접한 관계가 있다. 특히, 패드들 사이의 간격(Spacing)이 일정한 경우, 패드 폭이 크면 패드 피치가 크다. 도 3 및 도 4에 도시된 예에서, 반도체 칩의 상변(320a)의 가운데부분(410)에 배치되 는 패드들(301a) 각각의 제1패드 폭(W1)보다 양쪽 가장자리부분(420)에 배치되는 패드들(301b) 각각의 제2패드 폭(W2)이 크면, 상변(320a)의 가운데부분(410)에 배치되는 패드들(301a)의 패드 피치(P1)보다 양쪽 가장자리부분(420)에 배치되는 패드들(301b)의 패드 피치(P2)가 크다.
이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
상술한 바와 같이, 본 발명에 따른 반도체 칩의 패드 배치 구조는 반도체 칩의 중심에서 상대적으로 멀리 떨어져 배치되는 패드들의 패드 폭을 상대적으로 크게 함으로써, 반도체칩의 좌우방향의 길이와 상하방향의 길이의 비가 매우 크더라도 테이프 캐리어 패키지로 패키징시에 리드 손상을 방지할 수 있는 장점이 있다.

Claims (17)

  1. 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변, 하변, 좌변 및 우변을 따라서 복수의 패드들이 배치되어 있되,
    상기 좌변 및 우변에 배치되는 패드들의 상하 폭(Width) 및 상기 상변 및 하변의 양쪽 가장자리부분에 배치되는 패드들의 좌우 폭은, 상기 상변 및 하변의 가운데부분에 배치되는 패드들의 좌우 폭보다 상대적으로 큰 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  2. 제1항에 있어서,
    상기 좌변 및 우변 중 어느 하나에 배치되는 패드들과 상기 상변 및 하변의 한쪽 가장자리부분에 배치되는 패드들로 이루어지는 형태는,
    "ㄷ" 형상을 이루는 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  3. 제1항에 있어서,
    상기 반도체 칩의 좌변에 배치되는 패드들 및 우변에 배치되는 패드들은 서로 좌우대칭의 형태로 배치되고,
    상기 반도체 칩의 상변에 배치되는 패드들 및 하변에 배치되는 패드들은 서로 상하대칭의 형태로 배치되어 있는 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  4. 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변, 하변, 좌변 및 우변을 따라서 복수의 패드들이 배치되어 있되,
    상기 좌변 및 우변에 배치되는 패드들의 상하 폭은, 상기 상변 및 하변에 배치되는 패드들의 좌우 폭보다 상대적으로 큰 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  5. 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변 및 하변을 따라서 복수의 패드들이 배치되어 있되,
    상기 상변 및 하변의 양쪽 가장자리부분에 배치되는 패드들의 좌우 폭은, 상기 상변 및 하변의 가운데부분에 배치되는 패드들의 좌우 폭보다 상대적으로 큰 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  6. 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변, 하변, 좌변 및 우변을 따라서 복수의 패드들이 배치되어 있되,
    상기 좌변 및 우변의 양쪽 가장자리부분에 배치되는 패드들의 상하 폭은, 상기 좌변 및 우변의 가운데부분에 배치되는 패드들의 상하 폭보다 상대적으로 크고,
    상기 상변 및 하변의 양쪽 가장자리부분에 배치되는 패드들의 좌우 폭은, 상기 상변 및 하변의 가운데부분에 배치되는 패드들의 좌우 폭보다 상대적으로 큰 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  7. 제6항에 있어서, 상기 좌변 및 우변의 가운데부분에 배치되는 패드들의 상하 폭은,
    상기 상변 및 하변의 가운데부분에 배치되는 패드들의 좌우 폭보다 같거나 큰 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  8. 제6항에 있어서,
    상기 좌변 및 우변 중에서 어느 하나의 한쪽 가장자리부분에 배치되는 패드들과 상기 상변 및 하변 중에서 하나의 한쪽 가장자리부분에 배치되는 패드들로 이루어지는 형태는,
    "ㄱ" 형상을 이루는 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  9. 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변, 하변, 좌변 및 우변을 따라서 복수의 출력패드들이 배치되어 있되,
    상기 상변, 하변, 좌변 및 우변 중 적어도 하나에는 복수의 입력패드가 배치되는 입력패드부가 형성되어 있으며,
    상기 좌변 및 우변에 배치되는 출력패드들의 상하 폭 및 상기 상변 및 하변의 양쪽 가장자리부분에 배치되는 출력패드들의 좌우 폭은, 상기 상변 및 하변의 가운데부분에 배치되는 출력패드들의 좌우 폭보다 상대적으로 큰 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  10. 제9항에 있어서,
    상기 반도체 칩의 좌변에 배치되는 출력패드들 및 우변에 배치되는 출력패드들은 서로 좌우대칭의 형태로 배치되고,
    상기 반도체 칩의 상변에 배치되는 출력패드들 및 하변에 배치되는 출력패드들은 서로 상하대칭의 형태로 배치되어 있는 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  11. 제9항에 있어서,
    상기 상변 또는 상기 하변에 상기 입력패드부가 형성될 경우, 상기 입력패드들은 좌우 대칭의 형태로 상기 입력패드부에 배치되고,
    상기 좌변 또는 상기 우변에 상기 입력패드부가 형성될 경우, 상기 입력패드들은 상하 대칭의 형태로 상기 입력패드부에 배치되어 있는 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  12. 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변, 하변, 좌변 및 우변을 따라서 복수의 패드들이 배치되어 있되,
    상기 좌변 및 우변에 배치되는 패드들의 패드 피치(Pad Pitch) 및 상기 상변 및 하변의 양쪽 가장자리부분에 배치되는 패드들의 패드 피치는, 상기 상변 및 하변의 가운데부분에 배치되는 패드들의 패드 피치보다 상대적으로 큰 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  13. 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변, 하변, 좌변 및 우변을 따라서 복수의 출력패드들이 배치되어 있되,
    상기 상변, 하변, 좌변 및 우변 중 적어도 하나에는 입력패드부가 형성되어 있으며,
    상기 좌변 및 우변에 배치되는 출력패드들의 패드 피치 및 상기 상변 및 하변의 양쪽 가장자리부분에 배치되는 출력패드들의 패드 피치는, 상기 상변 및 하변의 가운데부분에 배치되는 출력패드들의 패드 피치보다 상대적으로 큰 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  14. 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변, 하변, 좌변 및 우변을 따라서 복수의 패드들이 배치되어 있되,
    상기 좌변 및 우변에 배치되는 패드들의 패드 피치는, 상기 상변 및 하변에 배치되는 패드들의 패드 피치보다 상대적으로 큰 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  15. 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변 및 하변을 따라서 복수의 패드들이 배치되어 있되,
    상기 상변 및 하변의 양쪽 가장자리부분에 배치되는 패드들의 패드 피치는, 상기 상변 및 하변의 가운데부분에 배치되는 패드들의 패드 피치보다 상대적으로 큰 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  16. 상하방향보다 좌우방향의 길이가 긴 반도체 칩의 상변, 하변, 좌변 및 우변을 따라서 복수의 패드들이 배치되어 있되,
    상기 좌변 및 우변의 양쪽 가장자리부분에 배치되는 패드들의 패드 피치는, 상기 좌변 및 우변의 가운데부분에 배치되는 패드들의 패드 피치보다 상대적으로 크고,
    상기 상변 및 하변의 양쪽 가장자리부분에 배치되는 패드들의 패드 피치는, 상기 상변 및 하변의 가운데부분에 배치되는 패드들의 패드 피치보다 상대적으로 큰 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
  17. 제1항 내지 제4항, 제6항 내지 제14항 및 제16항 중에서 어느 하나의 항에 있어서,
    상기 상변 및 하변 중에서 어느 하나와 상기 좌변 및 우변 중에서 어느 하나가 교차되는 모서리마다 얼라인 키(Align Key)가 배치되어 있는 것을 특징으로 하는 반도체 칩의 패드 배치 구조.
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