KR101070897B1 - 응력 집중을 완화하는 구조를 가지는 회로기판 및 이를구비한 반도체 소자 패키지 - Google Patents

응력 집중을 완화하는 구조를 가지는 회로기판 및 이를구비한 반도체 소자 패키지 Download PDF

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Abstract

본 발명은, 반도체 소자와 회로기판과의 접합 과정에서 열팽창 계수의 차이로 인해 회로기판 상에 구비된 최외곽 리드 단자에 응력이 집중되는 것을 완화할 수 있는 응력 집중 완화 구조가 적용된 회로기판 및 이를 구비하는 반도체 패키지를 제공하는 것을 목적으로 하며, 이 목적을 달성하기 위하여, 반도체 소자와 결합되는 이너 리드부를 구비하는 회로기판으로서, 상기 이너 리드부는, 다수 개가 소정의 영역에서 동일한 피치로 연속적으로 배치되고 상기 반도체 소자에 형성된 다수 개의 범프들과 적어도 하나 이상이 결합되는 리드 단자와, 상기 리드 단자들이 연속적으로 배치된 부분의 양측 최외곽에 배치되는 보강 리드를 포함하고, 상기 보강 리드의 폭은 상기 리드 단자의 폭보다 크며, 상기 보강 리드는 반도체 소자의 동일한 가장자리 쪽에서 서로 인접하여 두 개 이상 배치되는 회로기판 및 이를 구비하는 반도체 패키지를 제공한다.

Description

응력 집중을 완화하는 구조를 가지는 회로기판 및 이를 구비한 반도체 소자 패키지{Printed circuit board having structure for relieving stress concentration, and semiconductor chip package equiped with it}
도 1은 종래의 회로기판의 일례로서 액정 디스플레이 장치의 구동용 반도체 소자와 결합되는 연성회로기판의 평면도.
도 2는 도 1에 도시된 연성회로기판에 배치된 이너리드부의 확대도.
도 3은 도 2의 III 부분의 확대도.
도 4는 본 발명의 따른 회로기판에 적용된 응력 완화 구조를 설명하는 도면.
도 5는 리드 단자와 범프가 결합되는 부분의 단면도.
도 6은 선정된 설계 인자들에 대한 FEM 해석 결과를 보여주는 그래프.
도 7은 에지 갭의 크기에 따른 리드 단자에 작용하는 응력의 크기를 보여주는 그래프.
도 8은 본 발명의 다른 실시예를 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
1: 연성회로기판 2: 이너 리드부
3, 4: 외부 연결 단자 5: 반도체 소자
21, 24: 리드 단자 23: 더미 리드
51: 범프 123a, 123b: 보강 리드
W: 더미 리드 폭 W1, W2: 보강 리드 폭
G2: 에지 갭 P: 리드 단자 피치
BL: 범프 길이
본 발명은 회로기판 및 이를 구비하는 반도체 소자 패키지에 관한 것으로, 더욱 상세하게는 회로기판 상에서 반도체 소자와 연결되는 리드 단자 중 일부에 응력이 집중되는 것을 완화할 수 있는 구조를 가지는 회로기판 및 이를 구비한 반도체 패키지에 관한 것이다.
도 1에는 반도체 소자가 연결되는 회로기판의 일례로 액정 디스플레이 장치(Liquid Crystal Display device)의 디스플레이 모듈에 연결되는 연성회로기판(Flexible Printed Circuit Board: FPCB)의 평면도가 도시되어 있다.
도 1에 도시된 것과 같이, 연성회로기판(1)은 일측에는 액정 디스플레이 장치의 디스플레이 모듈에 연결되는 외측 연결 단자(3)가 배치되고, 다른 일측에는 액정 디스플레이 장치를 사용자가 조작할 수 있도록 하는 조작 패널에 연결되는 외측 연결 단자(4)가 배치되며, 일면에 구동용 반도체 소자와 결합되는 이너 리드(inner lead)부(2)가 형성된다. 상기 구동용 반도체 소자는 상기 조작 패널에서 입력받은 신호에 따라 상기 액정 디스플레이 모듈을 구동하는 기능을 한다. 상기 연성회로기판(1)과 상기 반도체 소자 사이의 전기적 및 기계적인 결합은 상기 연성회로기판(1)의 이너 리드부(2)에 위치하는 리드 단자들과 상기 반도체 소자에 형성되는 범프(bump)들간의 결합으로 이루어진다.
도 2에는 도 1에 도시된 연성회로기판의 이너 리드부의 확대도가 도시되어 있다.
도 2에 도시된 것과 같이, 상기 이너 리드부(2)에는 다수 개의 리드 단자들(21, 24)이 배치된다. 상기 리드 단자들(21, 24)은 반도체 소자(5)가 결합되는 위치의 주변에 전체적으로 직사각형 형태를 이루면서 배치된다. 즉, 직사각형 형상의 반도체 소자(5)의 네 변에 각각 실질적으로 수직한 방향으로 상기 리드 단자들이 배열된다.
이렇게 배열된 리드 단자들(21, 24)은 상기 반도체 소자(5)에 형성된 범프(51)들과 일대일로 결합되어 상기 연성회로기판(1)과 상기 반도체 소자(5)를 전기적 및 기계적으로 연결시킨다.
상기 범프(51)와 상기 리드 단자들(21, 24) 사이의 일대일 결합은 고온에서의 Au-Sn 공융결합(eutectic bonding)에 의해 생성된다. 이 결합이 생성되고 냉각되는 과정에서 연성회로기판(1)과 반도체 소자(5) 사이에 열팽창계수 차이에 의한 부하로 인해 최외곽에 배치된 리드 단자(corner lead)들에 박리 응력(peel stress)이 집중된다. 이러한 박리 응력의 집중으로 인해 상기 리드 단자들이 파손되는 현상이 발생하였고, 이에 대한 대응책을 마련할 필요성이 대두되었다.
도 3에는 도 2의 III 부분의 확대도가 도시되어 있다.
도 3에 도시된 것과 같이, 종래에는 열팽창계수 차이에 의한 응력 집중을 완화하고 상기 반도체 소자(5)의 코너부근에 결합되는 리드 단자들의 파손을 막기 위해, 상기 리드 단자들(21, 24) 중 반도체 소자의 장변측에 연결되는 리드 단자들(21)의 최외곽에 더미 리드(dummy lead)(23)를 추가하여 상기 반도체 소자의 범프(51)와 연결시켰다. 이렇게 함으로써, 박리 응력은 상기 더미 리드(23)에 집중되고, 그보다 내측에 위치하는 신호가 통과하는 다른 리드 단자들(21)의 파손을 막을 수 있었다.
그러나, 종래의 더미 리드(23)를 추가하는 방법에서는 상기 더미 리드(23)의 폭이나 길이 등을 어느 정도 크기로 할 것인지에 주로 경험치에 의존하여 결정하였고, 이러한 더미 리드(23)의 설계를 위한 기준이 제시되지 않아 왔다. 특히 리드의 피치가 30㎛이하로 작아지면서 보다 정량화된 방법으로 최외곽 리드 단자들(21)에 응력이 집중되는 것을 완화하기 위한 구조의 개발 필요성 및 이를 위한 설계 기준을 마련할 필요성이 크게 대두되었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은, 반도체 소자와 회로기판과의 접합 과정에서 열팽창 계수의 차이로 인해 회로기판 상에 구비된 최외곽 리드 단자에 응력이 집중되는 것을 완화할 수 있는 응력 집중 완화 구조가 적용된 회로기판 및 이를 구비하는 반도체 패키지를 제공하는 것이다.
상기와 같은 본 발명의 목적은, 반도체 소자와 결합되는 이너 리드부를 구비하는 회로기판으로서, 상기 이너 리드부는, 다수 개가 소정의 영역에서 동일한 피치로 연속적으로 배치되고 상기 반도체 소자에 형성된 다수 개의 범프들과 적어도 하나 이상이 결합되는 리드 단자와, 상기 리드 단자들이 연속적으로 배치된 부분의 양측 최외곽에 배치되는 보강 리드를 포함하고, 상기 보강 리드의 폭은 상기 리드 단자의 폭보다 크며, 상기 보강 리드는 상기 반도체 소자의 동일한 가장자리 쪽에서 서로 인접하여 두 개 이상 배치되는 것을 특징으로 하는 회로기판을 제공함으로써 달성된다.
여기서, 상기 보강 리드는 더미 리드일 수 있다. 또한 상기 보강 리드와 상기 리드 단자들 중 최외곽에 배치되는 리드 단자와의 거리는 0.8mm이내인 것이 바람직하다.
또한, 상기와 같은 본 발명의 목적은, 반도체 소자와 회로기판이 연결되어 이루어지는 반도체 패키지로서, 상기 회로기판 상에 동일한 피치로 나란히 형성된 복수 개의 리드 단자; 상기 리드 단자들의 최외곽에 형성되는 보강 리드; 및 상기 리드 단자들 및 상기 보강 리드에 대응하여 상기 반도체 소자에 형성된 복수 개의 범프를 포함하고, 상기 보강 리드의 폭은 상기 리드 단자의 폭보다 크며, 상기 보강 리드는 상기 반도체 소자의 동일한 가장자리 쪽에서 서로 인접하여 두 개 이상 배치되는 것을 특징으로 하는 반도체 패키지를 제공함으로써 달성된다.
여기서, 상기 보강 리드는 더미 리드일 수 있다. 또한, 상기 보강 리드와 상기 리드 단자들 중 최외곽에 배치되는 리드 단자와의 거리는 0.8mm이내인 것이 바람직하다. 그리고, 상기 회로기판은 연성회로기판일 수 있다.
이어서, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 4에는 본 발명에 따른 응력 집중 완화 구조를 가지는 회로기판의 부분 확 대도가 도시되어 있다.
도 4에 도시된 것과 같이, 본 발명에 따른 회로기판(100)과 반도체 소자(5)가 결합될 때, 상기 반도체 소자(5)의 코너 부근에 결합되는 리드 단자들(21)의 응력 집중을 완화하기 위하여, 이너 리드부에 설치된 리드 단자들(21)의 최외곽에 보강 리드(123a)를 더 설치한다. 추가로 설치되는 보강 리드(123a)는 다른 리드 단자들(21) 보다 폭이 더 크게 형성된다.
상기 리드 단자가 상기 회로기판 상에 30㎛이하의 동일한 리드 단자 피치(P)로 나란히 형성된 경우에, 상기 보강 리드(123a)는 그 폭(W1)이 20㎛이상이고, 상기 반도체 소자의 크기가 허용하는 한 얼마든지 커질 수 있다.
상기 보강 리드(123a)와 상기 리드 단자들(21) 중 최외곽에 배치되는 리드 단자(21a)와의 거리(에지 갭: edge gap)(G2)는 0.8mm 이내로 하는 것이 상기 보강 리드에 집중되는 응력이 상기 보강 리드에 인접한 리드 단자(21a) 및 그와 인접한 다른 리드 단자들에 집중되는 것을 막을 수 있어 바람직하다.
상기 보강 리드의 폭(W1)과, 상기 에지 갭(G2)은 다음의 과정을 통해 결정되었다.
먼저, 리드 단자의 박리 응력에 영향을 미치는 인자들을 선정하였다. 선정된 인자들은, 리드 단자 피치(Pitch: P), 범프 길이(범프 Length: BL), 리드 단자 두께(lead thickness), 리드 단자 폭(lead bottom width), 리드 단자 에칭 팩터(etching factor) 및 PI 테이프 두께(PolyImid tape thickness)이다.
이러한 인자들에 대해 각각 다음의 표 1에 나타낸 범위에서 FEM 해석을 수행 하였다.
인자 고려 범위
리드 단자 피치(P) 25㎛ ~ 35㎛
리드 단자 두께(T) 6㎛ ~ 10㎛
리드 단자 폭(W) 12㎛ ~ 18㎛
리드 에칭 팩터(E.f) 2 ~ 4
범프 길이(BL) 80㎛ ~ 120㎛
PI 테이프 두께 30㎛ ~ 50㎛
통상 상기 리드 단자 폭은 설계 상의 리드 단자 폭, 즉 리드 바닥면의 폭을 의미하고, 에칭에 의해 제작하는 경우 상면의 폭은 달라질 수 있다. 이러한 사항을 고려하여 결정되는 상기 리드 에칭 팩터는 다음의 수학식 1에 의해 결정된다.
Figure 112004032515969-pat00001
단, 여기서 T는 리드 단자 두께, B.W는 리드 단자 바닥면 폭, T.W는 리드 단자 상면 폭을 나타낸다.
도 5에는 위에 언급된 리드 단자 두께(T), 리드 단자 바닥면 폭(B.W) 및 리드 단자 상면 폭(T.W)이 나타내는 의미를 설명하는 도면이 도시되어 있고, 도 6에는 위에서 선정한 인자들에 대해 FEM 해석을 수행한 결과가 그래프로 도시되어 있다.
도 6에 도시된 것과 같이, FEM 해석 결과, 위의 인자들 중 리드 단자의 박리 응력에 가장 많은 영향을 미치는 것들은 리드 단자 피치, 리드 단자 두께, 리드 단자 폭 등 세 가지 인자인 것을 알 수 있다. 이 중 리드 단자 두께와 PI 테이프 두께는 낮출수록 좋아지지만 공정 한계나 전기적 특성 상 두께를 낮추는 것에 한계가 있다. 즉, 이를 통해 개선할 수 있는 박리 응력 완화의 정도 또한 20%가 한계이다.
반면, 리드 단자 피치나 리드 단자 폭의 경우 나머지 리드들의 배치는 그대로 두고 최외곽 리드 단자에 대해서만 변경을 하면 되기 때문에 가장 조절이 용이하다. 예를 들어, 30㎛ 피치 제품에서 리드 단자 폭이 15㎛인 제품에서 최외곽 리드 단자의 폭을 25㎛로 수정할 경우 약 30%의 응력 감소 효과를 가져올 수 있다. 또한, 설계 방법(예를 들면 가장자리의 빈 공간을 이용하여 피치를 증가시키는 등)에 따라 리드 단자 폭을 더 크게 할 수도 있기 때문에 리드 단자 피치와 리드 단자 폭을 조절하는 경우 응력 감소 효과는 더욱 커질 수 있다.
위에서 언급된 인자들 외에 설계 단계에서 응력 감소를 위해 고려될 수 있는 것으로는 칩 길이와 코너 간격이 있다. 코너 간격은 반도체 소자의 단부에서 최외곽 리드 단자까지의 거리를 의미한다. 그러나 이들 인자들은 본 발명에서 주로 관심을 가지는 연성회로기판에서는 응력 변화량이 미미하므로 고려하지 않아도 무방하다.
이상의 설명으로부터 30㎛ 이하의 리드 단자 피치를 가지는 연성회로기판에서 발생 가능한 최외곽 리드 단자들의 박리 및 파손을 방지하기 위한 구조로서 최외곽 리드의 폭을 증가시키는 것이 가장 효과적인 것을 알 수 있다.
최외곽 리드 단자에 걸리는 박리 응력은 연성회로기판의 구조적 특성 상 그 전까지의 리드 단자 폭이나 피치에 관계없이 최외곽 리드의 폭에만 관계되기 때문에 최외곽 리드 단자에 대한 개선이 중요하다.
도 7에는 최외곽 리드 단자와 바로 인접한 리드 단자간의 거리에 따라 인접한 리드 단자에 집중되는 응력의 크기를 측정한 그래프가 도시되어 있다.
도 7의 그래프에 도시된 것과 같이, 최외곽 리드 단자와 바로 인접한 리드 단자간의 거리가 멀어지면 동일한 메커니즘으로 인접한 리드에도 가장자리와 같은 종류의 박리 응력이 걸릴 수 있다. 따라서, 최외곽에 위치하는 두 리드 단자들 간의 간격에 따라 리드 단자의 변형률(strain)과 박리 응력의 상대적 크기가 양 리드 단자들 간의 거리가 커짐에 다라 증가하는 것을 알 수 있다.
연성회로기판에서 파손의 주원인이 되고 있는 박리 현상(delamination)을 고려할 때, 이의 척도가 되는 박리 응력 기준으로 5% 이상 개선된 범위를 살펴보면 간격의 길이가 약 0.8mm 이내일 때 박리 응력의 크기가 5% 이상 개선되는 것을 알 수 있다. 즉, 본 발명의 적용 범위를 최외곽 리드 단자와 인접한 리드 단자 간 거리가 0.8mm 이내로 한정하는 것이 바람직하다.
최외곽에 폭이 큰 보강 리드를 배치하는 것이 본 발명의 핵심인데, 상기 보강 리드에 상응하는 상기 반도체 소자 상의 위치에 보강 리드 폭에 상응하는 크기의 범프가 존재하여, 조립 시 서로 연결된다. 다른 리드 단자들이 범프와 결합된 부분보다 폭이 큰 상기 보강 리드와 상기 범프와 결합 부분이, 열팽창율 차이에 의한 작용하는 응력을 감당하게 된다.
최외곽에 추가되는 상기 보강 리드는 도 4에 도시된 것과 같이 더미 리드일 수 있고, 도 4에 도시된 것과 달리 신호 라인일 수도 있다.
그리고, 상기 보강 리드는 도 4에 도시된 것과 같이 두 개 이상의 큰 폭을 가지는 리드일 수 있는데, 이는 위에서 설명한 과정을 통해 결정된 폭의 보강 리드를 하나만 사용하는 경우에 비해 안정성을 높이기 위해 보강 리드를 하나 더 설치한 것이다. 최외곽에 보강 리드를 설치하는 것은 반도체 소자의 형상이 직사각형이고 응력이 각 꼭지점 부근에 집중되기 때문에 각각의 꼭지점 부근에 모두 폭이 큰 보강 리드를 설치하는 것이 바람직하다. 상기 보강 리드와 이에 인접한 리드 단자 사이의 간격을 고려한 피치는 통상의 리드 단자들 사이의 피치보다 크게 만들어 질 수 있다.
공정 측면에서는 기존 공정에서 변화되는 부분이 없다. 즉, 반도체 소자 및 연성회로기판 설계 단계에서만 약간의 수정을 가하여 보강 리드가 포함된 마스터 패턴(master pattern)을 제작하고, 상기 반도체 소장에 형성되는 범프를 꼭지점에 인접한 최외곽 범프만 폭을 넓게 형성하면, 그 이후의 공정은 완전히 동일하다. 최외곽 보강 리드의 폭은 종래에도 안정적으로 생산이 이루어지고 있는 40㎛ 피치 제품에서 적용되고 있는 20㎛ 폭을 최소 한계선으로 잡을 수 있다.
지금까지는 연성회로기판과 반도체 소자가 결합되는 경우를 특정하여 설명하였지만, 본 발명은 여기에 한정되지 않고, 기타 폭이 작고 길이가 긴 형태의 반도체 패키지에서의 상호 연결(리드-범프, 또는 리드-볼) 구조를 설계할 때에 적용될 수 있다.
도 8에는 본 발명의 다른 실시에를 설명하는 도면이 도시되어 있다.
도 8에 도시된 것과 같이, 본 발명에 따른 회로기판에는 보강 리드(123a, 123b)가 두 개 이상 배치될 수 있다. 상기 보강 리드 중 최외곽 리드 단자(21a)에 인접한 보강 리드(123a)의 폭(W1)과, 상기 보강 리드(123a)와 상기 최외곽 리드 단자(21a) 사이의 거리(G2)는 앞서 설명한 것과 동일한 과정을 통해 결정된다. 그리고, 상기 보강 리드(123b)는, 상기 보강 리드(123a) 하나만 배치되는 경우에 비하여 응력 집중을 완화하는 기능을 한층 강화하고자 할 때, 상기 보강 리드(123a)의 폭과 동일하거나 또는 다른 폭(W2)으로 더 추가될 수 있다.
한편, 본 발명에서는 좌우로 긴 직사각형 형상의 반도체 소자를 예로 설명하였기 때문에, 각 방향 변에 각각 대응하는 리드 단자들(21, 24) 중, 장변측에 위치하는 리드 단자들(21)의 최외곽에만 보강 리드를 설치하는 것을 설명하였다. 이 것은 통상 열팽창계수의 차이에 의해 변형이 생기고 그에 따라 응력이 심하게 집중되는 부분은 장변측의 리드 단자들(21)이기 때문인데, 본 발명은 이에 한정되는 것은 아니고, 장변 및 단변의 응력 집중 정도의 차이가 크지 않은 경우에는 단변측의 리드 단자들(24)의 최외곽에도 보강 리드를 사용할 수 있을 것이다.
본 발명을 설명함에 있어서 일부 설계 인자들을 고려할 때, 연성회로기판의 특징에 한정하여 설명한 부분이 있으나, 본 발명은 이에 한정되지 않는다. 그리고, 결과적으로 본 발명은 연성회로기판뿐 아니라 일반적인 회로기판에서 단부측 리드 단자에 응력이 집중되는 것을 완화하기 위해 적용될 수 있다.
이상에서 설명한 것과 같이, 본 발명에 의하면, 30㎛이하의 피치를 가지는 리드 단자들의 경우에도 20㎛로 폭이 리드 단자들보다 넓게 형성된 보강 리드를 배치하여 반도체 소자와 회로기판과의 접합 과정에서 열팽창 계수의 차이로 인해 최 외곽 리드 단자에 응력이 집중되는 것을 효과적으로 완화할 수 있다.
또한, 에지 갭의 크기를 0.8mm 이내로 제한하여 보강 리드보다 내측에 위치하는 리드 단자에 응력이 집중되는 것을 예방할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (9)

  1. 반도체 소자와 결합되는 이너 리드부를 구비하는 회로기판으로서,
    상기 이너 리드부는,
    다수 개가 소정의 영역에서 동일한 피치로 연속적으로 배치되어, 상기 반도체 소자에 형성된 다수 개의 범프들과 적어도 하나 이상이 결합되는 리드 단자와,
    상기 리드 단자들이 연속적으로 배치된 부분의 양측 최외곽에 배치되는 보강 리드를 포함하고,
    상기 보강 리드의 폭은 상기 리드 단자의 폭보다 크며,
    상기 보강 리드는 상기 반도체 소자의 동일한 가장자리 쪽에서 서로 인접하여 두 개 이상 배치되는 것을 특징으로 하는 회로기판.
  2. 제 1 항에 있어서,
    상기 보강 리드는 더미 리드인 것을 특징으로 하는 회로기판.
  3. 제 1 항에 있어서,
    상기 보강 리드와 상기 리드 단자들 중 최외곽에 배치되는 리드 단자와의 거리는 0.8mm이내인 것을 특징으로 하는 회로기판.
  4. 삭제
  5. 반도체 소자와 회로기판이 연결되어 이루어지는 반도체 패키지로서,
    상기 회로기판 상에 동일한 피치로 나란히 형성된 복수 개의 리드 단자;
    상기 리드 단자들의 최외곽에 형성되는 보강 리드; 및
    상기 리드 단자들 및 상기 보강 리드에 대응하여 상기 반도체 소자에 형성된 복수 개의 범프를 포함하고,
    상기 보강 리드의 폭은 상기 리드 단자의 폭보다 크며,
    상기 보강 리드는 상기 반도체 소자의 동일한 가장자리 쪽에서 서로 인접하여 두 개 이상 배치되는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 보강 리드는 더미 리드인 것을 특징으로 하는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 보강 리드와 상기 리드 단자들 중 최외곽에 배치되는 리드 단자와의 거리는 0.8mm이내인 것을 특징으로 하는 반도체 패키지.
  8. 제 5 항에 있어서,
    상기 회로기판은 연성회로기판인 것을 특징으로 하는 반도체 패키지.
  9. 삭제
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