JP2004356339A - 半導体装置、tcp型半導体装置、tcp用テープキャリア、プリント配線基板 - Google Patents
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Abstract
【解決手段】第1方向に並べられた第1(3)・第2(4)・第3(5)のパッド列と、各々のパッド列に接続される複数の第1(7)、第2(8)、及び第3リード9と、各々のリードに接続される半導体集積回路を備えている。第2パッド列は、第1方向に垂直な第2方向において第1パッド列に隣接し、第3パッド列は、第1パッド列と反対側において第2パッド列に隣接する。第2パッド4の各々は、第3パッド列の側の一の隅に、第1方向に対して斜めである第1斜め辺4aを有する。第3パッド5の各々は、第1斜め辺4aに対向する第2パッド列の側の一の隅に第2方向に対して斜めである第2斜め辺5aを有する。第1リード7は、第1斜め辺4aと第2斜め辺5aとの間を通過して第1方向に対して斜めに延伸する第1斜め部分7aを有する。
【選択図】図3
Description
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、半導体集積回路への信号の入出力のために、多数のパッドを備えた半導体装置に関する。
【0002】
【従来の技術】
プローブカードと半導体集積回路との間の信号の入出力は、パッドを介して行われる。例えば、TAB(Tape Automated Bonding)、COF(Chip On Film)のようなTCP(tape carrier package)に実装された半導体集積回路とプローブカードとの間の信号の入出力は、TCPのベースフィルムの上に設けられたパッドを介して行われる。更に、半導体チップに集積化された半導体集積回路とプローブカードとの間の信号の入出力は、その半導体チップに設けられたパッドを介して行われる。
【0003】
パッドのレイアウトの最適化は、プローブカードに設けられたプローブをパッドに接触させやすくするために重要である。特許文献1は、TCPにおけるパッドにプローブを接触させやすくするためのパッドのレイアウトを開示している。
【0004】
半導体集積回路に入出力される信号の数の近年の増加に起因して、プローブカードと半導体集積回路との間の信号の入出力に必要なパッドの数は増加している。しかし、パッドの数の増加に比例してパッドの配置に必要な面積が増大することは好ましくない。パッドの配置に必要な面積の増大は、半導体装置のコストの増大につながる。例えば、TCPのパッドの配置に必要な面積の増大は、必要なテープキャリアの幅及び長さを増大させ、TCPの製造コストを増大させる。同様に、半導体チップにパッドを配置するために必要な面積の増大は、半導体チップの製造コストを増大させる。
【0005】
このため、パッドを配置するために必要な面積の縮小が望まれている。
【0006】
【特許文献1】
特開2002−196036号公報
【0007】
【発明が解決しようとする課題】
本発明の目的は、半導体集積回路への信号の入出力に使用されるパッドを配置するために必要な面積を縮小するための技術を提供することにある。
【0008】
【課題を解決するための手段】
以下に、[発明の実施の形態]で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と[発明の実施の形態]の記載との対応関係を明らかにするために付加されている。但し、付加された番号・符号は、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
【0009】
本発明による半導体装置は、第1方向(x方向)に並べられた複数の第1パッド(3)を含む第1パッド列と、第1方向(x方向)に並べられた複数の第2パッド(4)を含む第2パッド列と、第1方向(x方向)に並べられた複数の第3パッド(5)を含む第3パッド列と、第1パッド(3)にそれぞれに接続される複数の第1リード(7)と、第2パッド(4)にそれぞれに接続される複数の第2リード(8)と、第3パッド(5)にそれぞれに接続される複数の第3リード(9)と、第1リード(7)、第2リード(8)、及び第3リード(9)に接続される半導体集積回路(1、14、16)とを備えている。第2パッド列は、第1方向(x方向)に垂直な第2方向(y方向)において第1パッド列に隣接し、第3パッド列は、第1パッド列と反対側において第2パッド列に隣接する。第2パッド(4)のそれぞれは、第3パッド列の側の一の隅が斜めに切り落とされている、即ち、該一の隅に、第1方向(x方向)に対して斜めである第1斜め辺(4a)を有する。第3パッド(5)のそれぞれは、第1斜め辺(4a)に対向する第2パッド列の側の一の隅が斜めに切り落とされている、即ち、該一の隅に第2方向(y方向)に対して斜めである第2斜め辺(5a)を有する。第1リード(7)は、第1斜め辺(4a)と第2斜め辺(5a)との間を通過して第1方向(x方向)に対して斜めに延伸する第1斜め部分(7a)を有する。
【0010】
当該半導体装置は、第2パッド(4)及び第3パッド(5)の隅が切り落とされ、且つ、その切り落とされている隅の間に、第1リード(7)の第1斜め部分(7a)が通されている。このため、第2パッド(4)と第1リード(7)との間のクリアランス、及び第3パッド(4)と第1リード(7)との間のクリアランスを必要なだけ確保しながら、第3パッド(5)の中心の間隔、及び第2パッド(4)の中心から第3パッド(5)の中心への第2方向(y方向)におけるオフセットを小さくすることができる。従って、当該半導体装置は、第1パッド(3)、第2パッド(4)及び第3パッド(5)の配置に必要な面積を有効に小さくすることができる。
【0011】
第1パッド(3)、第2パッド(4)及び第3パッド(5)の配置に必要な面積をより小さくするためには、第2パッド(4)の第1斜め辺(4a)と、第3パッド(5)の第2斜め辺(5a)と、第1リード(7)の第1斜め部分(7a)とは互いに平行であることが好適である。
【0012】
上記の構造は、プローブカードのプローブを第1パッド(3)、第2パッド(4)及び第3パッド(5)に接触させる接触圧が均一にされる場合に特に有効である。上記の構造は、第1パッド(3)の中心の間隔と、前記第2パッド(4)の中心の間隔と、前記第3パッド(5)の中心の間隔とが一定に定められ、第1パッド(3)の中心から前記第2パッド(4)の中心への前記第1方向(x方向)におけるオフセットが、前記第2パッド(4)の中心から前記第3パッド(5)の中心への前記第1方向(x方向)におけるオフセットと同一に定められ、前記第1パッド(3)の中心から前記第2パッド(4)の中心への前記第2方向(y方向)におけるオフセットが、前記第2パッド(4)の中心から前記第3パッド(5)の中心への前記第2方向(y方向)におけるオフセットと同一に定められるように、第1パッド(3)、第2パッド(4)及び第3パッド(5)のレイアウトが定められることと相反しない。かかる配置は、プローブカードのプローブを第1パッド(3)、第2パッド(4)及び第3パッド(5)に接触させる接触圧を均一にするために重要である。
【0013】
当該半導体装置のパッド列の数は、3以上であれば、3に限られない。当該半導体装置が、更に、第1方向(x方向)に並べられた複数の第4パッド(5)を含み、且つ、第2パッド列と反対側において前記第3パッド列に隣接する第4パッド列と、一端が第4パッド(5)のそれぞれに接続され、他端が半導体集積回路に接続される複数の第4リード(5)とを備えることが可能である。この場合、第3パッド(5)のそれぞれは、第1方向(x方向)に対して斜めである第3斜め辺(5b)を、第2斜め辺(5a)の対角にある隅に有し、第4パッド(5)のそれぞれは、第1方向(x方向)に対して斜めである第4斜め辺(6a)を、第3パッド列の側の一の隅に、第3斜め辺(5b)に対向するように有する。第1リード(7)は、第3斜め辺(5b)と第4斜め辺(6a)との間を通過し、第1方向(x方向)に対して斜めに延伸する第2斜め部分(7b)を更に有し、第2リード(8)は、前記第3斜め辺(5b)と前記第4斜め辺(6a)との間を通過し、前記第1方向(x方向)に対して斜めに延伸する第3斜め部分(8a)を有する。第1パッド(3)、第2パッド(4)、第3パッド(5)及び第4パッド(6)の配置に必要な面積をより小さくするためには、第2パッド(4)の前記第3斜め辺(5b)と、前記第3パッド(5)の第4斜め辺(6a)と、前記第1リード(7)の第2斜め部分(7b)と、前記第2リード(8)の第3斜め部分(8a)とは互いに平行であることが好適である。
【0014】
上記のような第1乃至第4パッド(3〜6)及び第1乃至第4リード(7〜10)の配置は、COP及びTABに例示されるTCPに実装された半導体装置に適用可能である。
【0015】
更に、上記のような第1乃至第4パッド(3〜6)及び第1乃至第4リード(7〜10)の配置は、半導体チップ(1’)に搭載されるパッド及び配線に適用され得る。
【0016】
更に、上記のような第1乃至第4パッド(3〜6)及び第1乃至第4リード(7〜10)の配置は、プリント配線基板に設けられるパッド及びリードに適用可能である。
【0017】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明による半導体装置の実施の一形態を説明する。
【0018】
(実施の第1形態)
本発明による半導体装置の実施の第1形態では、TCPの一種であるCOFのパットの配置に必要な面積を縮小する技術が提供される。本実施の形態では、図1に示されているように、半導体集積回路が集積化された半導体チップ1がCOFに実装される、即ち、半導体チップ1が、テープキャリア2の部品搭載部2aに実装される。図1に示された構造は、y方向に繰り返されており、従って、テープキャリア2はy方向に長い形状を有している。
【0019】
テープキャリア2のパッド配置領域2bには、パッド3〜6が配置される。パッド3は、x方向に一列に等間隔で並べられている。同様に、パッド4〜6は、それぞれ、x方向に一列に等間隔で並べられている。パッド3の列は、最も半導体チップ1から離れており、パッド4の列は、2番目に半導体チップ1から離れており、パッド5の列は、3番目に半導体チップ1から離れており、パッド6の列は、半導体チップ1に最も近い。パッド3〜6は、それぞれ、リード7〜10を介して半導体チップ1の半導体集積回路に電気的に接続される。
【0020】
x方向に一列に並べられたパッド12が、半導体チップ1に対してパッド配置領域2bの反対側に設けられる。パッド12は、リード11を介して、半導体チップ1の半導体集積回路に電気的に接続される。
【0021】
テープキャリア2には、半導体チップ1を取り囲む矩形のカットライン13が設けられる。テープキャリア2は、カットライン13で切断可能である。最終製品(例えば、液晶ディスプレイ)に当該半導体装置が組み立てられる場合、テープキャリア2はカットライン13で切断され、カットライン13の内側の部分が最終製品に組み込まれる。
【0022】
図2は、テープキャリア2の断面図である。テープキャリア2は、ベースフィルム21を備えている。リード7〜11は、ベースフィルム21の上に形成される。パッド3〜6及びパッド12は、ベースフィルム21の上に形成されるが、図2には示されていない。リード7〜11のうち、部品搭載部2aの外にある部分は、ソルダーレジスト22で被覆されている。リード7〜11の一部分(露出部分)は、ソルダーレジスト22で被覆されていない。半導体チップ1は、リード7〜11の露出部分に、バンプ23を介して接合されている。半導体チップ1とリード7〜11との接合部分は、封止樹脂24によってシールされて保護されている。
【0023】
続いて、パッド配置領域2bの一部の拡大図である図3を参照しながら、パッド3〜6とリード7〜10の形状の詳細な説明が与えられる。以下の説明では、理解を容易にするために、テープキャリア2の面内において規定された+x方向、−x方向、+y方向、及び−y方向が、それぞれ、「左」、「右」、「上」、「下」と表現されることがある。これは、実空間の方向と必ずしも一致しないことに注意されたい。
【0024】
プローブカードのプローブがパッド3〜6に当てられる接触圧を可能な限り均一にするために、パッド3〜6は、下記の条件を満足するように配置されている。第1に、パッド3〜6は、それぞれの中心13〜16のピッチ(間隔)が、x方向において同一であるように配置される。即ち、パッド3の中心13は、x方向に間隔Dで配置され、同様に、他のパッド4〜6の中心14〜16は、x方向に間隔Dで配置される。
【0025】
第2に、パッド3〜6は、x方向におけるパッド3の中心13からパッド4の中心14へのオフセット、パッド4の中心14からパッド5の中心15へのオフセット、パッド5の中心15からパッド6の中心16へのオフセット、及び、パッド6の中心16からパッド3の中心13へのオフセットが、いずれも同一値Lxであるように配置される。
【0026】
第3に、パッド3〜6は、y方向におけるパッド3の中心13からパッド4の中心14へのオフセット、パッド4の中心14からパッド5の中心15へのオフセット、パッド5の中心15からパッド6の中心16へのオフセットが、いずれも同一値Lyであるように配置される。
【0027】
このようなパッド3〜6の配置は、プローブの先端のx方向及びy方向における間隔を均一化し、プローブがパッド3〜6に当てられる接触圧の均一性を高める。
【0028】
本実施の形態では、上記条件を満足しながら、パッド3〜6の配置に必要な面積を縮小するために、パッド3〜6とリード7〜10の形状が、下記のように設計される。
【0029】
最上段のパッド3は、実質的に矩形である。
【0030】
第2段のパッド4は、下側の2隅のうちの一方である左下隅が切り落とされた矩形である。パッド4は、その左下隅に斜めの辺4aを有している。
【0031】
第3段のパッド5は、パッド4の切り落とされた隅に対向する隅、及び、それの対角に位置する隅(即ち、右上隅及び左下隅)が切り落とされた矩形である。パッド5は、右上隅に斜めの辺5aを有し、左下隅に斜めの辺5bを有している。パッド5の右上隅の辺5aは、パッド4の左下隅の辺4aに、平行に対向する。
【0032】
第4段のパッド6は、パッド5の切り落とされた隅に対向する隅、及び、下側の2つの隅(即ち、右上隅と左下隅と右下隅)が切り落とされた矩形である。パッド6は、右上隅に斜めの辺6aを有し、左下隅に斜めの辺6bを有し、右下隅に斜めの辺6cを有している。パッド6の右上隅の辺6aは、パッド5の左下隅の辺5bに、平行に対向する。
【0033】
最上段のパッド3の下辺に接続されるリード7は、パッド3の下辺から第2段のパッド4に沿ってy方向に延設され、第3段のパッド5の近傍に到達する。更にリード7は、パッド4の辺4aとパッド5の辺5aとの間を、辺4aと辺5aとに平行に通過してパッド5の間の位置に到達する。即ち、リード7は、辺4aと辺5aとの間に位置し、それらに平行な斜め部分7aを有している。リード7は、斜め部分7aの端からパッド5に沿ってy方向に延設される。
【0034】
第2段のパッド4の下辺に接続されるリード8は、パッド4の下辺からy方向にリード7に沿って延設される。リード7とリード8とは、y方向に延設され、第4段のパッド6の近傍に到達する。リード7とリード8とは、パッド5の辺5bとパッド6の辺6aとの間を、辺5bと辺6aとに平行に通過して、パッド6の間の位置に到達する。即ち、リード7、8は、それぞれ、辺5bと辺6aとの間に位置し、それらに平行な部分7b、8aを有している。リード7、8は、それぞれ、斜め部分7b、8aの端からパッド6に沿ってy方向に延設される。
【0035】
第3段のパッド5に接続されるリード9は、パッド5の下辺からy方向にリード7及びリード8に沿って延設され、最下段のパッド6に接続されるリード10は、パッド6の下辺からy方向に延設される。パッド6の左下隅の近傍において、リード7は辺6cに平行に、リード9は辺6bに平行に延設される。これにより、リード7〜10は、パッド6の下辺よりも半導体チップ1に近い領域において等間隔になるようにレイアウトされる。更に、リード7〜9は、パッド6の下辺の近傍において、太さがリード線10の太さと略同一に変更される。
【0036】
このようなパッド3〜6とリード7〜10の形状は、パッド3〜6の配置に必要な面積を有効に減少させる。第1に、リード7、8が、斜めに延伸する斜め部分7a、7b、8aを有することにより、隣接する2つのパッド5の間の間隔、及び隣接する2つのパッド6の間の間隔を狭くすることが出来る。リード7は、パッド4の辺4aとパッド5の辺5aとの間で右斜め下に延伸する。リード7が辺4aと辺5aとの間で右に延伸した分だけ、パッド5は、右に寄せて配置することが可能になる。これは、パッド5の間隔を狭くすることが出来ることを意味する。同様に、リード7、8は、パッド5の辺5bとパッド6の辺6aとの間で右斜め下に延伸する。リード7、8が右に延伸した分だけ、パッド6は、右側に寄せて配置することが可能である。これは、パッド6の間隔を狭くすることが出来ることを意味する。パッド3〜6の配置に必要な領域のx方向の幅は、パット5及び6の間隔が狭いほど小さい。従って、リード7、8が斜めに延伸する部分(即ち、辺4aと辺5aとの間の部分、及び辺5bと辺6aとの間の部分)を有することは、パッド3〜6の配置に必要な領域のx方向の幅を有効に小さくする。
【0037】
更に、パッド4〜6の隅が切り落とされ、パッド4〜6の切り落とされた部分が、リード7、8の斜めに延伸する部分に対向するようにパッド4〜6とリード7、8とが配置されていることにより、パッド3〜6の配置に必要なy方向の幅を小さくすることができる。図3を参照して説明されたように、パッド4の左下隅とパッド5の右上隅とは切り落とされ、その切り落とされた部分は、リード7の斜めに延伸する部分に対向する。このようなパッド4、5及びリード7の配置は、パッド4とリード7との間、及びパッド5とリード7との間に必要なクリアランスを確保しながら、パッド4の中心14とパッド5の中心15との間のy方向のオフセット(間隔)を小さくすることを可能にする。同様に、パッド5の左下隅とパッド6の右上隅とは切り落とされ、その切り落とされた部分は、リード7及びリード8の斜めに延伸する部分に対向する。このようなパッド5、6及びリード7、8の配置は、パッド5の中心15とパッド6の中心16との間のy方向のオフセット(間隔)を小さくすることを可能にする。パッド4の中心14とパッド5の中心15との間のy方向のオフセット、及びパッド5の中心15とパッド5の中心16との間のy方向のオフセットが小さくなることは、パッド3〜6の配置に必要なy方向の幅が小さくなることを意味する。
【0038】
パッド3〜6の配置に必要なy方向の幅をより小さくするためには、パッド4〜6の切り落とされた隅にある斜めの辺が、リード7、8の斜めに延伸する部分と平行であることが好適である。即ち、パッド4の左下隅の辺4aと、パッド5の右上隅の辺5aとが、リード7の斜め部分7aと並行であり、パッド5の左下隅の辺5bと、パッド6の右上隅の辺6aとが、リード7、8の斜め部分7b、8aと平行であることが好適である。
【0039】
更に、最下段のパッド6の右下隅が斜めに切り落とされていることは、リード7〜10がパッド6の下辺よりも半導体チップ1に近い領域において等間隔になるようにレイアウトされるように、リード7〜10を引き回すのに必要な領域のy方向の幅をより小さくするために有効である。
【0040】
このように、本実施の形態では、パッド3〜6及びリード7〜10の形状の最適化により、COFのパッド3〜6の配置に必要な面積が有効に縮小されている。
【0041】
本実施の形態は、本発明の精神から離れない限り、様々な変形が可能である。
【0042】
例えば、本実施の形態において、パッドが並べられる段数は、4以外であることが可能である。パッドが3段に並べられる場合には、3段目のパッド5が設けられず、右上隅、左下隅、及び右下隅が切り落とされたパッド6が、2段目のパッド4の下に並べられる。Nを5以上の数として、パッドがN段並べられる場合には、右上隅及び左下隅が切り落とされたパッド5が、(N−3)段並べられ、その下に、右上隅、左下隅、及び右下隅が切り落とされたパッド6が並べられる。
【0043】
ただし、パッドの段数が2以下であることは、パッドの隅を斜めに切り落とすことによってパッドの配置に必要なy方向の幅を小さくする効果を失わせ、本発明を無意味にする。図4に示されているように、最上段のパッド3と2段目のパッド4のみが設けられる構成では、リード7、8の存在により、パッド3とパッド4との間のy方向のオフセットが大きくなる事態が発生しない。従って、パッドの隅を斜めに切り落とすことは無意味である。したがって、本発明によるパッド及びリードの配置は、パッドの段数が3以上である半導体装置に適用される。
【0044】
更に、本実施の形態において、半導体チップ1が、他のTCP、例えばTABに実装されることが可能である。図5は、半導体チップ1がTABに実装された、本実施の形態の変形例を示している。ベースフィルム21には、デバイスホール21aが設けられる。リード7〜11は、デバイスホール21aのエッジからデバイスホール21aの内側に突出する突出部を有している。半導体チップ1は、バンプ23を介して、リード7〜11の突出部分に接合されている。更に、半導体チップ1とリード7〜11との接合部分は、封止樹脂24によってシールされて保護されている。
【0045】
更に、本実施の形態において、パッド3〜6及びリード7〜10の形状は、左右反転されることが可能である。
【0046】
(実施の第2形態)
本発明による半導体装置の実施の第2形態では、半導体チップの上に設けられるパッドの配置に必要な領域を小さくする技術が提供される。実施の第2形態では、図6に示されているように、半導体回路14が集積化された半導体チップ1’の上に、パッド3〜6、及びリード7〜10が設けられる。パッド3〜6、及びリード7〜10は、実施の第1形態において説明された形状を有している。リード7〜10は半導体回路14に接続されている。パッド3〜6は、リード7〜10を介して、外部から入力される入力信号を半導体回路14に供給し、半導体回路14から出力される出力信号を外部に出力することが可能である。上述の形状を有するパッド3〜6、及びリード7〜10が半導体チップ1’の上に設けられることにより、半導体チップの上に設けられるパッドの配置に必要な領域を小さくすることができる。
【0047】
(実施の第3形態)
本発明による半導体装置の実施の第3形態では、半導体回路が実装されたPCB(printed circuit board:プリント配線基板)の上に設けられるパッドの配置に必要な領域を小さくする技術が提供される。実施の第3形態では、図7に示されているように、絶縁性の基板15の上に、半導体回路を含む電子回路16と、パッド3〜6、及びリード7〜10とが設けられる。パッド3〜6、及びリード7〜10は、実施の第1形態において説明された形状を有している。リード7〜10は、電子回路16に接続される。パッド3〜6は、リード7〜10を介して、外部から入力される入力信号を電子回路16に供給し、電子回路16から出力される出力信号を外部に出力することが可能である。上述の形状を有するパッド3〜6、及びリード7〜10が基板15の上に設けられることにより、PCBの上に設けられるパッドの配置に必要な領域を小さくすることができる。
【0048】
【発明の効果】
本発明により、半導体集積回路への信号の入出力に使用されるパッドを配置するために必要な面積を縮小するための技術が提供される。
【図面の簡単な説明】
【図1】図1は、本発明による半導体装置の実施の第1形態を示す平面図である。
【図2】図2は、本発明による半導体装置の実施の第1形態を示す断面図である。
【図3】図3は、パッド配置領域2bの拡大平面図である。
【図4】図4は、2段に配置されたパッド3、4の平面図である。
【図5】図5は、本発明による半導体装置の実施の第1形態の変形例を示す断面図である。
【図6】図6は、本発明による半導体装置の実施の第2形態を示す平面図である。
【図7】図7は、本発明による半導体装置の実施の第3形態を示す平面図である。
【符号の説明】
1、1’:半導体チップ
2:テープキャリア
2a:部品搭載部
2b:パッド配置領域
3〜6:パッド
7〜11:リード
12:パッド
13:カットライン
14:半導体回路
15:基板
16:電子回路
21:ベースフィルム
22:ソルダーレジスト
23:バンプ
24:封止樹脂
Claims (9)
- 第1方向に並べられた複数の第1パッドを含む第1パッド列と、
前記第1方向に並べられた複数の第2パッドを含み、前記第1方向に垂直な第2方向において前記第1パッド列に隣接する第2パッド列と、
前記第1方向に並べられた複数の第3パッドを含み、前記第1パッド列と反対側において前記第2パッド列に隣接する第3パッド列と、
前記第1パッドにそれぞれに接続される複数の第1リードと、
前記第2パッドにそれぞれに接続される複数の第2リードと、
前記第3パッドにそれぞれに接続される複数の第3リードと、
前記第3パッド列に対して、前記第1パッド列および前記第2パッド列の反対側に位置し、前記第1リード、前記第2リード、及び前記第3リードに接続される半導体集積回路
とを備え、
前記第2パッドのそれぞれは、前記第1方向に対して斜めである第1斜め辺を、前記第3パッド列の側の一の隅に有し、
前記第3パッドのそれぞれは、前記第2方向に対して斜めである第2斜め辺を、前記第2パッド列の側の一の隅に、前記第1斜め辺に対向するように有し、
前記第1リードは、前記第1斜め辺と前記第2斜め辺との間を通過し、前記第1方向に対して斜めに延伸する第1斜め部分を有する
半導体装置。 - 請求項1に記載の半導体装置において、
前記第2パッドの前記第1斜め辺と、前記第3パッドの前記第2斜め辺と、前記第1リードの前記第1斜め部分とは互いに平行である
半導体装置。 - 請求項1に記載の半導体装置において、
前記第1パッドの中心のピッチと、前記第2パッドの中心のピッチと、前記第3パッドの中心のピッチとは、一定であり、
前記第1パッドの中心から前記第2パッドの中心への前記第1方向におけるオフセットは、前記第2パッドの中心から前記第3パッドの中心への前記第1方向におけるオフセットと同一であり、
前記第1パッドの中心から前記第2パッドの中心への前記第2方向におけるオフセットは、前記第2パッドの中心から前記第3パッドの中心への前記第2方向におけるオフセットと同一である
半導体装置。 - 請求項1に記載の半導体装置において、
更に、
前記第1方向に並べられた複数の第4パッドを含み、前記第2パッド列と反対側において前記第3パッド列に隣接する第4パッド列と、
前記第4パッドにそれぞれに接続される複数の第4リード
とを備え、
前記第4リードは、前記半導体集積回路に接続され、
前記第3パッドのそれぞれは、前記第1方向に対して斜めである第3斜め辺を、前記第2斜め辺の対角にある隅に有し、
前記第4パッドのそれぞれは、前記第1方向に対して斜めである第4斜め辺を、前記第3パッド列の側の一の隅に、前記第3斜め辺に対向するように有し、
前記第1リードは、前記第3斜め辺と前記第4斜め辺との間を通過し、前記第1方向に対して斜めに延伸する第2斜め部分を更に有し、
前記第2リードは、前記第3斜め辺と前記第4斜め辺との間を通過し、前記第1方向に対して斜めに延伸する第3斜め部分を有する
半導体装置。 - 請求項4に記載の半導体装置において、
前記第2パッドの前記第3斜め辺と、前記第3パッドの前記第4斜め辺と、前記第1リードの前記第2斜め部分と、前記第2リードの前記第3斜め部分とは互いに平行である
半導体装置。 - ベースフィルムと、
前記ベースフィルムの上に第1方向に並べられた複数の第1パッドを含む第1パッド列と、
前記ベースフィルムの上に前記第1方向に並べられた複数の第2パッドを含み、前記第1方向に垂直な第2方向において前記第1パッド列に隣接する第2パッド列と、
前記ベースフィルムの上に前記第1方向に並べられた複数の第3パッドを含み、前記第1パッド列と反対側において前記第2パッド列に隣接する第3パッド列と、
前記ベースフィルムの上に設けられ、前記第1パッドにそれぞれに接続される複数の第1リードと、
前記ベースフィルムの上に設けられ、前記第2パッドにそれぞれに接続される複数の第2リードと、
前記ベースフィルムの上に設けられ、前記第3パッドにそれぞれに接続される複数の第3リードと、
前記第3パッド列に対して、前記第1パッド列および前記第2パッド列の反対側に位置し、前記第1リード、前記第2リード、及び前記第3リードに接続される半導体チップ
とを備え、
前記第2パッドのそれぞれは、前記第1方向に対して斜めである第1斜め辺を、前記第3パッド列の側の一の隅に有し、
前記第3パッドのそれぞれは、前記第2方向に対して斜めである第2斜め辺を、前記第2パッド列の側の一の隅に、前記第1斜め辺に対向するように有し、
前記第1リードは、前記第1斜め辺と前記第2斜め辺との間を通過し、前記第1方向に対して斜めに延伸する第1斜め部分を有する
TCP実装型半導体装置。 - ベースフィルムと、
前記ベースフィルムの上に第1方向に並べられた複数の第1パッドを含む第1パッド列と、
前記ベースフィルムの上に前記第1方向に並べられた複数の第2パッドを含み、前記第1方向に垂直な第2方向において前記第1パッド列に隣接する第2パッド列と、
前記ベースフィルムの上に前記第1方向に並べられた複数の第3パッドを含み、前記第1パッド列と反対側において前記第2パッド列に隣接する第3パッド列と、
前記ベースフィルムの上に設けられ、前記第1パッドにそれぞれに接続される複数の第1リードと、
前記ベースフィルムの上に設けられ、前記第2パッドにそれぞれに接続される複数の第2リードと、
前記ベースフィルムの上に設けられ、前記第3パッドにそれぞれに接続される複数の第3リード
とを備え、
前記第2パッドのそれぞれは、前記第1方向に対して斜めである第1斜め辺を、前記第3パッド列の側の一の隅に有し、
前記第3パッドのそれぞれは、前記第2方向に対して斜めである第2斜め辺を、前記第2パッド列の側の一の隅に、前記第1斜め辺に対向するように有し、
前記第1リードは、前記第1斜め辺と前記第2斜め辺との間を通過し、前記第1方向に対して斜めに延伸する第1斜め部分を有する
TCP用テープキャリア。 - 半導体チップを備え、
前記半導体チップは、その表面部に、
第1方向に並べられた複数の第1パッドを含む第1パッド列と、
前記第1方向に並べられた複数の第2パッドを含み、前記第1方向に垂直な第2方向において前記第1パッド列に隣接する第2パッド列と、
前記第1方向に並べられた複数の第3パッドを含み、前記第1パッド列と反対側において前記第2パッド列に隣接する第3パッド列と、
前記第1パッドにそれぞれに接続される複数の第1リードと、
前記第2パッドにそれぞれに接続される複数の第2リードと、
前記第3パッドにそれぞれに接続される複数の第3リードと、
前記第3パッド列に対して、前記第1パッド列および前記第2パッド列の反対側に位置し、前記第1リード、前記第2リード、及び前記第3リードに接続される半導体集積回路
とを含み、
前記第2パッドのそれぞれは、前記第1方向に対して斜めである第1斜め辺を、前記第3パッド列の側の一の隅に有し、
前記第3パッドのそれぞれは、前記第2方向に対して斜めである第2斜め辺を、前記第2パッド列の側の一の隅に、前記第1斜め辺に対向するように有し、
前記第1リードは、前記第1斜め辺と前記第2斜め辺との間を通過し、前記第1方向に対して斜めに延伸する第1斜め部分を有する
半導体装置。 - 絶縁性の基板と、
前記基板の上に第1方向に並べられた複数の第1パッドを含む第1パッド列と、
前記基板の上に前記第1方向に並べられた複数の第2パッドを含み、前記第1方向に垂直な第2方向において前記第1パッド列に隣接する第2パッド列と、
前記基板の上に前記第1方向に並べられた複数の第3パッドを含み、前記第1パッド列と反対側において前記第2パッド列に隣接する第3パッド列と、
前記基板の上に設けられ、前記第1パッドにそれぞれに接続される複数の第1リードと、
前記基板の上に設けられ、前記第2パッドにそれぞれに接続される複数の第2リードと、
前記基板の上に設けられ、前記第3パッドにそれぞれに接続される複数の第3リードと、
前記基板の上に設けられ、前記第3パッド列に対して、前記第1パッド列および前記第2パッド列の反対側に位置し、前記第1リード、前記第2リード、及び前記第3リードに接続される電子回路
とを備え、
前記第2パッドのそれぞれは、前記第1方向に対して斜めである第1斜め辺を、前記第3パッド列の側の一の隅に有し、
前記第3パッドのそれぞれは、前記第2方向に対して斜めである第2斜め辺を、前記第2パッド列の側の一の隅に、前記第1斜め辺に対向するように有し、
前記第1リードは、前記第1斜め辺と前記第2斜め辺との間を通過し、前記第1方向に対して斜めに延伸する第1斜め部分を有する
プリント配線基板。
Priority Applications (3)
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JPH10256318A (ja) * | 1997-03-10 | 1998-09-25 | Seiko Epson Corp | 半導体装置、その製造方法及びその実装方法、これを実装した回路基板並びにフレキシブル基板及びその製造方法 |
US5969461A (en) * | 1998-04-08 | 1999-10-19 | Cts Corporation | Surface acoustic wave device package and method |
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JP4623850B2 (ja) * | 2001-03-27 | 2011-02-02 | 京セラ株式会社 | 高周波半導体素子収納用パッケージおよびその実装構造 |
US6753595B1 (en) * | 2003-01-14 | 2004-06-22 | Silicon Integrated Systems Corp | Substrates for semiconductor devices with shielding for NC contacts |
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- 2004-05-28 CN CNB2004100472456A patent/CN1269200C/zh not_active Expired - Fee Related
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8138777B2 (en) | 2008-10-21 | 2012-03-20 | Renesas Electronics Corporation | TCP-type semiconductor device and method of testing thereof |
US8890561B2 (en) | 2008-10-21 | 2014-11-18 | Renesas Electronics Corporation | TCP-type semiconductor device and method of testing thereof |
US8310068B2 (en) | 2009-08-26 | 2012-11-13 | Renesas Electronics Corporation | TCP-type semiconductor device |
JP2013008097A (ja) * | 2011-06-22 | 2013-01-10 | Dainippon Printing Co Ltd | タッチパネルセンサ |
KR20170036942A (ko) * | 2015-09-24 | 2017-04-04 | 엘지디스플레이 주식회사 | 연성 필름, 표시 패널 및 이를 포함하는 표시 장치 |
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