JP2010206027A - Ｔｃｐ型半導体装置 - Google Patents

Abstract

【課題】ＴＣＰ型半導体装置の製造コストを削減すること。
【解決手段】ＴＣＰ型半導体装置１は、ベースフィルム１０と、ベースフィルム１０上に搭載された半導体チップ２０と、ベースフィルム１０上に形成され半導体チップ２０と電気的に接続された複数のリード３０と、を備える。複数のリード３０の各々は、その両端以外の位置にテストパッド部３３を有する。
【選択図】図３

Description

本発明は、半導体装置及びそのテスト方法に関する。特に、本発明は、ＴＣＰ（Tape Carrier
Package）型の半導体装置及びそのテスト方法に関する。

半導体装置のテストにおいて用いられるプローブカードが知られている。プローブカードは、テスト対象が有するテスト端子と接触するプローブ（探針）を多数備えている。そして、それぞれのプローブの先端を対応するテスト端子と接触させ、テスタからプローブカードを通してテスト対象にテスト信号を供給し、また、テスト対象から出力信号を取り出すことにより、テストが実施される。この時、ショート不良等が発生しないように、各プローブを対応するテスト端子に１対１で正確に接触させることが必要である。

その一方で、近年、半導体装置の微細化や端子数の増大により、テスト端子間のピッチが小さくなってきている。従って、プローブカードも、テスト端子の狭ピッチ化に対応する必要がある。例えば、テスト端子の狭ピッチ化に伴って、プローブカードの隣り合うプローブの先端間のピッチも小さくすることが考えられる。但し、隣り合うプローブ間で絶縁性を確保する必要があるため、プローブ先端間のピッチを小さくすることにも限界がある。そこで、プローブの先端位置を複数の列に分散させることが提案されている。これにより、プローブ間の絶縁性を確保しつつ、プローブ先端間の実質的なピッチを小さくすることが可能となり、テスト端子の狭ピッチ化に対応することができる。そのようなプローブパターンを有するプローブカードは、例えば、特許文献１、特許文献２、特許文献３に開示されている。

また、ＴＣＰ（Tape Carrier Package）型の半導体装置が知られている。ＴＣＰの場合、ＴＡＢ（Tape Automated Bonding）テープ等のベースフィルム上に半導体チップが搭載される。ＴＣＰ型半導体装置は、ＣＯＦ（Chip On Film）と一般的に呼ばれているものも含む。

図１は、特許文献４に開示されているＴＣＰ型半導体装置を概略的に示す平面図である。図１において、ベースフィルム（キャリアテープ）１１０上に半導体チップ１２０が搭載されている。また、ベースフィルム１１０上には、複数のリード１３０と複数のコンタクトパッド１４０が形成されている。複数のリード１３０のそれぞれは、複数のコンタクトパッド１４０のそれぞれと半導体チップ１２０とを電気的に接続している。

より詳細には、図１に示されるように、各リード１３０を部分的に覆うようにソルダーレジストＳＲが形成されている。ソルダーレジストＳＲは、リード１３０の上に塗布される樹脂であり、リード１３０を電気的に絶縁すると共に、腐食等の化学的ストレス及び外力によるリード１３０への物理的ストレスを緩和する役割を果たす。ソルダーレジストＳＲが形成されていない領域のリード１３０は、電気的に外部と接続可能な端子となり、その領域が端子領域となる。半導体チップ１２０は、ソルダーレジストＳＲが形成されていない中央の端子領域上に実装され、実装後に樹脂封止される。一方、ソルダーレジストＳＲが形成されていない外側の端子領域は、外部端子領域であり、コンタクトパッド１４０と電気的に接続されている。

そのコンタクトパッド１４０は、半導体チップ１２０のテスト時に用いられるテスト端子であり、ベースフィルム１１０上の所定の領域（パッド配置領域ＲＰ）中に配置されている。つまり、半導体チップ１２０のテスト時、プローブカードのプローブは、パッド配置領域ＲＰ中のコンタクトパッド１４０と接触する。そして、コンタクトパッド１４０及びリード１３０を通して、半導体チップ１２０にテスト信号が供給され、また、半導体チップ１２０から出力信号が取り出される。尚、ここで用いられるプローブカードも、プローブの先端位置が複数の列に分散したプローブパターンを有する。そのようなプローブパターンに対応して、コンタクトパッド１４０も、図１に示されるように複数の列に分散的に配置されている。

図１において、ベースフィルム１１０の幅方向及び延在方向は、それぞれｘ方向及びｙ方向である。図１で示された構造は、ｙ方向に沿って繰り返し形成されている。テスト終了後、半導体チップ１２０を１つずつ切り分ける際には、図１中の破線で示されるカットラインＣＬに沿って、ベースフィルム１１０及び複数のリード１３０が切断される。この時、パッド配置領域ＲＰ中のコンタクトパッド１４０は、ベースフィルム１１０上に残ったままである。

特開平８−９４６６８号公報 特開平８−２２２２９９号公報 実開平４−５６４３号公報 特開２００４−３５６３３９号公報

近年、半導体チップの端子数は増大しており、テスト時に半導体チップに供給されるテスト信号の数や半導体チップから取り出される出力信号の数も増加している。このことは、図１で示されたＴＣＰ型半導体装置におけるコンタクトパッド１４０の数の増加を意味する。コンタクトパッド１４０の数の増加は、パッド配置領域ＲＰの増大、すなわち、ベースフィルム１１０の幅及び長さの増大を招く。結果として、ＴＣＰ型半導体装置の製造コストが増大してしまう。従って、ＴＣＰ型半導体装置の製造コストを削減することができる技術が望まれる。

本発明の１つの観点において、ＴＣＰ型半導体装置が提供される。そのＴＣＰ型半導体装置は、ベースフィルムと、ベースフィルム上に搭載された半導体チップと、ベースフィルム上に形成され半導体チップと電気的に接続された複数のリードと、を備える。複数のリードの各々は、その両端以外の位置にテストパッド部を有する。

本発明の他の観点において、ＴＣＰ型半導体装置が提供される。そのＴＣＰ型半導体装置は、ベースフィルムと複数の半導体装置とを具備する。ベースフィルムは、カットラインで囲まれる領域であるデバイス領域を複数有し、そのカットラインに沿って切断される。複数の半導体装置は、複数のデバイス領域のそれぞれの内側に配置される。複数の半導体装置の各々は、ベースフィルム上に搭載された半導体チップと、ベースフィルム上に形成され半導体チップと電気的に接続された複数のリードと、を備える。複数のリードの各々は、その両端以外の位置にテストパッド部を有する。

本発明によれば、ＴＣＰ型半導体装置の製造コストが削減される。

図１は、典型的なＴＣＰ型半導体装置を概略的に示す平面図である。 図２は、本発明の実施の形態に係るＴＣＰ型半導体装置を概略的に示す平面図である。 図３は、本実施の形態に係る１単位のＴＣＰ型半導体装置を示す平面図である。 図４は、本実施の形態に係るリードのテストパッド部を示す平面図である。 図５は、本実施の形態に係る複数のリードのそれぞれのテストパッド部の配置の一例を示す平面図である。 図６は、本実施の形態に係る複数のリードのそれぞれのテストパッド部の配置の他の例を示す平面図である。 図７は、本実施の形態に係るリードのテストパッド部の変形例を示す平面図である。 図８は、本実施の形態に係るリードのテストパッド部の他の変形例を示す平面図である。 図９は、本実施の形態に係るリードのテストパッド部の更に他の変形例を示す平面図である。

添付図面を参照して、本発明の実施の形態を説明する。

図２は、本実施の形態に係るＴＣＰ型半導体装置の構成を概略的に示している。ＴＣＰ型半導体装置では、ＴＡＢテープ等のベースフィルム（キャリアテープ）１０が用いられる。図２に示されるように、ベースフィルム１０の幅方向及び延在方向は、それぞれ、ｘ方向及びｙ方向である。

ベースフィルム１０上には、複数の半導体装置１が搭載される。より詳細には、ベースフィルム１０は、ｙ方向に沿って順番に配置された複数のデバイス領域ＲＤを有している。各デバイス領域ＲＤは、ベースフィルム１０上のカットラインＣＬで囲まれた領域である。そして、複数の半導体装置１は、それら複数のデバイス領域ＲＤのそれぞれの内側に配置される。すなわち、ベースフィルム１０上で、半導体装置１がｙ方向に沿って繰り返し配置されている。半導体装置を１つずつ切り分ける際には、カットラインＣＬに沿ってベースフィルム１０が切断される。尚、本実施の形態では、ベースフィルム１０上に、図１で示されたようなパッド配置領域ＲＰは設けられない。図２に示されるように、デバイス領域ＲＤのみが繰り返し現れる。

図３は、１単位のＴＣＰ型半導体装置を示している。図３に示されるように、１つの半導体装置１は、ベースフィルム１０上に搭載された半導体チップ２０、及びベースフィルム１０上に形成された複数のリード３０を備えている。複数のリード３０は、半導体チップ２０と電気的に接続されている。より詳細には、各リード３０は、その一端（第１端部３１ａ）を含むチップ接続部３１と、その他端（第２端部３２ａ）を含む外部端子部３２とを有する。このうち、チップ接続部３１が、半導体チップ２０に接続されている。一方、外部端子部３２は、チップ接続部３１とは逆側に位置している。

また、図３に示されるように、リード３０を部分的に覆うようにソルダーレジストＳＲが形成されている。ソルダーレジストＳＲは、リード３０の上に塗布される樹脂であり、リード３０を電気的に絶縁すると共に、腐食等の化学的ストレス及び外力によるリード３０への物理的ストレスを緩和する役割を果たす。ソルダーレジストＳＲが形成されていない領域のリード３０は、電気的に外部と接続可能な端子、すなわち、上述のチップ接続部３１や外部端子部３２となる。半導体チップ２０は、ソルダーレジストＳＲが形成されていない中央領域においてチップ接続部３１上に実装され、実装後に樹脂封止される。一方、外部端子部３２は、露出しており、他のデバイスとの接続に用いられる外部接続端子となる。例えば、半導体チップ２０が液晶表示パネル駆動用のＩＣである場合、外部端子部３２は、液晶表示パネルの電極と接続される。それにより、液晶表示パネルとその駆動用の半導体チップ２０とが電気的に接続される。尚、その接続工程は、一般に、ＯＬＢ（Outer Lead Bonding）と呼ばれている。

本実施の形態では、ベースフィルム１０上に、図１で示されたようなパッド配置領域ＲＰは設けられない。つまり、図１で示されたようなテスト専用のコンタクトパッド１４０は設けられておらず、パッド配置領域ＲＰはベースフィルム１０上から排除されている。図３に示されるように、各リード３０の外部端子部３２（第２端部３２ａ）は、テスト専用のコンタクトパッドとは接続されておらず、各リード３０の終端となっている。すなわち、全てのリード３０は、カットラインＣＬよりも内側に形成されており、カットラインＣＬの外側にはみ出していない。

本実施の形態によれば、半導体チップ２０のテスト時、プローブカードとの接触のために専用のコンタクトパッドは用いられない。その代わり、デバイス領域ＲＤ内のリード３０の一部分が、プローブカードとの接触に用いられる。プローブカードとの接触に用いられる当該部分は、以下「テストパッド部３３」と参照される。すなわち、各リード３０は、上述のチップ接続部３１及び外部端子部３２に加えて、テストパッド部３３を有する。より詳細には、図３に示されるように、各リード３０のテストパッド部３３は、当該リード３０の両端（第１端部３１ａ及び第２端部３２ａ）以外の位置に設けられる。つまり、各リード３０のテストパッド部３３は、当該リード３０のチップ接続部３１と外部端子部３２との間に位置する。テストパッド部３３は、外部端子部３２よりも半導体チップ２０側に形成され、当然、カットラインＣＬよりも内側に位置している。

図３に示されるように、ベースフィルム１０上でカットラインＣＬに囲まれるデバイス領域ＲＤは、３つの領域ＲＥ、ＲＴ、及びＲＣに区分けされる。１つ目は、リード３０の外部端子部３２が形成される「外部端子領域ＲＥ」である。２つ目は、リード３０のテストパッド部３３が形成される「テストパッド領域ＲＴ」である。３つ目は、半導体チップ２０が配置される「チップ領域ＲＣ」である。テストパッド領域ＲＴは、外部端子領域ＲＥとチップ領域ＲＣとの間に挟まれている。つまり、外部端子領域ＲＥはデバイス領域ＲＤ中で最も外側に位置し、テストパッド領域ＲＴは外部端子領域ＲＥよりも内側に位置し、チップ領域ＲＣは更に内側に位置する。

外部端子部３２は、他のデバイスとの接続に用いられるため露出している必要がある。そのため、外部端子領域ＲＥは全体的にソルダーレジストＳＲに覆われていない。図３に示されるように、外部端子領域ＲＥの対向する２辺のうち、半導体チップ２０側の辺はソルダーレジストＳＲが形成されている領域の一辺と一致し、他方の辺はカットラインＣＬの一辺と一致している。

テストパッド部３３は、プローブカードとの接触に用いられるため、少なくとも露出している必要がある。そのため、テストパッド領域ＲＴにおいて、少なくともテストパッド部３３が形成されている領域はソルダーレジスタＳＲに覆われていない。例えば、テストパッド領域ＲＴは基本的にはソルダーレジストＳＲに覆われるが、テストパッド部３３上にはソルダーレジストＳＲの開口部が形成される。

チップ領域ＲＣ中のリード３０は、基本的にはソルダーレジストＳＲや半導体チップ２０実装後の封止に使用する樹脂に覆われており、露出していない。

図４は、本実施の形態に係るリード３０のテストパッド部３３をより詳細に示している。上述の通り、テストパッド部３３は、同じリード３０のチップ接続部３１と外部端子部３２との間に位置している。また、テストパッド領域ＲＴにおいて、テストパッド部３３上にはソルダーレジストＳＲの開口部４０が形成されている。これにより、テストパッド部３３は露出し、プローブカードの対応するプローブとの接触が可能となる。また、テスト時に、１つのプローブの先端部が隣り合うリード３０の両方に同時に接触することが防止される。すなわち、テスト時に、リード３０間でショート不良が発生することが防止される。

ここで、リード３０の幅方向は、当該リード３０の延在方向に直交する方向として定義される。例えば図４において、リード３０の延在方向はｙ方向であり、リード３０の幅方向は、その延在方向に直交するｘ方向である。このとき、図４に示されるように、テストパッド部３３は他の部分よりも幅広に形成されている。つまり、テストパッド部３３の幅ＷＢは、リード３０の他の部分の最小幅ＷＡよりも大きい。これにより、テスト時に、プローブの先端部（針先）をテストパッド部３３に接触させやすくなる。

図５は、テストパッド領域ＲＴにおける複数のリード３０及びそれらのテストパッド部３３の配置例を示している。例として、リード３０−１１〜３０−１３、３０−２１〜３０−２３が示されている。リード３０−ｉｊ（ｉ＝１、２；ｊ＝１〜３）は、テストパッド部３３−ｉｊを有している。テストパッド領域ＲＴにおいて、複数のリード３０は互いに平行であり、各リード３０の延在方向はｙ方向である。このとき、図５に示されるように、隣り合うリード３０のそれぞれのテストパッド部３３の位置は、ｙ方向にずれていることが好適である。例えば、隣り合うリード３０−１１、３０−１２のそれぞれのテストパッド部３３−１１、３３−１２は、ｙ方向にずれている。また例えば、隣り合うリード３０−１３、３０−２１のそれぞれのテストパッド部３３−１３、３３−２１は、ｙ方向にずれている。

図５で示されるような配置により、隣り合うリード３０のテストパッド部３３に接続するプローブ同士がショートすることなく、隣り合うリード３０をより近づけることが可能となる。つまり、隣り合うリード３０間のピッチを小さくすることが可能になる。特に、図５に示されるように、隣り合うリード３０のそれぞれのテストパッド部３３が、ｙ方向において部分的に重なり合うように形成されることが好適である。それにより、テストパッド部３３が非常に効率良く配置され、リード間ピッチが小さくなると共に、リード３０の配置に必要なベースフィルム１０の面積が縮小される。このことは、近年の半導体装置の微細化や端子数の増大の観点から好ましい。

更に、テストパッド領域ＲＴにおいて、複数のリード３０のそれぞれのテストパッド部３３は、複数段に分散されて配置されていることが好適である。例えば、図５に示されるように、リード３０−ｉ１のテストパッド部３３−ｉ１は、ｘ方向において整列しており、同じ段に配置されている。また、リード３０−ｉ２のテストパッド部３３−ｉ２は、ｘ方向において整列しており、同じ段に配置されている。更に、リード３０−ｉ３のテストパッド部３３−ｉ３は、ｘ方向において整列しており、同じ段に配置されている。言い換えれば、複数のリード３０のそれぞれのテストパッド部３３は規則的に配置されており、テストパッド部３３−ｉ１〜３３−ｉ３のパターンが繰り返し現れる。これにより、テスト時に、各プローブを対応するテストパッド部３３に１対１で正確に接触させやすくなる。

図６は、テストパッド領域ＲＴにおける複数のリード３０及びそれらのテストパッド部３３の配置の他の例を示している。図６に示されるように、あるリード３０は、隣接するリード３０のテストパッド部３３を迂回するように形成されていてもよい。この場合も、図５の場合と同様の効果が得られる。

以上に説明されたように、本実施の形態によれば、半導体チップ２０のテスト時、プローブカードとの接触のために専用のコンタクトパッドは用いられない。その代わり、リード３０のチップ接続部３１と外部端子部３２との間に幅広のテストパッド部３３が形成され、そのテストパッド部３３がプローブカードとの接触に用いられる。従って、図１で示されたようなテスト用のコンタクトパッド１４０は設けられず、パッド配置領域ＲＰはベースフィルム１０上から排除される。その結果、１つの半導体チップ２０に対して要求されるベースフィルムの面積を、図１の場合と比べて大きく縮小することができる。従って、材料コストを削減し、また、ベースフィルム１０上の半導体チップ２０の配置効率を向上させることが可能となる。すなわち、半導体装置１の製造コストを削減することが可能となる。

更に、本実施の形態によれば、金属バリに起因するショート不良を軽減することができる。比較例として、図１の場合を考える。比較例では、半導体チップ１２０がリード１３０を介してテスト用のコンタクトパッド１４０と接続されている。従って、半導体チップ１２０を１つずつ切り分ける際には、カットラインＣＬに沿ってリード１３０を切断する必要がある。この時に発生する金属バリが、後にショート不良を引き起こす可能性がある。一方、本実施の形態によれば、テスト用のコンタクトパッド１４０は設けられていない。図３で示されたように、リード３０はカットラインＣＬで囲まれるデバイス領域ＲＤの内部にだけ形成されている。従って、半導体チップ２０を１つずつ切り分ける際には、リード３０の切断は行われない。その結果、金属バリに起因するショート不良が軽減される。その上、カットラインＣＬで半導体装置を打ち抜く治具が、金属であるリード３０をカットすることがなくなるため、その治具の寿命が延びるという効果も得られる。

尚、テストパッド部３３の平面形状は、図４で示されたような長方形に限られない。各リード３０のテストパッド部３３は、当該リード３０の他の部分より幅広に形成されていればよい。例えば図７に示されるように、テストパッド部３３の平面形状は、角が丸くなった長方形であってもよい。図８に示されるように、テストパッド部３３の平面形状は、楕円形であってもよい。図９に示されるように、テストパッド部３３の平面形状は、涙形状（tear-drop shape）であってもよい。

以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。

１ 半導体装置
１０ ベースフィルム
２０ 半導体チップ
３０ リード
３１ チップ接続部
３１ａ 第１端部
３２ 外部端子部
３２ａ 第２端部
３３ テストパッド部
４０ 開口部
ＲＤ デバイス領域
ＲＣ チップ領域
ＲＥ 外部端子領域
ＲＴ テストパッド領域
ＣＬ カットライン
ＳＲ ソルダーレジスト

Claims (8)

1. ベースフィルムと、
   前記ベースフィルム上に搭載された半導体チップと、
   前記ベースフィルム上に形成され、前記半導体チップと電気的に接続された複数のリードと
   を備え、
   前記複数のリードの各々は、その両端以外の位置にテストパッド部を有する
   ＴＣＰ型半導体装置。
2. 請求項１に記載のＴＣＰ型半導体装置であって、
   前記各リードは、
   前記各リードの一端を含み、前記半導体チップに接続されたチップ接続部と、
   前記各リードの他端を含み、前記チップ接続部と逆側に位置する外部端子部と
   を更に有し、
   前記テストパッド部は、前記チップ接続部と前記外部端子部との間に位置し、
   前記外部端子部と前記テストパッド部は露出している
   ＴＣＰ型半導体装置。
3. 請求項１又は２に記載のＴＣＰ型半導体装置であって、
   前記各リードの前記テストパッド部の幅は、前記各リードの他の部分の最小幅よりも大きい
   ＴＣＰ型半導体装置。
4. 請求項１乃至３のいずれか一項に記載のＴＣＰ型半導体装置であって、
   前記各リードの前記テストパッド部は、前記ベースフィルム上のテストパッド領域に形成され、
   前記テストパッド領域における前記各リードの延在方向は第１方向であり、
   前記複数のリードは、隣り合う第１リードと第２リードとを含み、
   前記第１リードの前記テストパッド部の位置と前記第２リードの前記テストパッド部の位置は、前記第１方向にずれている
   ＴＣＰ型半導体装置。
5. 請求項４に記載のＴＣＰ型半導体装置であって、
   前記第１リードの前記テストパッド部と前記第２リードの前記テストパッド部は、前記第１方向において部分的に重なり合っている
   ＴＣＰ型半導体装置。
6. カットラインで囲まれる領域であるデバイス領域を複数有し、前記カットラインに沿って切断されるベースフィルムと、
   前記複数のデバイス領域のそれぞれの内側に配置された複数の半導体装置と
   を具備し、
   前記複数の半導体装置の各々は、
   前記ベースフィルム上に搭載された半導体チップと、
   前記ベースフィルム上に形成され、前記半導体チップと電気的に接続された複数のリードと
   を備え、
   前記複数のリードの各々は、その両端以外の位置にテストパッド部を有する
   ＴＣＰ型半導体装置。
7. 請求項６に記載のＴＣＰ型半導体装置であって、
   前記各リードの前記テストパッド部の幅は、前記各リードの他の部分の最小幅よりも大きい
   ＴＣＰ型半導体装置。
8. 請求項６又は７に記載のＴＣＰ型半導体装置であって、
   前記複数のデバイス領域は、前記ベースフィルムの延在方向に沿って順番に配置されており、
   前記各半導体装置において、前記複数のリードは、隣り合う第１リードと第２リードとを含み、
   前記第１リードの前記テストパッド部の位置と前記第２リードの前記テストパッド部の位置は、前記延在方向にずれている
   ＴＣＰ型半導体装置。

Images