JP2005136246A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

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正芳 岡元
Yoshiaki Hasegawa
義昭 長谷川
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康博 本山
Hideyuki Matsumoto
秀幸 松本
Shingo Yorisaki
眞吾 寄崎
Akio Hasebe
昭男 長谷部
Takashi Shibata
隆嗣 柴田
Yasunori Narizuka
康則 成塚
Akira Yabushita
明 藪下
Toshiyuki Mashima
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Abstract

【課題】 狭ピッチ化したテストパッドを有する半導体集積回路装置の電気的検査を実現できる技術を提供する。
【解決手段】 ロジウム膜およびニッケル膜が順次積層して形成された金属膜２１Ａ、２１Ｂの一部を４角錐型または４角錐台形型に形成されたプローブ７Ａ、７Ｂとし、配線２３と金属膜２１Ａ、２１Ｂとの間のポリイミド膜に形成されたスルーホール２４を通じて配線２３と金属膜２１Ａ、２１Ｂとを電気的に接続し、プローブ７Ｂが形成された金属膜２１Ｂおよびスルーホール２４の平面パターンは、プローブ７Ａが形成された金属膜２１Ａおよびスルーホール２４の平面パターンを１８０°回転したパターンとする。
【選択図】 図６

Description

本発明は、半導体集積回路装置の製造技術に関し、特に、狭ピッチで多数個の電極パッドが配置された半導体集積回路の電気的検査に適用して有効な技術に関するものである。
たとえば、突起電極を有する半導体デバイスの通電試験において、半導体デバイスに向けて突出する複数の角錐状の接触子を有する半導体デバイス検査装置を用い、１個の突起電極に対して１個以上の接触子の稜線または斜面を接触させることで半導体デバイスと半導体デバイス検査装置とを電気的に接触させることにより、突起電極と接触子との接触時における突起電極の損傷を防ぐ技術がある（たとえば、特許文献１参照）。
また、半導体ウエハのバンプ電極に探針を接触させて電気的特性を検査する際に用いる保持体で保持されたプローブに、半導体ウエハのバンプ電極に電圧を印加するための第１接触端子と、第１接触端子を囲む第１絶縁部材と、第１絶縁部材を囲み、かつバンプ電極を介して電圧を検出するための第２接触端子と、第１および第２接触端子間に介在する第２絶縁部材とを備え、第１および第２接触端子には、それぞれ第１および第２端子部と、第１および第２端子部間に介在する第１および第２コイルスプリングを備え付けることにより、バンプ電極が極小化した場合でも探針がバンプ電極から外れてしまうことを防ぐ技術がある（たとえば、特許文献２参照）。
また、半導体ウエハ内に形成された各集積回路装置のバンプ電極に対しプローブ手段のニードルの接続端を接触させて集積回路装置を試験測定装置に電気的に接続し、押圧体によってウエハ内の隣の集積回路装置のバンプ電極を押圧してその先端部を変形させて高さを揃えることにより、バンプ電極の高さの揃った集積回路装置をプローブ手段を介して均一な接触抵抗で試験測定装置に接続して試験精度を向上し、集積回路装置を実装する際にも実装側との間の接続抵抗のばらつきを減少する技術がある（たとえば、特許文献３参照）。
また、半導体ウエハに形成された複数のはんだボールとこれらに対応する複数のプローブをそれぞれ互いに接触させてテスタ側との間で信号を送受信してウエハの電気的特性検査を行う際に用いられるコンタクタにおいて、プローブにボール状のはんだボールの中心より外側で電気的に導通自在な状態で接触する円筒部を接触端として設けることにより、プローブをはんだボールに接触させても、はんだボールの中央部分の損傷を防ぎ、はんだボールのリフロー工程を省略することのできる技術がある（たとえば、特許文献４参照）。
特開２００２−１４１３７号公報 特開２００２−２２８６８２号公報 特開平５−２８３４９０号公報 特開２００１−１０８７０６号公報
半導体集積回路装置の検査技術として、たとえばプローブ検査がある。このプローブ検査は、所定の機能どおりに動作するか否かを確認する機能テストや、ＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するテスト等を含む。
近年、半導体集積回路装置の多機能化が進行し、１個の半導体チップ（以下、単にチップと記す）に複数の回路を作りこむことが進められている。また、半導体集積回路装置の製造コストを低減するために、半導体素子および配線を微細化して、半導体チップ（以下、単にチップと記す）の面積を小さくし、ウエハ１枚当たりの取得チップ数を増加することが進められている。そのため、テストパッド（ボンディングパッド）数が増加するだけでなく、テストパッドの配置が狭ピッチ化し、テストパッドの面積も縮小されてきている。このようなテストパッドの狭ピッチ化に伴って、上記プローブ検査にカンチレバー状の探針を有するプローバを用いようとした場合には、探針をテストパッドの配置位置に合わせて設置することが困難になってしまう課題が存在する。
また、カンチレバー状の探針を有するプローバを用いて検査を行う場合には、テストパッドの表面に形成された自然酸化膜を破いて探針とテストパッドとを接触させるために、探針をテストパッドの表面でワイピングさせる。探針をワイピングさせたことにより、テストパッド表面の自然酸化膜を破るだけでなく、テストパッドそのものの表面にワイピングによる圧痕が生じる。前述のようにテストパッドの面積が縮小されてきていることから、テストパッドの表面でその圧痕が占める領域は大きくなる。そのため、後の工程でそのテストパッドに接続されたボンディングワイヤの接着力が低下してしまう課題が存在する。さらに、テストパッドの面積が縮小したことにより、ワイピングによって探針の先端がテストパッドから外れ、２個のテストパッド間を短絡してしまうことも懸念される。
また、探針をテストパッドの表面でワイピングさせたことにより、テストパッドの表面の一部が削り取られ、それによって発生した屑が探針の先端に付着してしまうことになる。この屑は、プロービングを繰り返すことによって次第に探針の先端に付着していき、最終的には探針とテストパッドとが電気的接続を確保できなくなってしまうことになる。そのため、所定回数のプロービングを経た後には、所定のクリーニングシートに探針の先端を擦りつけてクリーニングする必要がある。このクリーニング工程が必須となることによって、プローブ検査工程が延びてしまう課題が存在する。プローブ検査工程が延びてしまうことにより、半導体集積回路装置の工期も延びてしまい、半導体集積回路装置の製造コストが増加してしまう課題も存在する。
前述したように、テストパッド数が増加し、さらにテストパッドの狭ピッチ化することによって、プローブ検査の実施が困難になっている。ここで、本発明者らは、図７９に示すようなカンチレバー状の探針１０１が設けられた配線基板１０２を含むプローバを用い、チップ主面のバンプ電極にその短針１０１を接触させて検査を行う場合について検討した。
図８０は、プローブ検査工程中における図７９中の領域Ａを拡大して示した要部平面図であり、図８１は図８０中のＣ−Ｃ線に沿った断面の要部を示した要部断面図である。領域Ａにおいては、バンプ電極１０３の延在する方向と探針１０１の延在する方向とがほぼ同じ向きとなる。そのため、探針１０１は、バンプ電極１０３と接触した後にバンプ電極１０３の延在する方向（図８０および図８１中にて矢印で図示）にワイピングすることになる（図８２および図８３参照）。また、図８４は、プローブ検査工程中における図７９中の領域Ｂを拡大して示した要部平面図であり、図８５は図８４中のＤ−Ｄ線に沿った断面の要部を示した要部断面図である。領域Ｂにおいては、バンプ電極１０３の延在する方向と探針１０１の延在する方向とが交差することになる。そのため、探針１０１は、バンプ電極１０３と接触した後にバンプ電極１０３の延在する方向と交差する方向（図８４および図８５中にて矢印で図示）にワイピング（オーバードライブ）することになる（図８６および図８７参照）。それにより、探針１０１のワイピング後においては、探針１０１の先端がバンプ電極１０３上から外れてしまい、探針１０１が２つのバンプ電極１０３間を短絡してしまうことが懸念される。
また、ＤＦＴ（Design For Testability）技術やＢＩＳＴ（Built In Self Test）技術を用い、実際に探針を接触させるテストパッドの数を低減する手段が検討されている。しかしながら、ＤＦＴ（Design For Testability）技術やＢＩＳＴ（Built In Self Test）技術を用いることにより、新たなテストパッドを設ける必要が生じる。一方、探針がテストパッドに接触する際の衝撃による素子や配線の破壊を防ぐために、テストパッドは、下部に素子や配線が形成されていない入出力領域に配置される。また、半導体集積回路装置の動作の高速化に伴って、ノイズを低減（電源インピーダンスを低減）する目的で、多数の電源パッドをその入出力領域に配置する必要性が増大している。限られたサイズのチップ内では、その入出力領域のサイズも限られてしまうことから、電源パッドの配置によって、ＤＦＴ技術やＢＩＳＴ技術で用いる上記テストパッドを配置する領域を確保することが困難になってしまう課題が存在する。
本発明の目的は、狭ピッチ化したテストパッドを有する半導体集積回路装置に対する電気的検査を実現できる技術を提供することにある。
また、本発明の他の目的は、半導体集積回路装置の検査時において、テストパッドに生じるダメージを低減することのできる技術を提供することにある。
また、本発明の他の目的は、半導体集積回路装置の製造工程における電気的検査工程を短縮できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体集積回路装置の製造方法は、
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
前記複数の第１電極は、前記チップ領域の外周に沿って複数列で配列され、第１列に含まれる前記第１電極と第２列に含まれる前記第１電極とは、前記チップ領域の外周に沿った方向で互い違いに配置されているものである。
また、本発明による半導体集積回路装置の製造方法は、
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
前記第１シートは、
（ｂ１）結晶性を有する第１基板を用意する工程、
（ｂ２）前記第１基板を選択的かつ異方的にエッチングして、角錐型または角錐台形型の複数の第１穴部を形成する工程、
（ｂ３）前記複数の第１穴部のそれぞれの上部に、前記複数の第１穴部を埋め込む複数の第１金属膜を選択的に形成する工程、
（ｂ４）前記第１基板および前記第１金属膜上に第１ポリイミド膜を形成する工程、
（ｂ５）前記第１ポリイミド膜を選択的にエッチングして前記複数の第１金属膜に達する複数の第１開口部を形成する工程、
（ｂ６）前記第１ポリイミド膜上に前記複数の第１開口部を埋め込む第２金属膜を形成し、前記第２金属膜をパターニングすることによって前記複数の第１金属膜と電気的に接続する複数の前記第２配線を形成する工程、
（ｂ７）複数の前記第２配線および前記第１ポリイミド膜上に第２ポリイミド膜を形成する工程、
（ｂ８）第２シートを前記第１基板上に接着し、前記第１金属膜上の前記第２シートに第２開口部を形成し、前記第１基板上における前記第１金属膜の形成されていない第１領域上の前記第２シートに第３開口部を形成する工程、
（ｂ９）前記第２シートが前記第１基板上に接着された状況下で、前記第２開口部に前記第２開口部を埋め込む弾性材を形成する工程、
（ｂ１０）前記第１基板を除去し、前記複数の前記第１金属膜から前記複数の接触端子を形成する工程、
（ｂ１１）前記第３開口部下の前記第２ポリイミド膜および前記第１ポリイミド膜を除去する工程、
を含む工程によって形成し、
前記第２シートは、前記半導体ウエハと同程度の線膨張率を有するものである。
また、本発明による半導体集積回路装置の製造方法は、
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
前記複数の接触端子の前記先端は、前記半導体集積回路装置の製造工程中に前記半導体ウエハに付着する異物の粒径より大きい高さで形成されているものである。
また、本発明による半導体集積回路装置の製造方法は、
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
前記複数の接触端子のうち、前記電気的検査時に相対的に大きな電流の流れる第１接触端子の前記先端と前記第１電極との電気的接触面の第１面積は、前記電気的検査時に相対的に小さな電流の流れる第２接触端子の前記先端と前記第１電極との電気的接触面の第２面積より大きいものである。
さらに、本願に記載されたその他の発明の概要を箇条書きにして以下に示す。すなわち、
項１；（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
前記複数の第１電極の各々は、突起電極であることを特徴とする半導体集積回路装置の製造方法。
項２；（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記半導体ウエハにプラズマ処理および洗浄処理のうちの少なくとも一方を施す工程、
（ｄ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置されていることを特徴とする半導体集積回路装置の製造方法。
項３；項２記載の半導体集積回路装置の製造方法において、
前記プラズマ処理は、アッシング処理またはフッ素系ガスを用いたエッチング処理であることを特徴とする半導体集積回路装置の製造方法。
項４；項２記載の半導体集積回路装置の製造方法において、
前記洗浄処理は、超音波洗浄処理であることを特徴とする半導体集積回路装置の製造方法。
項５；（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
前記（ｃ）工程は、
（ｃ１）前記複数の接触端子の前記先端を前記複数の第１電極に接触させた後、前記複数の接触端子の前記先端を前記複数の第１電極に対して相対的に第１方向に往復動作または片道動作させる工程、
（ｃ２）前記（ｃ１）工程後、前記電気的検査を行う工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
項６；項５記載の半導体集積回路装置の製造方法において、
前記第１方向は、前記半導体ウエハの前記主面と交差する方向であることを特徴とする半導体集積回路装置の製造方法。
項７；項５記載の半導体集積回路装置の製造方法において、
前記複数の第１電極は、アルミニウムを主成分とすることを特徴とする半導体集積回路装置の製造方法。
項８；（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数のチップ領域の各々は、複数の回路ブロックを有し、
前記複数の第１電極は、前記複数の回路ブロックの各々とそれぞれ電気的に接続する複数の電極群を形成し、
前記（ｃ）工程は、前記複数の回路ブロックのうちの選択された一つ以上と電気的に接続する一つ以上の前記電極群に前記複数の接触端子の前記先端を接触させて、前記半導体集積回路の前記電気的検査を行うことを特徴とする半導体集積回路装置の製造方法。
項９；項８記載の半導体集積回路装置の製造方法において、
前記複数の回路ブロックの各々には、前記複数の回路ブロックの各々の動作検査を行う第１回路が形成されていることを特徴とする半導体集積回路装置の製造方法。
項１０；（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数のチップ領域の各々は、複数の回路ブロックを有し、
前記複数の第１電極は、平面で前記複数の回路ブロックのうちの第１回路ブロックと電気的に接続する第１電極群と、前記第１回路ブロック以外の前記回路ブロックと電気的に接続する第２電極群とに分かれ、
前記第２電極群は前記チップ領域の外周に沿った第２領域に配置され、前記第１電極群は前記第２領域より内側の第３領域に配置され、
前記（ｃ）工程は、前記第１電極群に前記複数の接触端子の前記先端を接触させて、前記半導体集積回路の前記電気的検査を行うことを特徴とする半導体集積回路装置の製造方法。
項１１；（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
前記複数の第１電極は、前記チップ領域の外周に沿った第２領域に配置され、前記チップ領域の角部に配置された第３電極群と、前記第３電極群以外の第２電極群とに分かれていることを特徴とする半導体集積回路装置の製造方法。
項１２；項１１記載の半導体集積回路装置の製造方法において、
前記複数のチップ領域の各々には、前記半導体集積回路の動作検査を行い前記第３電極群と電気的に接続する第１回路が形成され、
前記（ｃ）工程は、前記第３電極群に前記複数の接触端子の前記先端を接触させて、前記半導体集積回路の前記電気的検査を行うことを特徴とする半導体集積回路装置の製造方法。
項１３；項１１記載の半導体集積回路装置の製造方法において、
前記第２電極群は、前記半導体集積回路と電気的に接続し、
前記（ｃ）工程は、前記第２電極群および前記第３電極群に前記複数の接触端子の前記先端を接触させて、前記半導体集積回路の前記電気的検査を行うことを特徴とする半導体集積回路装置の製造方法。
項１４；（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数のチップ領域の前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置されていることを特徴とする半導体集積回路装置の製造方法。
項１５；（ａ）半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体チップを用意する工程、
（ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
前記複数の第１電極は、前記半導体チップの外周に沿って複数列で配列され、第１列に含まれる前記第１電極と第２列に含まれる前記第１電極とは、前記半導体チップの外周に沿った方向で互い違いに配置されていることを特徴とする半導体集積回路装置の製造方法。
項１６；項１５記載の半導体集積回路装置の製造方法において、
前記第１電極は、金を主成分とする突起電極であり、平面において長辺と短辺を有する矩形であり、前記長辺は前記半導体チップの外周に向かって延在していることを特徴とする半導体集積回路装置の製造方法。
項１７；項１５記載の半導体集積回路装置の製造方法において、
前記半導体集積回路装置は、ＬＣＤドライバを含むことを特徴とする半導体集積回路装置の製造方法。
項１８；項１５記載の半導体集積回路装置の製造方法において、
前記第１シート中において、前記第２配線は複数層の配線層から形成されていることを特徴とする半導体集積回路装置の製造方法。
項１９；（ａ）半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体チップを用意する工程、
（ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
前記第１シートは、
（ｂ１）結晶性を有する第１基板を用意する工程、
（ｂ２）前記第１基板を選択的かつ異方的にエッチングして、角錐型または角錐台形型の複数の第１穴部を形成する工程、
（ｂ３）前記複数の第１穴部のそれぞれの上部に、前記複数の第１穴部を埋め込む複数の第１金属膜を選択的に形成する工程、
（ｂ４）前記第１基板および前記第１金属膜上に第１ポリイミド膜を形成する工程、
（ｂ５）前記第１ポリイミド膜を選択的にエッチングして前記複数の第１金属膜に達する複数の第１開口部を形成する工程、
（ｂ６）前記第１ポリイミド膜上に前記複数の第１開口部を埋め込む第２金属膜を形成し、前記第２金属膜をパターニングすることによって前記複数の第１金属膜と電気的に接続する複数の前記第２配線を形成する工程、
（ｂ７）複数の前記第２配線および前記第１ポリイミド膜上に第２ポリイミド膜を形成する工程、
（ｂ８）第２シートを前記第１基板上に接着し、前記第１金属膜上の前記第２シートに第２開口部を形成し、前記第１基板上における前記第１金属膜の形成されていない第１領域上の前記第２シートに第３開口部を形成する工程、
（ｂ９）前記第２シートが前記第１基板上に接着された状況下で、前記第２開口部に前記第２開口部を埋め込む弾性材を形成する工程、
（ｂ１０）前記第１基板を除去し、前記複数の前記第１金属膜から前記複数の接触端子を形成する工程、
（ｂ１１）前記第３開口部下の前記第２ポリイミド膜および前記第１ポリイミド膜を除去する工程、
を含む工程によって形成し、
前記第２シートは、前記半導体チップと同程度の線膨張率を有することを特徴とする半導体集積回路装置の製造方法。
項２０；項１９記載の半導体集積回路装置の製造方法において、
前記第２シートは、４２アロイまたはインバーから形成されていることを特徴とする半導体集積回路装置の製造方法。
項２１；項１９記載の半導体集積回路装置の製造方法において、
前記第１金属膜は、第１金属層および第２金属層を含み、
前記（ｂ３）工程は、前記第１基板上に前記第１金属層を形成する工程と、前記第１金属層上に前記第２金属層を形成する工程を含み、
前記第１金属層は、前記第２金属層より硬度が高く、耐酸化性を有することを特徴とする半導体集積回路装置の製造方法。
項２２；項２１記載の半導体集積回路装置の製造方法において、
前記第１金属層は、ロジウムを主成分とし、
前記第２金属層は、ニッケルまたは銅を主成分とすることを特徴とする半導体集積回路装置の製造方法。
項２３；項２２記載の半導体集積回路装置の製造方法において、
前記第１金属層の厚さは、１μｍ〜４μｍであることを特徴とする半導体集積回路装置の製造方法。
項２４；（ａ）半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体チップを用意する工程、
（ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
前記複数の接触端子の前記先端は、前記半導体集積回路装置の製造工程中に前記半導体チップに付着する異物の粒径より大きい高さで形成されていることを特徴とする半導体集積回路装置の製造方法。
項２５；（ａ）半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体チップを用意する工程、
（ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
前記複数の接触端子のうち、前記電気的検査時に相対的に大きな電流の流れる第１接触端子の前記先端と前記第１電極との電気的接触面の第１面積は、前記電気的検査時に相対的に小さな電流の流れる第２接触端子の前記先端と前記第１電極との電気的接触面の第２面積より大きいことを特徴とする半導体集積回路装置の製造方法。
項２６；項２５記載の半導体集積回路装置の製造方法において、
前記複数の接触端子の前記先端には、角錐型または角錐台形型の突起が設けられ、
前記第１接触端子の前記先端に設けられた前記突起の数は、前記第２接触端子の前記先端に設けられた前記突起の数より多いことを特徴とする半導体集積回路装置の製造方法。
項２７；項２５記載の半導体集積回路装置の製造方法において、
前記複数の接触端子の前記先端には、角錐型または角錐台形型の突起が設けられ、
前記第１接触端子の前記先端に設けられた前記突起は、前記第２接触端子の前記先端に設けられた前記突起より平面での寸法が大きく、高さが同じであることを特徴とする半導体集積回路装置の製造方法。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
狭ピッチ化したテストパッドを有する半導体集積回路装置に対する電気的検査（プローブ検査）を実施できる。
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
ウエハとは、集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Silicon On Insulator）基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。
接触端子とは、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、ＣＶＤ（Chemical Vapor Deposition）技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに電気的に接続された先端部を一体的に形成したものをいう。
薄膜プローブとは、検査対象と接触する接触端子とそこから引き回された配線とが設けられ、その配線に外部接触用の電極が形成された薄膜をいい、厚さ１０μｍ〜１００μｍ程度のものをいう。
プローブカードとは、検査対象となるウエハと接触する接触端子および多層配線基板などを有する構造体をいい、半導体検査装置とは、プローブカードおよび検査対象となるウエハを載せる試料支持系を有する検査装置をいう。
プローブ検査とは、ウエハ工程が完了したウエハに対してプローバを用いて行われる電気的試験であって、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するものである。各チップに分割してから（またはパッケージング完了後）行われる選別テスト（最終テスト）とは区別される。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略す。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
図１は本実施の形態１のプローブカードの下面の要部平面図であり、図２は図１中のＡ−Ａ線に沿った断面図である。
図１および図２に示すように、本実施の形態１のプローブカード（第１カード）は、たとえば多層配線基板１、薄膜シート（薄膜プローブ（第１シート））２およびプランジャ（押圧機構）３などから形成されている。薄膜シート２は押さえリング４によって多層配線基板１の下面に固定され、プランジャ３は多層配線基板１の上面に取り付けられている。多層配線基板１の中央部には開口部５が設けられ、この開口部５内において、薄膜シート２とプランジャ３とは接着リング６を介して接着されている。
薄膜シート２の下面には、たとえば４角錐型または４角錐台形型の複数のプローブ（接触端子）７が形成されている。薄膜シート２内には、プローブ７の各々と電気的に接続し、各々のプローブ７から薄膜シート２の探部まで延在する複数の配線が形成されている。多層配線基板１の下面には、この複数の配線の端部とそれぞれ電気的に接触する複数の受け部（図示は省略）が形成されており、この複数の受け部は、多層配線基板１内に形成された配線（第１配線）を通じて多層配線基板１の上面に設けられた複数のポゴ（POGO）座８と電気的に接続している。このポゴ座８は、テスタからの信号をプローブカードへ導入するピンを受ける機能を有する。
本実施の形態１において、薄膜シート２は、たとえばポリイミドを主成分とする薄膜から形成されている。このような薄膜シート２は柔軟性を有することから、本実施の形態１では、チップ（半導体集積回路装置）のパッドにすべてのプローブ７を接触させるために、プローブ７が形成された領域の薄膜シート２を上面（裏面）から押圧具（押圧機構）９を介してプランジャ３が押圧する構造となっている。すなわち、プランジャ３内に配置されたばね３Ａの弾性力によって一定の圧力を押圧具９に加えるものである。本実施の形態１において、押圧具９の材質としては、４２アロイを例示することができる。なお、チップのパッドにすべてのプローブを接触させるために、プランジャがプローブを押圧する構造のプローブカードについては、たとえば特開２００１−１５９６４３号公報にも記載されている。
本実施の形態１において、上記プローブカードを用いてプローブ検査（電気的検査）を行う対象としては、ＬＣＤ（Liquid Crystal Display）ドライバが形成されたチップを例示することができる。図８８は、それら複数のチップ（チップ領域）１０が区画されたウエハＷＨの平面図である。なお、本実施の形態１のプローブカードを用いたプローブ検査は、これら複数のチップ１０が区画されたウエハＷＨに対して行うものである。また、図３は、そのチップ１０の平面と、その一部を拡大したものを図示している。このチップ１０は、たとえば単結晶シリコン基板からなり、その主面にはＬＣＤドライバ回路が形成されている。また、チップ１０の主面の周辺部には、ＬＣＤドライバ回路と電気的に接続する多数のパッド（第１電極）１１、１２が配置されており、図３中におけるチップ１０の上側の長辺および両短辺に沿って配列されたパッド１１は出力端子となり、チップ１０の下側の長辺に沿って配列されたパッド１２は入力端子となっている。ＬＣＤドライバの出力端子数は入力端子数より多いことから、隣り合ったパッド１１の間隔をできる限り広げるために、パッド１１はチップ１０の上側の長辺および両短辺に沿って２列で配列され、チップ１０の上側の長辺および両短辺に沿って互いの列のパッド１１が互い違いに配列されている。本実施の形態１において、隣り合うパッド１１が配置されているピッチＬＰは、たとえば約４５μｍである。また、本実施の形態１において、パッド１１は平面矩形であり、チップ１０の外周と交差（直交）する方向に延在する長辺の長さＬＡは約８０μｍであり、チップ１０の外周に沿って延在する短辺の長さＬＢは約３０μｍである。
パッド１１、１２は、たとえばＡｕ（金）から形成されたバンプ電極（突起電極）であり、チップ１０の入出力端子（ボンディングパッド）上に、電解めっき、無電解めっき、蒸着あるいはスパッタリングなどの方法によって形成されたものである。図４は、パッド１１の斜視図である。パッド１１の高さＬＣは約１５μｍであり、パッド１２も同程度の高さを有する。
また、上記チップ１０は、ウエハの主面に区画された多数のチップ領域に半導体製造技術を使ってＬＣＤドライバ回路（半導体集積回路）や入出力端子（ボンディングパッド）を形成し、次いで入出力端子上に上記の方法でパッド１１を形成した後、ウエハをダイシングしてチップ領域を個片化することにより製造することができる。また、本実施の形態１において、上記プローブ検査は、ウエハをダイシングする前に各チップ領域に対して実施するものである。なお、以後プローブ検査（パッド１１、１２とプローブ７とが接触する工程）を説明する際に、特に明記しない場合には、チップ１０はウエハをダイシングする前の各チップ領域を示すものとする。
図５は、上記チップ１０の液晶パネルへの接続方法を示す要部断面図である。図５に示すように、液晶パネルは、たとえば主面に画素電極１４、１５が形成されたガラス基板１６、液晶層１７、および液晶層１７を介してガラス基板１６と対向するように配置されたガラス基板１８などから形成されている。本実施の形態１においては、このような液晶パネルのガラス基板１６の画素電極１４、１５に、それぞれパッド１１、１２が接続するようにチップ１０をフェイスダウンボンディングすることによって、チップ１０を液晶パネルへ接続することを例示できる。
図６は上記薄膜シート２の下面のプローブ７が形成された領域の一部を拡大して示した要部平面図であり、図７は図６中のＢ−Ｂ線に沿った要部断面図であり、図８は図６中のＣ−Ｃ線に沿った要部断面図である。
上記プローブ７は、薄膜シート２中にて平面六角形状にパターニングされた金属膜２１Ａ、２１Ｂの一部であり、金属膜２１Ａ、２１Ｂのうちの薄膜シート２の下面に４角錐型または４角錐台形型に飛び出した部分である。プローブ７は、薄膜シート２の主面において上記チップ１０に形成されたパッド１１、１２の位置に合わせて配置されており、図６ではパッド１１に対応するプローブ７の配置について示している。これらプローブ７のうち、プローブ７Ａは、２列で配列されたパッド１１のうちの相対的にチップ１０の外周に近い配列（以降、第１列と記す）のパッド１１に対応し、プローブ７Ｂは、２列で配列されたパッド１１のうちの相対的にチップ１０の外周から遠い配列（以降、第２列と記す）のパッド１１に対応している。また、最も近い位置に存在するプローブ７Ａとプローブ７Ｂとの間の距離は、図６が記載された紙面の左右方向の距離ＬＸと上下方向の距離ＬＹとで規定され、距離ＬＸは前述の隣り合うパッド１１が配置されているピッチＬＰの半分の約２２．５μｍとなる。また、本実施の形態１において、距離ＬＹは、約１００μｍとなる。
金属膜２１Ａ、２１Ｂは、たとえば下層からロジウム膜およびニッケル膜が順次積層して形成されている。金属膜２１Ａ、２１Ｂ上にはポリイミド膜２２が成膜され、ポリイミド膜２２上には各金属膜２１と電気的に接続する配線（第２配線）２３が形成されている。配線２３は、ポリイミド膜２２に形成されたスルーホール２４の底部で金属膜２１Ａ、２１Ｂと接触している。また、ポリイミド膜２２および配線２３上には、ポリイミド膜２５が成膜されている。
上記したように、金属膜２１Ａ、２１Ｂの一部は４角錐型または４角錐台形型に形成されたプローブ７Ａ、７Ｂとなり、ポリイミド膜２２には金属膜２１Ａ、２１Ｂに達するスルーホール２４が形成される。そのため、プローブ７Ａが形成された金属膜２１Ａおよびスルーホール２４の平面パターンと、プローブ７Ｂが形成された金属膜２１Ｂおよびスルーホール２４の平面パターンとが同じ方向で配置されるようにすると、隣り合う金属膜２１Ａと金属膜２１Ｂとが接触してしまい、プローブ７Ａ、７Ｂからそれぞれ独立した入出力を得られなくなってしまう不具合が懸念される。そこで、本実施の形態１では、図６に示すように、プローブ７Ｂが形成された金属膜２１Ｂおよびスルーホール２４の平面パターンは、プローブ７Ａが形成された金属膜２１Ａおよびスルーホール２４の平面パターンを１８０°回転したパターンとしている。それにより、平面でプローブ７Ａおよびスルーホール２４が配置された金属膜２１Ａの幅広の領域と、平面でプローブ７Ｂおよびスルーホール２４が配置された金属膜２１Ｂの幅広の領域とが、紙面の左右方向の直線上に配置されないようになり、金属膜２１Ａおよび金属膜２１Ｂの平面順テーパー状の領域が紙面の左右方向の直線上に配置されるようになる。その結果、隣り合う金属膜２１Ａと金属膜２１Ｂとが接触してしまう不具合を防ぐことができる。また、狭ピッチでパッド１１（図３参照）が配置されても、それに対応した位置にプローブ７Ａ、７Ｂを配置することが可能となる。
本実施の形態１では、図３を用いてパッド１１が２列で配列されている場合について説明したが、１列で配列されているチップも存在する。そのようなチップに対しては、図９に示すように、上記金属膜２１Ａの幅広の領域が紙面の左右方向の直線上に配置された薄膜シート２を用いることで対応することができる。また、パッド１１の数がさらに多い場合には、３列以上で配列されている場合もある。図１０は３列で配列されたパッド１１に対応した薄膜シート２の要部平面図であり、図１１は４列で配列されたパッド１１に対応した薄膜シート２の要部平面図である。チップ１０のサイズが同じであれば、パッド１１の配列数が増えるに従って、図６を用いて説明した距離ＬＸがさらに狭くなるので、上記金属膜２１Ａ、２１Ｂを含む金属膜が接触してしまうことがさらに懸念される。そこで、図１０および図１１に示すように、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄを、たとえば図６に示した金属膜２１Ａの平面パターンを４５°回転させたものとすることで、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄが互いに接触してしまう不具合を防ぐことが可能となる。また、ここでは図６に示した金属膜２１Ａの平面パターンを４５°回転させた例について説明したが、４５°に限定するものではなく、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄの互いの接触を防ぐことができるのであれば他の回転角でもよい。なお、金属膜２１Ｃには、プローブ７Ｂが対応するパッド１１よりさらにチップ１０内の内側に配置されたパッド１１に対応するプローブ７Ｃが形成され、金属膜２１Ｄには、プローブ７Ｃが対応するパッド１１よりさらにチップ１０内の内側に配置されたパッド１１に対応するプローブ７Ｄが形成されている。
ここで、図１２は図１１中のＤ−Ｄ線に沿った要部断面図であり、図１３は図１１中のＥ−Ｅ線に沿った要部断面図である。図１１に示したように、４列のパッド１１に対応するプローブ７Ａ〜７Ｄを有する金属膜２１Ａ〜２１Ｄを配置した場合には、金属膜２１Ａ〜２１Ｄのそれぞれに上層から電気的に接続する配線のすべてを同一の配線層で形成することが困難になる。これは、上記距離ＬＸが狭くなることによって、金属膜２１Ａ〜２１Ｄのそれぞれ同士が接触する虞が生じるのと共に、金属膜２１Ａ〜２１Ｄに電気的に接続する配線同士も接触する虞が生じるからである。そこで、本実施の形態１においては、図１２および図１３に示すように、それら配線を２層の配線層（配線２３、２６）から形成することを例示することができる。なお、配線２６およびポリイミド膜２５上には、ポリイミド膜２７が形成されている。相対的に下層の配線２３はポリイミド膜２２に形成されたスルーホール２４の底部で金属膜２１Ａ、２１Ｃと接触し、相対的に上層の配線２６はポリイミド膜２２、２５に形成されたスルーホール２８の底部で金属膜２１Ｂ、２１Ｄと接触している。それにより、同一の配線層においては、隣り合う配線２３または配線２６の間隔を大きく確保することが可能となるので、隣り合う配線２３または配線２６が接触してしまう不具合を防ぐことができる。また、パッド１１が５列以上となり、それに対応するプローブ数が増加して上記距離ＬＸが狭くなる場合には、さらに多層に配線層を形成することによって、配線間隔を広げてもよい。
次に、上記の本実施の形態１の薄膜シート２の構造について、その製造工程と併せて図１４〜図２３を用いて説明する。図１４〜図２３は、図６〜図８を用いて説明した２列のパッド１１（図３参照）に対応したプローブ７Ａ、７Ｂを有する薄膜シート２の製造工程中の要部断面図である。なお、薄膜シートの構造および薄膜シートの製造工程と、上記プローブ７（プローブ７Ａ〜７Ｄ）と同様のプローブの構造および製造工程については、特願平６−２２８８５号、特開平７−２８３２８０号公報、特開平８−５０１４６号公報、特開平８−２０１４２７号公報、特願平９−１１９１０７号、特開平１１−２３６１５号公報、特開２００２−１３９５５４号公報、特開平１０−３０８４２３号公報、特願平９−１８９６６０号、特開平１１−９７４７１号公報、特開２０００−１５０５９４号公報、特願２００２−２８９３７７号、特願２００２−２９４３７６号、特願２００３−１８９９４９号、および特願２００３−７５４２９号にも記載がある。
まず、図１４に示すように、厚さ０．２ｍｍ〜０．６ｍｍ程度のシリコンからなるウエハ（第１基板）３１を用意し、熱酸化法によってこのウエハ３１の両面に膜厚０．５μｍ程度の酸化シリコン膜３２を形成する。続いて、フォトレジスト膜をマスクとしてウエハ３１の主面側の酸化シリコン膜３２をエッチングし、ウエハ３１の主面側の酸化シリコン膜３２にウエハ３１に達する開口部を形成する。次いで、残った酸化シリコン膜３２をマスクとし、強アルカリ水溶液（たとえば水酸化カリウム水溶液）をもちいてウエハ３１を異方的にエッチングすることによって、ウエハ３１の主面に（１１１）面に囲まれた４角錐型または４角錐台形型の穴（第１穴部）３３を形成する。
次に、図１５に示すように、上記穴３３の形成時にマスクとして用いた酸化シリコン膜３２をフッ酸およびフッ化アンモニウムの混合液によるウェットエッチングにより除去する。続いて、ウエハ３１に熱酸化処理を施すことにより、穴３３の内部を含むウエハ３１の全面に膜厚０．５μｍ程度の酸化シリコン膜３４を形成する。次いで、穴３３の内部を含むウエハ３１の主面に導電性膜３５を成膜する。この導電性膜３５は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。次いで、導電性膜３５上にフォトレジスト膜を成膜し、フォトリソグラフィ技術によって後の工程で金属膜２１Ａ、２１Ｂ（図６〜図８参照）が形成される領域のフォトレジスト膜を除去し、開口部を形成する。
次に、導電性膜３５を電極とした電解めっき法により、上記フォトレジスト膜の開口部の底部に現れた導電性膜３５上に硬度の高い導電性膜（第１金属膜）３７および導電性膜（第１金属膜）３８を順次堆積する。本実施の形態１においては、導電性膜３７をロジウム膜とし、導電性膜３８をニッケル膜とすることを例示できる。ここまでの工程により、導電性膜３７、３８から前述の金属膜２１Ａ、２１Ｂを形成することができる。また、穴３３内の導電性膜３７、３８が前述のプローブ７Ａ、７Ｂとなる。なお、導電性膜３５は、後の工程で除去されるが、その工程については後述する。
金属膜２１Ａ、２１Ｂにおいては、後の工程で前述のプローブ７Ａ、７Ｂが形成された時に、ロジウム膜から形成された導電性膜３７が表面となり、導電性膜３７がパッド１１に直接接触することになる。そのため、導電性膜３７としては、硬度が高く耐磨耗性に優れた材質を選択することが好ましい。また、導電性膜３７はパッド１１に直接接触するため、プローブ７Ａ、７Ｂによって削り取られたパッド１１の屑が導電性膜３７に付着すると、その屑を除去するクリーニング工程が必要となり、プローブ検査工程が延びてしまうことが懸念される。そのため、導電性膜３７としては、パッド１１を形成する材料が付着し難い材質を選択することが好ましい。そこで、本実施の形態１においては、導電性膜３７として、これらの条件を満たすロジウム膜を選択している。それにより、そのクリーニング工程を省略することができる。このような導電性膜３７は、膜厚が厚くなるほど強度および耐磨耗性を増すので、プローブ７Ａ、７Ｂの寿命を延ばすためにはできるだけ厚く成膜することが好ましい。しかしながら、ロジウム膜である導電性膜３７は成膜中のめっき応力が大きく、このめっき応力は膜厚が厚くなるほど大きくなる。このめっき応力は、酸化シリコン膜３４と導電性膜３５との界面に作用するので、めっき応力が大きくなると酸化シリコン膜３４と導電性膜３５とが剥離してしまう不具合が懸念される。そのため、酸化シリコン膜３４と導電性膜３５とが剥離しない範囲で可能な限り導電性膜３７を厚く成膜することが好ましい。本実施の形態１では、この導電性膜３７の膜厚を１μｍ程度以上かつ電解めっき法で形成できる実用的な最大膜厚（たとえば４μｍ程度）とし、好ましくは２μｍ〜３．５μｍ程度とし、さらに好ましくは２．５μｍ程度とすることを例示できる。本発明者らが行った実験によれば、この導電性膜３７の膜厚を約２μｍとした時に、導電性膜３７の耐磨耗性は、プローブ検査において約１００万回のプローブ７Ａ、７Ｂとパッド１２との接触に耐え得るものであった。また、ニッケル膜である導電性膜３８も導電性膜３７ほどではないが成膜中にめっき応力を生じる。そのため、導電性膜３８についても酸化シリコン膜３４と導電性膜３５とが剥離しない範囲の膜厚で成膜することが好ましい。
次に、上記金属膜２１Ａ、２１Ｂ（導電性膜３７、３８）の成膜に用いたフォトレジスト膜を除去した後、図１６に示すように、金属膜２１Ａ、２１Ｂおよび導電性膜３５を覆うようにポリイミド膜（第１ポリイミド膜）２２（図７および図８も参照）を成膜する。続いて、そのポリイミド膜２２に金属膜２１Ａ、２１Ｂに達する前述のスルーホール（第１開口部）２４を形成する。このスルーホール２４は、レーザを用いた穴あけ加工またはアルミニウム膜をマスクとしたドライエッチングによって形成することができる。
次に、図１７に示すように、スルーホール２４の内部を含むポリイミド膜２２上に導電性膜（第２金属膜）４２を成膜する。この導電性膜４２は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。続いて、その導電性膜４２上にフォトレジスト膜を形成した後に、そのフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、フォトレジスト膜に導電性膜４２に達する開口部を形成する。次いで、めっき法により、その開口部内の導電性膜４２上に導電性膜（第２金属膜）４３を成膜する。本実施の形態１においては、導電性膜４３として銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。
次に、上記フォトレジスト膜を除去した後、導電性膜４３をマスクとして導電性膜４２をエッチングすることにより、導電性膜４２、４３からなる配線２３を形成する。配線２３は、スルーホール２４の底部にて金属膜２１Ａ、２１Ｂと電気的に接続することができる。
次に、図１８に示すように、ウエハ３１の主面に前述のポリイミド膜（第２ポリイミド膜）２５を成膜する。このポリイミド膜２５は、後の工程でウエハ３１の主面に固着される金属シートの接着層として機能する。
次に、図１９に示すように、ポリイミド膜２５の上面に金属シート（第２シート）４５を固着する。この金属シート４５としては、線膨張率が低く、かつシリコンから形成されたウエハ３１の線膨張率に近い材質を選ぶものであり、本実施の形態１では、たとえば４２アロイ（ニッケル４２％かつ鉄５８％の合金で、線膨張率４ｐｐｍ／℃）またはインバー（ニッケル３６％かつ鉄６４％の合金で、線膨張率１．５ｐｐｍ／℃）を例示することができる。また、金属シート４５を用いる代わりにウエハ４１と同じ材質のシリコン膜を形成してもよいし、シリコンと同程度の線膨張率を有する材質、たとえば鉄とニッケルとコバルトとの合金、またはセラミックと樹脂との混合材料などでもよい。このような金属シート４５を固着するには、ウエハ３１の主面に位置合わせしつつ重ね合わせ、１０〜２００ｋｇｆ／ｃｍ2程度で加圧しながらポリイミド膜２５のガラス転移点温度以上の温度で加熱を行い、加熱加圧圧着することによって実現できる。
このような金属シート４５をポリイミド膜２５を用いて固着することによって、形成される薄膜シート２の強度の向上を図ることができる。また、金属シート４５を固着しない場合には、プローブ検査時の温度に起因する薄膜シート２および検査対象のウエハの膨張または収縮によって、プローブ７Ａ、７Ｂと対応するパッド１１との相対的な位置がずれてしまい、プローブ７Ａ、７Ｂが対応するパッド１１と接触できなくなってしまう不具合が懸念される。一方、本実施の形態１によれば、金属シート４５を固着したことにより、プローブ検査時の温度に起因する薄膜シート２および検査対象のウエハの膨張量または収縮量を揃えることができる。それにより、プローブ７Ａ、７Ｂと対応するパッド１１との相対的な位置がずれてしまうことを防ぐことが可能となる。すなわち、プローブ７Ａ、７Ｂと対応するパッド１１とがプローブ検査時の温度に関係なく常に電気的接触を保つことが可能となる。また、様々な状況下での薄膜シート２と検査対象のウエハとの相対的な位置制度を確保することが可能となる。
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして金属シート４５をエッチングし、プローブ７Ａ、７Ｂ上の金属シート４５に開口部（第２開口部）４６を形成し、平面で金属膜２１Ａ間または金属膜２１Ｂ間の領域（第１領域）上の金属シート４５に開口部（第３開口部）４７を形成する。本実施の形態１において、このエッチングは、塩化第二鉄溶液を用いたスプレーエッチングとすることができる。
次に、上記フォトレジスト膜を除去した後、図２０に示すように、開口部４６内に、エラストマ（弾性材）４８を形成する。この時、エラストマ４８は所定量が開口部４６の上部へ出るように形成する。本実施の形態１においては、エラストマ４８を形成する方法として、開口部４６内に弾性樹脂を印刷もしくはディスペンサ塗布する方法、またはシリコンシートを設置する方法を例示することができる。エラストマ４６は、多数のプローブ７Ａ、７Ｂの先端がパッド１１に接触する際の衝撃を緩和しつつ、個々のプローブ７Ａ、７Ｂの先端の高さのばらつきを局部的な変形によって吸収し、パッド１１の高さのばらつきに倣った均一な食い込みによってプローブ７Ａ、７Ｂとパッド１１との接触を実現する。
次に、図２１に示すように、たとえばフッ酸とフッ化アンモニウムの混合液を用いたエッチングによって、ウエハ３１の裏面の酸化シリコン膜３４を除去する。続いて、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いたエッチングにより、薄膜シート２を形成するための型材であるウエハ３１を除去する。次いで、酸化シリコン膜３４および導電性膜３５を順次エッチングにより除去する。この時、酸化シリコン膜３４はフッ酸およびフッ化アンモニウムの混合液を用いてエッチングし、導電性膜３５に含まれるクロム膜は過マンガン酸カリウム水溶液を用いてエッチングし、導電性膜３５に含まれる銅膜はアルカリ性銅エッチング液を用いてエッチングする。ここまでの工程により、プローブ７Ａ、７Ｂを形成する導電性膜３７（図１５参照）であるロジウム膜がプローブ７Ａ、７Ｂの表面に現れる。前述したように、ロジウム膜が表面に形成されたプローブ７Ａ、７Ｂにおいては、プローブ７Ａ、７Ｂが接触するパッド１１の材料であるＡｕなどが付着し難く、Ｎｉより硬度が高く、かつ酸化され難く接触抵抗を安定させることができる。
次に、図２２に示すように、開口部４７下のポリイミド膜２５、２２を除去し、開口部４９を形成する。この開口部４９は、レーザを用いた穴あけ加工または金属シート４５およびエラストマ４８をマスクとしたドライエッチングによって形成することができる。その後、図２３に示すように、たとえば４２アロイから形成された押圧具５０をエラストマ４８上に接着して本実施の形態１の薄膜シート２を製造する。
上記の工程によって製造した本実施の形態１の薄膜シート２は、金属シート４５が接着されたことにより剛性が向上している。また、図２４に示すように、検査対象のウエハ（チップ１０）に反りが生じていると、パッド１１の高さとパッド１２の高さとの間に差Ｓが生じる。そのため、このような差Ｓが生じていると、相対的に高さの低いパッド１２にプローブ７Ａ、７Ｂが接触できなくなる不具合の発生が懸念される。しかしながら、金属膜２１Ａ間（金属膜２１Ｂ間）に開口部４９が形成されていることにより、薄膜シート２は、この開口部４９での剛性が低下する。それにより、プローブ検査時に押圧具５０により圧力を加えると、エラストマ４８の弾性変形の範囲内で薄膜シート２にも開口部４９で段差を持たせることができる。その結果、薄膜シート２に上記差Ｓを解消するような段差が生じさせることができるので、すべてのプローブ７Ａ、７Ｂをパッド１１、１２に確実に接触させることが可能となる。
また、図２５に示すように、検査対象のウエハ（チップ１０）の主面に異物ＤＳＴが付着しているような場合に、薄膜シート２に上記開口部４９が設けられていないと、プローブ７Ａ、７Ｂをパッド１１、１２に接触させようとした時に薄膜シート２が異物ＤＳＴに乗り上げ、パッド１１、１２にプローブ７Ａ、７Ｂが接触できなくなる不具合の発生が懸念される。また、薄膜シート２が異物ＤＳＴに乗り上げてしまうことによって薄膜シート２が変形してしまうことも懸念され、特に異物ＤＳＴがプローブ７Ａ、７Ｂの近傍に存在する場合には、プローブ７Ａ、７Ｂが薄膜シート２の内部にめり込んでしまう不具合の発生も懸念される。しかしながら、上記開口部４９を設けたことにより、平面で開口部４９内に異物ＤＳＴが位置するようにできるので、それら不具合の発生の確率を低下することが可能となる。
ここで、上記開口部４９の平面パターンについて説明する。図２６、図２８、図３０、図３２および図３４は薄膜シート２の下面の要部平面図であり、図２７、図２９、図３１、図３３および図３５はそれぞれ図２６、図２８、図３０、図３２および図３４中のＦ−Ｆ線に沿った要部断面図である。
本実施の形態１において、開口部４９の平面パターンとしては、まず図２６に示すような矩形のパターンを例示することができる。このような矩形のパターンとすることによって薄膜シート２の剛性が低下し過ぎる場合には、図２８に示すように、平面矩形の開口部４９の対角線上に梁状にポリイミド膜２２、２５および金属シート４５を残す構造としてもよい。これにより、薄膜シート２に所望の剛性を保つことが可能となる。また、図３０に示すように、図２８に示したような開口部４９のパターンをスリット状に加工し、前述の梁状のポリイミド膜２２、２５および金属シート４５を残す構造としてもよい。それによっても薄膜シート２に所望の剛性を保つことが可能となる。このようなスリット状の開口部４９は、図２２を用いて説明したようなレーザを用いた穴あけ加工によって形成することにより、加工に要する時間を短縮することができる。また、図１および図２を用いて説明した押さえリング４、接着リング６および押圧具５０が平面円形である場合には、図３２に示すように、開口部４９を平面円形のパターンとしてもよい。接着リング６および押圧具５０が平面円形である場合に、開口部４９が平面矩形のパターンであると、矩形パターンの角部などに不用な力が集中することが懸念されるが、平面円形のパターンとすることによって、そのような不用な力の集中を防ぐことが可能となる。また、図３を用いて説明したように、検査対象のチップ１０は、平面で短辺および長辺を有する矩形であることから、図３４に示すように、開口部４９を短辺および長辺を有する平面矩形のパターンで形成し、そのパターン内において、短辺に沿った方向に延在する複数の梁状にポリイミド膜２２、２５および金属シート４５を残す構造としてもよい。それにより、薄膜シート２に所望の剛性を保つことが可能となる。
（実施の形態２）
次に、本実施の形態２について説明する。
前記実施の形態１において図３を用いて説明した複数のパッド１１、１２の中には、相対的に大きな電流が流れるものもある。この時、プローブ７Ａ、７Ｂがすべて同じ寸法で形成されているとすると、相対的に大きな電流が流れるパッド１１、１２と接触するプローブ７Ａ、７Ｂにかかる電気的負荷が大きくなる。この電気的負荷が大きくなると、そのプローブ７Ａ、７Ｂが熱を持ってパッド１１、１２と溶接されてしまったり、あるいはプローブ７Ａ、７Ｂが破損してしまう不具合の発生が懸念される。そこで、図３６に示すように、本実施の形態２では、相対的に大きな電流が流れるパッド１１、１２と対向する金属膜２１Ｂ（あるいは金属膜２１Ａ）に複数のプローブ（第１接触端子）７Ｂ（あるいはプローブ（第１接触端子）７Ａ）を設け、プローブ７Ｂ（あるいはプローブ７Ａ）と相対的に大きな電流が流れるパッド１１、１２との総接触面積（第１面積）を、他のプローブ（第２接触端子）７Ｂ（あるいはプローブ（第２接触端子）７Ａ）とパッド１１、１２との総接触面積（第２面積）に比べて増加している。また、複数のプローブ７Ｂ（あるいはプローブ７Ａ）が設けられた金属膜２１Ｂ（あるいは金属膜２１Ａ）と電気的に接続する配線２３Ａは、他の配線２３より広い幅で形成する。それにより、相対的に大きな電流が流れるパッド１１、１２とプローブ７Ｂ（あるいはプローブ７Ａ）との接触抵抗を低減でき、また配線２３Ａの抵抗を低減できるので、そのプローブ７Ｂ（あるいはプローブ７Ａ）にかかる電気的負荷を低減することができる。その結果、上記のような不具合の発生を防ぐことができる。
また、相対的に大きな電流が流れるパッド１１、１２と対向する金属膜２１Ｂ（あるいは金属膜２１Ａ）に複数のプローブ７Ｂ（あるいはプローブ７Ａ）を設ける代わりに、その金属膜２１Ｂ（あるいは金属膜２１Ａ）に相対的に大きな寸法のプローブ７Ｂ（あるいはプローブ７Ａ）を設けてもよい。この時、パッド１１、１２の表面には薄い自然酸化膜が形成されていることから、プローブ７Ｂ（あるいはプローブ７Ａ）はその自然酸化膜を破って側面でパッド１１、１２と電気的に接触することになる。ここで、図３８は、プローブ７Ｂとパッド１１、１２との電気的接触面積を説明する要部平面図であり、相対的に大きな寸法のプローブ７Ｂとパッド１１、１２との電気的接触面積ＣＮＴ１と、相対的に小さな寸法のプローブ７Ｂとパッド１１、１２との電気的接触面積ＣＮＴ２とを図示している。なお、これら電気的接触面積ＣＮＴ１、ＣＮＴ２は、ハッチングを付して図示されている。このように、相対的に大きな寸法のプローブ７Ｂ（あるいはプローブ７Ａ）を設けることにより、その相対的に大きな寸法のプローブ７Ｂ（あるいはプローブ７Ａ）の電気的接触面積ＣＮＴ１は、相対的に小さな寸法のプローブ７Ｂ（あるいはプローブ７Ａ）の電気的接触面積ＣＮＴ２より大きくできるので、相対的に大きな電流が流れるパッド１１、１２とプローブ７Ｂ（あるいはプローブ７Ａ）との接触抵抗を低減することができる。また、電気的接触面積ＣＮＴ１と電気的接触面積ＣＮＴ２との比は、相対的に大きな寸法のプローブ７Ｂ（あるいはプローブ７Ａ）を流れる電流値と相対的に小さな寸法のプローブ７Ｂ（あるいはプローブ７Ａ）との比よりも大きくなるようにすることが好ましい。
また、上記のような相対的に大きな寸法のプローブ７Ｂ（あるいはプローブ７Ａ）を形成した場合には、図３９に示すように、相対的に大きな寸法のプローブ７Ｂ（あるいはプローブ７Ａ）の高さＨ１と相対的に小さな寸法のプローブ７Ｂ（あるいはプローブ７Ａ）の高さＨ２とが揃うようにプローブ７Ａ、７Ｂを形成する。それにより、すべてのプローブ７Ａ、７Ｂをパッド１１、１２に確実に接触させることが可能となる。
（実施の形態３）
次に、本実施の形態３について説明する。
前記実施の形態１、２で説明したプローブ７Ａ、７Ｂ（図６〜図８参照）をパッド１１、１２（図３参照）に接触させた時に力を受けるのは、プローブ７Ａ、７Ｂの先端の平坦になっている部分である。この平坦になっている部分の面積が小さいと、プローブ７Ａ、７Ｂに大きな力が加わった場合に、プローブ７Ａ、７Ｂを含む金属膜２１Ａ、２１Ｂがポリイミド膜２２、２５（図６〜図８参照）にめり込んでしまう不具合が懸念される。また、プローブ７Ａ、７Ｂに加わる荷重が大きくなりすぎた場合には、プローブ７Ａ、７Ｂ自体がつぶれてしまったり、あるいは摩耗したりする不具合も懸念される。そこで、本実施の形態３では、上記のような不具合を発生させない程度にプローブ７Ａ、７Ｂの先端の平坦になっている部分の面積を大きくするものである。それにより、プローブ７Ａ、７Ｂの破損を防ぐことが可能となる。
また、本実施の形態３では、プローブ７Ａ、７Ｂの先端の平坦になっている部分の面積だけでなく、プローブ７Ａ、７Ｂの高さも高くすることを例示する。すなわち、図４０に示すように、プローブ７Ａ（プローブ７Ｂ）の高さＨ１を、半導体製造ライン（クリーンルーム）中に存在する異物ＤＳＴのうちの約５０％、好ましくは約７０％、さらに好ましくは約１００％の大きさより大きく設定するものである。また、プローブ７Ａ（プローブ７Ｂ）の高さＨ１は、異物ＤＳＴのうちの約５０％の大きさ以上とした場合には２００μｍ程度とし、異物ＤＳＴのうちの約７０％の大きさ以上とした場合には３００μｍ程度とし、異物ＤＳＴのうちの約１００％の大きさ以上とした場合には５００μｍ程度とすることを例示できる。その高さＨ１が低い場合には、薄膜シート２（図２参照）がチップ１０の表面に付着した異物ＤＳＴに乗り上げてしまうことによって薄膜シート２が変形してしまうことが懸念され、特に異物ＤＳＴがプローブ７Ａ、７Ｂの近傍に存在する場合には、プローブ７Ａ、７Ｂが薄膜シート２の内部にめり込んでしまう不具合の発生も懸念される。そこで、前述のようにプローブ７Ａ（プローブ７Ｂ）の高さＨ１を高くすることにより、薄膜シート２（図２参照）が異物ＤＳＴに乗り上げてしまうことを防ぐことが可能となる。その結果、薄膜シートの寿命を延ばすことが可能となる。
（実施の形態４）
次に、本実施の形態４について説明する。
たとえば、前記実施の形態１〜前記実施の形態３で説明したプローブ７（図１および図２参照）が形成された薄膜シート２（図１および図２参照）を有するプローブカードの代わりに、タングステンから形成されたカンチレバー状のプローブを有するプローブカードを用いてプローブ検査を行う場合には、プローブの針先とパッド１１、１２（図３参照）との接触後、その針先に一定のオーバードライブを加え、針先が滑った時点でプローブとパッド１１、１２とが電気的に接触したものと見なしている。これは、パッド１１、１２の表面に自然酸化膜が形成されているからであり、プローブの針先が滑ることによってその自然酸化膜を破り、プローブとパッド１１、１２とが電気的に接続するからである。本発明者らが行った実験によれば、パッド１１、１２上でプローブの針先が滑った時に針先からパッド１１、１２（チップ１０（図３参照））に加わる圧力は、プローブ１本当たり約５ｇ〜１０ｇであった。また、本発明者らが行った実験によれば、このような圧力が加わることによって、パッド１１、１２の下部に設けられた配線にはクラックが生じることがわかった。このような圧力がチップ１０内に形成された配線（第４配線）および半導体素子に伝わると、その圧力によってその配線および半導体素子にダメージを与えてしまう虞があることから、パッド１１、１２の下部に配線および半導体素子を配置することは困難になっている。
一方、前記実施の形態１〜前記実施の形態３で説明したプローブ７（プローブ７Ａ、７Ｂ（図６〜図８参照））が形成された薄膜シート２を有するプローブカードを用いてプローブ検査を行う場合には、プローブ７をパッド１１、１２上で滑らせることなくプローブ７とパッド１１、１２とを電気的に接続することができる。本発明者らが行った実験によれば、その時にパッド１１、１２に加わる圧力（第１圧力）は１つのプローブ７当たり約２ｇ〜３ｇであり、カンチレバー状のプローブに比べて大幅に小さいものであった。そのため、パッド１１、１２の下部に配線および半導体素子を配置しても、その配線および半導体素子にダメージを与えてしまう虞を低減することができる。すなわち、図４１および図４２に示すように、チップ１０を形成する半導体基板５１の主面（素子形成面）において、パッド１１、１２の下部に半導体素子となるｐ型半導体領域５２、ｎ型半導体領域５３および配線５４、５５を形成することが可能となる。また、図４３に示すように、パッド１１、１２の下部において、配線５４、５５の上部にそれぞれ金属膜から形成されたパッド５６、５７を配置してもよい。それにより、配線５４、５５のプローブ７から加わる圧力によるダメージに対しての耐性を向上することができる。
前記実施の形態１においては、チップ１０にＬＣＤドライバが形成されている場合について例示したが、本実施の形態４では、チップ１０が複数の機能の半導体集積回路が形成されたＳｏＣ（System on Chip）である場合について例示する。図４４に示すように、このようなチップ１０に対して、上記カンチレバー状のプローブを有するプローブカードを用いてプローブ検査を行う場合には、上記配線および半導体素子へダメージを与えないために、その配線および半導体素子が形成された活性領域Ｌ上にはパッド１１、１２を配置せず、活性領域Ｌとは別にパッド形成領域ＰＡを設け、そのパッド形成領域ＰＡ上にパッド１１、１２を配置する手段が考えられる。その一方で、上記プローブ７が形成された薄膜シート２を有するプローブカードを用いてプローブ検査を行う場合には、前述したように配線および半導体素子にダメージを与えてしまう虞が少ないため、活性領域Ｌ上にパッド１１、１２を配置することが可能となる。それにより、パッド形成領域ＰＡを設ける必要がなくなるので、チップ１０の面積を縮小することができる。また、活性領域Ｌ上にパッド１１、１２を配置することができるので、図４６に示すように、チップ１０の外周に沿った位置だけでなく、チップ１０の面内においてパッド１１、１２を配置する位置を自由に選択できるようになる。それにより、チップ１０内における半導体素子、配線およびパッド１１、１２のレイアウト設計の自由度を増すことができるので、たとえばチップ１０内に形成された入出力バッファ回路等の直上にパッド１１、１２を形成することによって入出力バッファ回路等からパッド１１、１２までの配線長を短くし、入出力バッファ回路等の動作速度を向上することが可能となる。
（実施の形態５）
次に、本実施の形態５について説明する。
前記実施の形態１においては、パッド１１、１２（図３参照）がＡｕから形成されたバンプ電極である場合について説明した。このような場合、たとえばタングステンから形成されたカンチレバー状のプローブを有するプローブカードを用いてプローブ検査を行うと、プローブの針先を滑らせることによってパッド１１、１２の表面の自然酸化膜を破るために、パッド１１、１２の表面に形成されるプローブの圧痕が大きくなってしまう。また、前記実施の形態４において説明したように、カンチレバー状のプローブを用いた場合には、プローブ１本当たりのパッド１１、１２に加わる圧力が約５ｇ〜１０ｇと大きくなることと、パッド１１、１２が比較的軟らかい金属であるＡｕから形成されていることから、プローブの圧痕が深くなる原因となる。そのため、後の工程のリフロー処理によって実装基板側のパッドとパッド１１、１２とを接合させる際に、接合不良が発生する虞がある。このような接合不良が発生した場合には、チップ１０を用いて製造される製品が不良品となってしまう虞がある。
一方、前記実施の形態４でも説明したように、前記実施の形態１〜前記実施の形態３で説明したプローブ７（プローブ７Ａ、７Ｂ（図６〜図８参照））が形成された薄膜シート２を有するプローブカードを用いてプローブ検査を行う場合には、プローブ７をパッド１１、１２上で滑らせることなくプローブ７とパッド１１、１２とを電気的に接続することができる。また、その時のパッド１１、１２に加わる圧力は１つのプローブ７当たり約２ｇ〜３ｇと小さい。そのため、図４７に示すように、プローブ７Ａ、７Ｂが形成された薄膜シート２を有するプローブカードを用いてプローブ検査を実施（図４７参照）した後においても、パッド１１、１２の表面に形成されるプローブの圧痕ＳＣを小さくかつ浅くすることができる（図４８参照）。その結果、図４９に示すように、後の工程のリフロー処理によって実装基板６１側のパッド６２とパッド１１、１２とを接合させても、接合不良の発生を防ぐことができる。
上記の本実施の形態では、パッド１１、１２がＡｕから形成されている場合について説明したが、パッド１１、１２がはんだから形成されている場合でも、カンチレバー状のプローブを有するプローブカードを用いてプローブ検査を行うと、パッド１１、１２の表面に形成されるプローブの圧痕が大きく深くなる虞がある。そのため、上記プローブ７Ａ、７Ｂが形成された薄膜シート２を有するプローブカードを用いてプローブ検査を実施することによって、プローブの圧痕を小さくかつ浅くすることができる。
また、図５０に示すように、パッド１１、１２に上記圧痕ＳＣが形成されるのを完全に回避するために、パッド１１、１２を形成する前に、後の工程でパッド１１、１２が接合される下地電極６３に対し、上記プローブ７Ａ、７Ｂが形成された薄膜シート２を有するプローブカードを用いてプローブ検査を行ってもよい。このプローブ検査に続いて、図５１に示すように、下地電極６２上にパッド１１、１２のパターンを形成した後、図５２に示すように、加熱溶融処理によって下地電極６３とパッド１１、１２との接合を確実にする。その後、図５３に示すように、リフロー処理によって実装基板６１側のパッド６２とパッド１１、１２とを接合させることによって、チップ１０を実装基板６１に実装する。
この下地電極６３に対するプローブ検査を、カンチレバー状のプローブを有するプローブカードを用いてプローブ検査を行う場合にも、下地電極６３の表面に形成されるプローブの圧痕が大きくかつ深くなる虞がある。このプローブの圧痕が大きくかつ深くなった場合には、後に下地電極６３上にパッド１１、１２のパターンを形成し、加熱溶融処理によって下地電極６３とパッド１１、１２との接合を確実にする工程の際に、パッド１１、１２が下地電極６３上から脱落してしまう虞がある。そのため、その下地電極６３においては、上部にパッド１１、１２が形成されるパッド形成領域の他にプローブと接触させるためのプロービング領域を設ける手段が考えられる。しかしながら、このようなプロービング領域を設けることによって下地電極６３が大きくなってしまい、チップ１０も大きくなってしまう不具合がある。
ここで、図５４は図５０中の下地電極６３およびプローブ７Ａ、７Ｂ付近を拡大して示した要部断面図であり、図５５はプローブ７Ａ、７Ｂが接触した後における下地電極６３を示す要部平面図である。図５０〜図５３を用いて説明したように、プローブ７Ａ、７Ｂが形成された薄膜シート２を有するプローブカードを用いてプローブ検査を実施する（図５４参照）ことによって、下地電極６３に形成されるプローブの圧痕ＳＣを小さくかつ浅くすることができる（図５５参照）。そのため、図５６に示すように、本実施の形態５においては、マスクを用いて下地電極６３上にパッド１１、１２のパターン（金属膜）を形成し、加熱溶融処理によって下地電極６３とパッド１１、１２との接合を確実にする工程の後においても、パッド１１、１２が下地電極６３上から脱落してしまうことを防ぐことができる。その結果、下地電極６３においては、プローブ７Ａ、７Ｂと接触させるためのプロービング領域を設ける必要がなくなり、下地電極６３を小型化できるので、チップ１０についても小型化することが可能となる（図５４参照）。
（実施の形態６）
次に、本実施の形態６について説明する。
前記実施の形態１〜実施の形態５においては、パッド１１、１２（たとえば図３参照）がＡｕから形成されたバンプ電極である場合について説明したが、本実施の形態６においては、ワイヤボンディング法によってチップを実装基板へ実装するするためのボンディングパッドである場合について説明する。
前記実施の形態５において説明したように、たとえばタングステンから形成されたカンチレバー状のプローブを有するプローブカードを用いてプローブ検査を行うと、パッド１１、１２の表面に形成されるプローブの圧痕が大きくかつ深くなってしまう。パッド１１、１２に、たとえばＡｕワイヤをボンディングすると、パッド１１、１２上にはボール状のＡｕ（以降、ワイヤボールと言う）が形成され、そのワイヤボールとパッド１１、１２との界面には、パッド１１、１２を形成する金属とＡｕとの共晶合金が形成され、Ａｕワイヤとパッド１１、１２との接合性を電気的にも機械的にも強固にすることができる。しかしながら、本発明者らが行った実験によれば、そのような大きくかつ深い圧痕が形成されている場合には、その圧痕部分でその共晶合金は形成されず、Ａｕワイヤとパッド１１、１２との接合性を電気的にも機械的にも十分に得られないことがわかった。また、パッド１１、１２の面積（寸法）が小さくなるに従って、パッド１１、１２の表面におけるその圧痕の占める割合は大きくなり、さらにＡｕワイヤとパッド１１、１２との接合性が電気的にも機械的にも低下してしまうことが懸念される。
一方、図５７に示すように、前記実施の形態１〜前記実施の形態３で説明したプローブ７（プローブ７Ａ、７Ｂ（図６〜図８参照））が形成された薄膜シート２を有するプローブカードを用いてプローブ検査を行った場合には、前記実施の形態５において説明したように、パッド１１、１２にプローブ７との接触によって形成される圧痕ＳＣ（図５８参照）を小さくかつ浅くできる。それにより、図５９に示すように、パッド１１、１２にＡｕワイヤ６５をボンディングし、パッド１１、１２上にワイヤボール６５Ａが形成され、ワイヤボール６５Ａとパッド１１、１２との界面に上記共晶合金が形成されると、その共晶面ＡＳはプローブ７Ａ、７Ｂによる圧痕ＳＣを含む（図６０参照）。すなわち、その圧痕ＳＣが形成された部分にも共晶合金を形成することができる。それにより、Ａｕワイヤ６５とパッド１１、１２との接合性を電気的にも機械的にも十分に得ることができる。
また、図６１に示すように、上記Ａｕワイヤ６５のボンディングに用いたキャピラリと同様のキャピラリ６６を用い、ワイヤバンピング法によってパッド１１、１２上にバンプ電極となるワイヤボール６７を形成していった場合には、ワイヤボール６７をパッド１１、１２に接合した後にワイヤをちぎり取るような操作を行う。そのため、プローブ検査によってパッド１１、１２に形成された圧痕が大きくかつ深いと、その圧痕部分でパッド１１、１２を形成する金属とＡｕとの共晶合金が形成されないために、ワイヤをちぎり取る際の力によってワイヤボール６７がパッド１１、１２から脱落してしまう虞がある。一方、前記実施の形態１〜前記実施の形態３で説明したプローブ７が形成された薄膜シート２を有するプローブカードを用いてプローブ検査を行った場合には、前記実施の形態５において説明したように、パッド１１、１２に形成される圧痕を小さくかつ浅くできるので、圧痕にもその共晶合金を形成することができる。それにより、ワイヤボール６７とパッド１１、１２との機械的な接合性を強固にできるので、ワイヤをちぎり取る際の力によってワイヤボール６７がパッド１１、１２から脱落してしまうことを防ぐことができる（図６２参照）。その結果、後の工程でワイヤボール６７にリフロー処理を施すことによってワイヤボール６７を実装基板６１側のパッド６２と接合し、チップ１０を実装基板６１へ実装した後において、ワイヤボール６７がパッド１１、１２から脱落したことに起因するオープン不良の発生を防ぐことができる。
また、パッド１１、１２がＡｕワイヤ６５をボンディングするためのボンディングパッドであり、実装基板６１がガラスエポキシ基板であり、ＭＡＰ（Mold Array Package）方式でパッケージングを行う場合には、まず、ウエハを個々のチップ１０へ分割した後、図６４に示すように、チップハンドリング機構６８によって実装基板６１上に複数のチップ１０を搭載する。
次に、図６５に示すように、キャピラリ６６を用いてＡｕワイヤ６５をチップ１０側のパッド１１、１２および実装基板６１側のパッド６２にボンディングする。たとえば、Ａｕワイヤ６５の一端をＣｕ（銅）から形成されたリードフレームにボンディングする時には、２４０℃程度の温度でボンディングを行うが、本実施の形態６のようにガラスエポキシ基板である実装基板６１上にＡｕワイヤ６５の一端をボンディングする際には、実装基板６１へ与えるダメージを低減するために、リードフレームにボンディングする場合の温度より低い１７０℃〜２００℃程度の温度でボンディングを行う。この時、Ａｕワイヤ６５をパッド１１、１２にボンディングする温度も同程度である。このようにボンディング時の温度が低下することによって、パッド１１、１２に形成された圧痕ＳＣ（図５８参照）の部分では、パッド１１、１２を形成する金属とＡｕとの共晶合金が形成され難くなる。そのため、カンチレバー状のプローブを有するプローブカードを用いてプローブ検査を行い、パッド１１、１２の表面に形成されるプローブの圧痕が大きくかつ深くなってしまった場合には、さらにさらにＡｕワイヤとパッド１１、１２との接合性が電気的にも機械的にも低下してしまうことが懸念される。その一方で、前記実施の形態１〜前記実施の形態３で説明したプローブ７が形成された薄膜シート２を有するプローブカードを用いてプローブ検査を行った場合には、前記実施の形態５において説明したように、パッド１１、１２に形成される圧痕を小さくかつ浅くできるので、圧痕にもその共晶合金を形成することができる。それにより、Ａｕワイヤ６５とパッド１１、１２との機械的な接合性および電気的な接合性が低下してしまうことを防ぐことができる。
次に、図６６に示すように、チップ１０が実装された実装基板６１の主面をモールド樹脂（封止材）６９によって封止した後、図６７に示すように、ダインシングソー７０を用いて実装基板６１およびモールド樹脂６９を切断し、本実施の形態６の半導体装置を製造する。
（実施の形態７）
次に、本実施の形態７について説明する。
前記実施の形態３において説明したように、プローブ７Ａ、７Ｂ（図４０参照）の高さＨ１（図４０参照）よりチップ１０の表面に付着した異物ＤＳＴ（図４０参照）の高さ（径）が高い場合には、薄膜シート２（図２参照）が異物ＤＳＴに乗り上げてしまうことによって薄膜シート２が変形してしまい、プローブ７Ａ、７Ｂが損傷してしまうことが懸念される。破損したプローブ７Ａ、７Ｂは修復が困難であることから、プローブ検査前に可能な限り異物ＤＳＴをチップ１０の表面から除去することが求められる。本発明者らの解析によれば、その異物ＤＳＴはほぼ炭素系の異物であった。そこで、本実施の形態７においては、パッド１１、１２が形成され、異物ＤＳＴが付着したチップ１０（図６８参照）の表面に対して、プローブ検査前に、たとえばＯ2（酸素）プラズマ７１を用いたアッシング（灰化）処理を施す（図６９参照）。それにより、Ｏ2プラズマ７１中の酸素原子７１Ａと異物ＤＳＴとが化学反応を起こし、異物ＤＳＴはチップ１０の表面から離脱していく。すなわち、プローブ検査前に異物ＤＳＴをチップ１０の表面から除去することができる。その結果、図７０に示すように、プローブ７Ａ、７Ｂが形成された薄膜シート２を有するプローブカードを用いてプローブ検査を行っても、薄膜シート２が異物ＤＳＴに乗り上げて薄膜シート２が変形してしまうことを防ぐことができるので、プローブ７Ａ、７Ｂが損傷してしまうことを防ぐことができる。
上記の本実施の形態７では、チップ１０の表面にアッシング処理を施す場合について説明したが、アッシング処理の代わりに、フッ素系ガスを用いた軽いエッチング処理を施してもよい。それによっても上記異物ＤＳＴを除去することができる。また、アッシング処理およびエッチング処理といったプラズマ処理の代わりに、チップ１０に対して洗浄処理（たとえば、純水またはメタノールを用いた超音波洗浄）を施してもよい。それによっても上記異物ＤＳＴを除去することができる。また、プラズマ処理および洗浄処理の両方を実施してもよく、それにより、さらに効果的に異物ＤＳＴを除去することができる。
（実施の形態８）
次に、本実施の形態８について説明する。
前述したように、前記実施の形態１〜前記実施の形態３で説明したプローブ７（プローブ７Ａ、７Ｂ（図６〜図８参照））が形成された薄膜シート２を有するプローブカードを用いてプローブ検査を行う場合には、プローブ７の先端がパッド１１、１２の表面に形成された自然酸化膜を破ることによって、プローブ７とパッド１１、１２とが電気的に接続する。パッド１１、１２がＡｌ（アルミニウム）から形成されたボンディングパッドである場合には、特にその自然酸化膜が形成されやすくなるため、プローブ７の先端がその自然酸化膜を確実に破るようにする必要がある。
そこで、本実施の形態８では、図７１に示すように、プローブ７Ａ、７Ｂがパッド１１、１２の表面の自然酸化膜７２に接触した後、図７２に示すように、たとえばプローブカードに上下方向（第１方向）で所定の距離の往復動作をさせる。本実施の形態８において、この時のプローブカードの往復動作は、プローブカードを２０〜３０μｍ程度持ち上げた後、再びプローブカードを下ろしてプローブ７Ａ、７Ｂをパッド１１、１２の表面（自然酸化膜７２）に接触させることを例示できる。また、プローブカードを持ち上げる高さは２０〜３０μｍ程度に限定されるものではなく、プローブカードの動作速度に影響を与えなければ２０〜３０μｍ程度以上としてもよい。それにより、図７３に示すように、プローブ７Ａ、７Ｂの側面において自然酸化膜７２を破ることができ、その破れた箇所をプローブ７Ａ、７Ｂとパッド１１、１２との間の電流経路ＥＲとすることができる。また、プローブカードに上下方向で所定の距離の往復動作をさせる代わりに、チップ１０を水平方向（第１方向）で所定の距離の往復動作をさせてもよい。この時、チップ１０の動作距離は、パッド１１、１２の表面に形成されるプローブ７Ａ、７Ｂの圧痕ＳＣ（たとえば図５８参照）が、後のワイヤボンディング工程等に影響を及ぼす程に大きくなり過ぎないような距離、およびプローブ７Ａ、７Ｂがパッド１１、１２から外れないような距離とする必要があり、本実施の形態８では、一方向で１μｍ〜１０μｍ程度、好ましくは１μｍ〜５μｍ程度、さらに好ましくは５μｍ程度とすることを例示できる。
また、上記の往復動作における動作距離を後のワイヤボンディング工程等に影響が及ばない程度で十分に大きくすることにより、プローブ７Ａ、７Ｂの側面だけでなく下面でも自然酸化膜７２を破ることができる。それにより、プローブ７Ａ、７Ｂとパッド１１、１２との電気的接続をさらに確実にすることが可能となる。
（実施の形態９）
次に、本実施の形態９について説明する。
図７４は、本実施の形態９のチップ１０の平面図である。本実施の形態９においては、チップ１０がＳｏＣである場合について説明する。図７４に示すように、チップ１０内には、ＣＰＵ（Central Processing Unit）コア７３、ＲＡＭ（Random Access Memory）コア７４、ＲＯＭ（Read Only Memory）コア７５およびアナログコア７６などのＩＰ（Intellectual Property）モジュールが形成されている。チップ１０の外周に沿ったパッド形成領域ＰＡには、それらＩＰモジュールと電気的に接続するパッド１１が配列されている。ＩＰモジュールを形成する配線の幅が狭くなるに従って、ＩＰモジュールにはより多くの配線を組み込むことが可能となるので、ＩＰモジュールの多機能化が進み、それに伴ってチップ１０内に組み込まれるＢＩＳＴ回路が増加するために、パッド１１の数も多くなる。しかしながら、パッド１１の数が多くなるに従って隣り合うパッド１１が配置されているピッチが狭くなり、最終的には限界に達する。
そこで、本実施の形態９では、各ＩＰモジュール内に、たとえばＢＩＳＴ回路（第１回路）を形成し、各ＩＰモジュールの周囲に各ＢＩＳＴ回路と電気的に接続するパッド１１より小さなプローブ検査専用のパッド（第１電極、電極群）１１Ａを配置する。前記実施の形態１で説明したように、薄膜シート２においては、プローブ７Ａ、７Ｂ（図６〜図８参照）をチップ１０のパッドの位置に対応させて配置することができるので、パッド１１より小さなプローブ検査専用のパッド１１Ａにも対応してプローブ７Ａ、７Ｂを配置することができる。また、前記実施の形態４で説明したように、薄膜シート２を有するプローブカードを用いてプローブ検査を行う場合には、パッド１１下に配線や半導体素子が形成されていても、配線や半導体素子にダメージを与えてしまう虞が少ないため、チップ１０の中央の活性領域Ｌ上にパッド１１を配置することが可能となる。それにより、各ＩＰモジュール毎のプローブ検査が可能となる。その結果、パッド形成領域ＰＡに配置されたパッド１１を用いずに各ＩＰモジュール毎のプローブ検査ができるので、１つのＩＰモジュールのプローブ検査の実施時には、検査用の信号を他のＩＰモジュールを経由することなく入力できるようになり、検査結果にその他のＩＰモジュールの影響が出ることを防ぐことが可能となる。また、上記のようなパッド１１Ａを配置することによって、パッド形成領域ＰＡに配置するパッド１１の数を削減することができる。
上記のように各ＩＰモジュール毎にプローブ検査を実施することにより、チップ１０が有する全機能を検査することができるので、パッド１１を用いた最終的なプローブ検査を省略することができる。それにより、プローブ検査に要する時間を短縮することができる。また、プローブ検査に要する時間を短縮できることにより、プローブ検査に要するコストを削減することができる。
上記パッド１１Ａは、プローブ検査専用のパッドであることから、後の工程で保護膜によって覆うことによって、チップ１０の耐湿性を向上し、チップ１０の劣化を防ぐことができる。
（実施の形態１０）
次に、本実施の形態１０について説明する。
前記実施の形態９では、各ＩＰモジュールの周囲に各ＩＰモジュールと電気的に接続するパッド１１より小さなプローブ検査専用のパッド１１Ａ配置し、プローブ７（プローブ７Ａ、７Ｂ（図６〜図８参照））が形成された薄膜シート２を有するプローブカードを用いてプローブ検査を行う場合について説明した。本実施の形態１０においては、図７５に示すように、チップ１０内に既存のＣＰＵチップの半導体素子および配線のパターンがそのまま作り込んだチップインチップ方式のＣＰＵコア（第１回路ブロック）７３Ａを作り込み、そのＣＰＵコア７３Ａの周辺に付加機能としてＲＡＭコア７４Ａ、ＲＯＭコア７５Ａおよびアナログコア７６ＡなどのＩＰモジュール（回路ブロック）を配置して、チップ１０に大規模マイコンを形成する。このようなチップ１０においては、ＣＰＵコア７３Ａのプローブ検査は前記実施の形態９におけるＣＰＵコア７３と同様にＣＰＵコア７３Ａの周囲（第３領域）に配置されたパッド（第１電極群）１１Ａを用いて行う。それにより、上記既存のＣＰＵチップの設計パターンおよびプローブ検査パターンをそのまま適用することが可能となる。また、ＲＡＭコア７４Ａ、ＲＯＭコア７５Ａおよびアナログコア７６ＡなどのＩＰモジュールについては、チップ１０の外周に沿ったパッド形成領域（第２領域）ＰＡに配置され、そのＩＰモジュールと電気的に接続したパッド（第２電極群）１１を用いてプローブ検査を行う。
前記実施の形態９では、パッド１１Ａはチップ１０の外部の端子との電気的な接続は取らなかったが、本実施の形態１０においては、ＣＰＵコア７３Ａは既存のＣＰＵチップの半導体素子および配線のパターンをそのまま作り込むことで形成されていることから、パッド１１Ａをボンディングパッドとして用いることができ、たとえばＡｕワイヤ６５の一端をボンディングすることができる。そして、Ａｕワイヤ６５の他端は、リードフレーム７７にボンディングし、本実施の形態１０の半導体集積回路装置を製造する（図７６参照）。
（実施の形態１１）
次に、本実施の形態１１について説明する。
たとえば、前記実施の形態９で説明したチップ１０の場合、チップ１０（図７４参照）の角部の領域は、ワイヤボンディング工程後および封止工程後に応力が集中しやすいことから、チップ１０の表面を覆う保護膜にクラックが生じたり、配線や半導体素子を形成した場合には、その配線や半導体素子を破壊してしまう虞がある。そのため、そのチップ１０の角部の領域は、配線および半導体素子に形成に利用できていない。そこで、本実施の形態１１においては、図７７に示すように、チップ１０の角部の領域ＣＡに、たとえばＣＰＵコア７３、ＲＡＭコア７４、ＲＯＭコア７５およびアナログコア７６のそれぞれに設けられたＢＩＳＴ回路と電気的に接続するプローブ検査専用のパッド（第１電極、第３電極群）１１Ｂを配置する。このパッド１１Ｂに接触したプローブ７Ａ、７Ｂ（図６〜図８参照）は、パッド１１ＢからＢＩＳＴ回路へ制御信号ＣＳを送信し、プローブ検査を行う。このように、チップ１０の角部の領域ＣＡにＢＩＳＴ回路と電気的に接続するプローブ検査専用のパッド１１Ｂを配置することによって、パッド形成領域ＰＡにおいては、ＢＩＳＴ回路と電気的に接続するパッド１１の数の増加を抑制することができる。それにより、パッド形成領域ＰＡにおいては、パッド１１の配置の自由度を向上することができる。また、プローブ検査後においては、パッド１１Ｂを保護膜で覆うことによってチップ１０の耐湿性を向上することができる。
また、パッド１１Ｂがない場合には、領域ＣＡ上に位置するプローブ７Ａ、７Ｂは、パッドと接しないことになり、他のプローブ７Ａ、７Ｂに応力が働いて、その他のプローブ７Ａ、７Ｂの先端の摩耗が進んでしまう不具合が懸念される。そのため、パッド１１Ｂを配置することによって、特定のプローブ７Ａ、７Ｂの先端の摩耗が進んでしまうことを防ぐことが可能となる。特定のプローブ７Ａ、７Ｂの先端の摩耗が進んでしまうことを防ぐことが目的であれば、パッド１１Ｂは、ＢＩＳＴ回路と電気的に接続していなくてもよい。
上記のようなパッド１１Ｂは、ＢＩＳＴ回路との電気的な接続の有無に関係なく配置するようにする。たとえば、チップレイアウトを設計する際に、レイアウト自動設計ツールを用いて自動的に配置することができる。なお、領域ＣＡには、パッド１１Ｂの他にチップコーナー認識マーク等を混在させてもよい。
（実施の形態１２）
次に、本実施の形態１２について説明する。
前記実施の形態１〜前記実施の形態３で説明したプローブ７（プローブ７Ａ、７Ｂ（図６〜図８参照））が形成された薄膜シート２を有するプローブカードを用いてプローブ検査を行う場合には、たとえば２０００ピンを超える狭ピッチ狭パッドのチップに対してのプローブ検査が可能となる。そのプローブカードが２０００ピンのパッドを有するチップに対してプローブ検査を行えるとすれば、チップが５００ピンのパッドを有している場合には、４個のチップに対して同時にプローブ検査を行う、いわゆる多数個取りの実現が可能となる。このような多数個取りのプローブ検査は、前記実施の形態９で説明したようなＩＰモジュール毎のプローブ検査と組み合わせることもできる。すなわち、図７８に示すように、１個のチップ１０に対しては、チップ１０の外周に沿ったパッド形成領域ＰＡに配置されたパッド１１と、ＩＰモジュールであるＣＰＵコア７３を取り囲み、ＣＰＵコア７３と電気的に接続するＣＰＵコア７３のプローブ検査専用のパッド１１Ａとにプローブ７Ａ、７Ｂを同時に接触させ、これを４個のチップ１０に対して同時に行うことでプローブ検査を行うものである。なお、この多数個取りは、２個以上のチップ１０に対して実施するものであり、４個に限定するものではない。このように、多数個取りのプローブ検査を実施することにより、プローブ検査に要する時間を短縮することができる。それにより、プローブ検査のスループットを向上することができる。また、プローブ検査のスループットを向上することができることにより、プローブ検査のコストを低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、ウエハをダイシングして個々のチップへ分割する前にプローブ検査を行う場合について例示したが、個々のチップへ分割した後に行ってもよい。
また、前記実施の形態では、プローブはロジウム膜が表面となるように形成したが、硬度が高く耐磨耗性に優れ、パッドを形成する材料が付着し難く、低抵抗であればロジウム膜の代わりに用いてもよい。
本発明の半導体集積回路装置の製造方法は、たとえば半導体集積回路装置の製造工程におけるプローブ検査工程に広く適用することができる。
本発明の本実施の形態１であるプローブカードの下面の要部平面図である。 図１中のＡ−Ａ線に沿った断面図である。 本発明の本実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。 図３に示した半導体チップに形成されたパッドの斜視図である。 図４に示した半導体チップの液晶パネルへの接続方法を示す要部断面図である。 本発明の本実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 図６中のＢ−Ｂ線に沿った断面図である。 図６中のＣ−Ｃ線に沿った断面図である。 本発明の本実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の本実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の本実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 図１１中のＤ−Ｄ線に沿った断面図である。 図１１中のＥ−Ｅ線に沿った断面図である。 本発明の本実施の形態１であるプローブカードを形成する薄膜シートの製造工程を説明する要部断面図である。 図１４に続く薄膜シートの製造工程中の要部断面図である。 図１５に続く薄膜シートの製造工程中の要部断面図である。 図１６に続く薄膜シートの製造工程中の要部断面図である。 図１７に続く薄膜シートの製造工程中の要部断面図である。 図１８に続く薄膜シートの製造工程中の要部断面図である。 図１９に続く薄膜シートの製造工程中の要部断面図である。 図２０に続く薄膜シートの製造工程中の要部断面図である。 図２１に続く薄膜シートの製造工程中の要部断面図である。 図２２に続く薄膜シートの製造工程中の要部断面図である。 本発明の本実施の形態１であるプローブカードを形成する薄膜シートが有するプローブと半導体チップのパッドとの接触を説明する要部断面図である。 本発明の本実施の形態１であるプローブカードを形成する薄膜シートが有するプローブと半導体チップのパッドとの接触を説明する要部断面図である。 本発明の本実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 図２６中のＦ−Ｆ線に沿った要部断面図である。 本発明の本実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 図２８中のＦ−Ｆ線に沿った要部断面図である。 本発明の本実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 図３０中のＦ−Ｆ線に沿った要部断面図である。 本発明の本実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 図３２中のＦ−Ｆ線に沿った要部断面図である。 本発明の本実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 図３４中のＦ−Ｆ線に沿った要部断面図である。 本発明の本実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の本実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の本実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。 図３８中のＧ−Ｇ線に沿った要部断面図である。 本発明の本実施の形態３であるプローブカードを形成する薄膜シートの要部断面図である。 本発明の本実施の形態４であるプローブカードおよびそのプローブカードによる検査対象の半導体チップの要部断面図である。 本発明の本実施の形態４であるプローブカードおよびそのプローブカードによる検査対象の半導体チップの要部断面図である。 本発明の本実施の形態４であるプローブカードおよびそのプローブカードによる検査対象の半導体チップの要部断面図である。 カンチレバー状のプローブを有するプローブカードによってプローブ検査が行われる半導体チップの平面図である。 本発明の本実施の形態４であるプローブカードによってプローブ検査が行われる半導体チップの平面図である。 本発明の本実施の形態４であるプローブカードによってプローブ検査が行われる半導体チップの平面図である。 本発明の本実施の形態５であるプローブカードによるプローブ検査工程を説明する要部断面図である。 図４７のプローブ検査工程に続く半導体集積回路装置の製造工程中の要部断面図である。 図４８に続く半導体集積回路装置の製造工程中の要部断面図である。 本発明の本実施の形態５であるプローブカードによるプローブ検査工程を説明する要部断面図である。 図５０のプローブ検査工程に続く半導体集積回路装置の製造工程中の要部断面図である。 図５１に続く半導体集積回路装置の製造工程中の要部断面図である。 図５２に続く半導体集積回路装置の製造工程中の要部断面図である。 図５０中の要部を拡大して示した要部断面図である。 本発明の本実施の形態５であるプローブカードによるプローブ検査工程後の下地電極を示す要部平面図である。 図５４のプローブ検査工程に続く半導体集積回路装置の製造工程中の要部断面図である。 本発明の本実施の形態６であるプローブカードによるプローブ検査工程を説明する要部断面図である。 本発明の本実施の形態６であるプローブカードによるプローブ検査工程後のパッドを示す要部平面図である。 図５８のプローブ検査工程に続く半導体集積回路装置の製造工程中の要部断面図である。 図５９中のワイヤボールとパッドとの共晶面を示す要部断面図である。 本発明の本実施の形態６である半導体集積回路装置の製造工程中の要部断面図である。 図６１に続く半導体集積回路装置の製造工程中の要部断面図である。 図６２に続く半導体集積回路装置の製造工程中の要部断面図である。 本発明の本実施の形態６である半導体集積回路装置の製造工程中の要部斜視図である。 図６４に続く半導体集積回路装置の製造工程中の要部斜視図である。 図６５に続く半導体集積回路装置の製造工程中の要部斜視図である。 図６６に続く半導体集積回路装置の製造工程中の要部斜視図である。 本発明の本実施の形態７である半導体集積回路装置の製造工程中の要部断面図である。 図６８に続く半導体集積回路装置の製造工程中の要部断面図である。 図６９に続く半導体集積回路装置の製造工程中の要部断面図である。 本発明の本実施の形態８であるプローブカードによるプローブ検査工程を説明する要部断面図である。 図７１に続くプローブ検査工程中の要部断面図である。 図７２に続くプローブ検査工程中の要部断面図である。 本発明の本実施の形態９であるプローブカードによってプローブ検査工程が行われる半導体チップの要部平面図である。 本発明の本実施の形態１０であるプローブカードによってプローブ検査工程が行われる半導体チップの要部平面図である。 図７５に示した半導体チップのリードフレームへのボンディング方法を示す要部平面図である。 本発明の本実施の形態１１であるプローブカードによってプローブ検査工程が行われる半導体チップの要部平面図である。 本発明の本実施の形態１２であるプローブカードによってプローブ検査工程が行われる半導体チップの要部平面図である。 本発明者らが検討したプローバの要部平面図である。 プローブ検査工程中における図７９中の一領域を拡大して示した要部平面図である。 図８０中のＣ−Ｃ線に沿った断面の要部を示した要部断面図である。 図８０に続くプローブ検査工程中における図７９中の一領域を拡大して示した要部平面図である。 図８２中のＣ−Ｃ線に沿った断面の要部を示した要部断面図である。 プローブ検査工程中における図７９中の一領域を拡大して示した要部平面図である。 図８４中のＤ−Ｄ線に沿った断面の要部を示した要部断面図である。 図８４に続くプローブ検査工程中における図７９中の一領域を拡大して示した要部平面図である。 図８６中のＤ−Ｄ線に沿った断面の要部を示した要部断面図である。 本発明の本実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップ領域が形成された半導体ウエハの平面図である。
符号の説明
１ 多層配線基板
２ 薄膜シート（薄膜プローブ（第１シート））
３ プランジャ（押圧機構）
３Ａ ばね
４ 押さえリング
５ 開口部
６ 接着リング
７、７Ａ、７Ｂ、７Ｃ、７Ｄ プローブ（接触端子、第１接触端子、第２接触端子）
８ ポゴ座
９ 押圧具（押圧機構）
１０ チップ（チップ領域）
１１ パッド（第１電極、第２電極群）
１１Ａ パッド（第１電極、電極群、第１電極群）
１１Ｂ パッド（第１電極、第３電極群）
１２ パッド（第１電極）
１４、１５ 画素電極
１６ ガラス基板
１７ 液晶層
１８ ガラス基板
２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ 金属膜（第１金属膜）
２２ ポリイミド膜（第１ポリイミド膜）
２３、２３Ａ 配線（第２配線）
２４ スルーホール（第１開口部）
２５ ポリイミド膜（第２ポリイミド膜）
２６ 配線
２７ ポリイミド膜
２８ スルーホール
３１ ウエハ（第１基板）
３２ 酸化シリコン膜
３３ 穴（第１穴部）
３４ 酸化シリコン膜
３５ 導電性膜
３７ 導電性膜（第１金属膜）
３８ 導電性膜（第１金属膜）
４２、４３ 導電性膜（第２金属膜）
４５ 金属シート（第２シート）
４６ 開口部（第２開口部）
４７ 開口部（第３開口部）
４８ エラストマ（弾性材）
４９ 開口部
５０ 押圧具
５１ 半導体基板
５２ ｐ型半導体領域
５３ ｎ型半導体領域
５４、５５ 配線
５６、５７ パッド
６１ 実装基板
６２ パッド
６３ 下地電極
６５ Ａｕワイヤ
６５Ａ ワイヤボール
６６ キャピラリ
６７ ワイヤボール
６８ チップハンドリング機構
６９ モールド樹脂（封止材）
７１ Ｏ2プラズマ
７１Ａ 酸素原子
７２ 自然酸化膜
７３ ＣＰＵコア
７３Ａ ＣＰＵコア（第１回路ブロック）
７４ ＲＡＭコア
７５ ＲＯＭコア
７６ アナログコア
７７ リードフレーム
１０１ 探針
１０２ 配線基板
１０３ バンプ電極
Ａ、Ｂ 領域
ＡＳ 共晶面
ＣＡ 領域
ＣＮＴ１、ＣＮＴ２ 電気的接触面積
ＣＳ 制御信号
ＤＳＴ 異物
ＥＲ 電流経路
Ｌ 活性領域
ＰＡ パッド形成領域（第２領域）
ＳＣ 圧痕
ＷＨ ウエハ

Claims (20)

  1. （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
    （ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
    （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
    を含み、
    前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
    前記複数の第１電極は、前記チップ領域の外周に沿って複数列で配列され、第１列に含まれる前記第１電極と第２列に含まれる前記第１電極とは、前記チップ領域の外周に沿った方向で互い違いに配置されていることを特徴とする半導体集積回路装置の製造方法。
  2. 請求項１記載の半導体集積回路装置の製造方法において、
    前記第１電極は、金を主成分とする突起電極であり、平面において長辺と短辺を有する矩形であり、前記長辺は前記チップ領域の外周に向かって延在していることを特徴とする半導体集積回路装置の製造方法。
  3. 請求項１記載の半導体集積回路装置の製造方法において、
    （ｄ）前記（ｃ）工程後、前記第１電極上に突起電極を形成する工程、
    を含むことを特徴とする半導体集積回路装置の製造方法。
  4. 請求項１記載の半導体集積回路装置の製造方法において、
    前記半導体集積回路装置は、ＬＣＤドライバを含むことを特徴とする半導体集積回路装置の製造方法。
  5. 請求項１記載の半導体集積回路装置の製造方法において、
    前記第１シート中において、前記第２配線は複数層の配線層から形成されていることを特徴とする半導体集積回路装置の製造方法。
  6. （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
    （ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
    （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
    を含み、
    前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
    前記第１シートは、
    （ｂ１）結晶性を有する第１基板を用意する工程、
    （ｂ２）前記第１基板を選択的かつ異方的にエッチングして、角錐型または角錐台形型の複数の第１穴部を形成する工程、
    （ｂ３）前記複数の第１穴部のそれぞれの上部に、前記複数の第１穴部を埋め込む複数の第１金属膜を選択的に形成する工程、
    （ｂ４）前記第１基板および前記第１金属膜上に第１ポリイミド膜を形成する工程、
    （ｂ５）前記第１ポリイミド膜を選択的にエッチングして前記複数の第１金属膜に達する複数の第１開口部を形成する工程、
    （ｂ６）前記第１ポリイミド膜上に前記複数の第１開口部を埋め込む第２金属膜を形成し、前記第２金属膜をパターニングすることによって前記複数の第１金属膜と電気的に接続する複数の前記第２配線を形成する工程、
    （ｂ７）複数の前記第２配線および前記第１ポリイミド膜上に第２ポリイミド膜を形成する工程、
    （ｂ８）第２シートを前記第１基板上に接着し、前記第１金属膜上の前記第２シートに第２開口部を形成し、前記第１基板上における前記第１金属膜の形成されていない第１領域上の前記第２シートに第３開口部を形成する工程、
    （ｂ９）前記第２シートが前記第１基板上に接着された状況下で、前記第２開口部に前記第２開口部を埋め込む弾性材を形成する工程、
    （ｂ１０）前記第１基板を除去し、前記複数の前記第１金属膜から前記複数の接触端子を形成する工程、
    （ｂ１１）前記第３開口部下の前記第２ポリイミド膜および前記第１ポリイミド膜を除去する工程、
    を含む工程によって形成し、
    前記第２シートは、前記半導体ウエハと同程度の線膨張率を有することを特徴とする半導体集積回路装置の製造方法。
  7. 請求項６記載の半導体集積回路装置の製造方法において、
    前記第２シートは、４２アロイまたはインバーから形成されていることを特徴とする半導体集積回路装置の製造方法。
  8. 請求項６記載の半導体集積回路装置の製造方法において、
    前記第１金属膜は、第１金属層および第２金属層を含み、
    前記（ｂ３）工程は、前記第１基板上に前記第１金属層を形成する工程と、前記第１金属層上に前記第２金属層を形成する工程を含み、
    前記第１金属層は、前記第２金属層より硬度が高く、耐酸化性を有することを特徴とする半導体集積回路装置の製造方法。
  9. 請求項８記載の半導体集積回路装置の製造方法において、
    前記第１金属層は、ロジウムを主成分とし、
    前記第２金属層は、ニッケルまたは銅を主成分とすることを特徴とする半導体集積回路装置の製造方法。
  10. 請求項９記載の半導体集積回路装置の製造方法において、
    前記第１金属層の厚さは、１μｍ〜４μｍであることを特徴とする半導体集積回路装置の製造方法。
  11. （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
    （ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
    （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
    を含み、
    前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
    前記複数の接触端子の前記先端は、前記半導体集積回路装置の製造工程中に前記半導体ウエハに付着する異物の粒径より大きい高さで形成されていることを特徴とする半導体集積回路装置の製造方法。
  12. （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
    （ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
    （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
    を含み、
    前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
    前記複数の接触端子のうち、前記電気的検査時に相対的に大きな電流の流れる第１接触端子の前記先端と前記第１電極との電気的接触面の第１面積は、前記電気的検査時に相対的に小さな電流の流れる第２接触端子の前記先端と前記第１電極との電気的接触面の第２面積より大きいことを特徴とする半導体集積回路装置の製造方法。
  13. 請求項１２記載の半導体集積回路装置の製造方法において、
    前記複数の接触端子の前記先端には、角錐型または角錐台形型の突起が設けられ、
    前記第１接触端子の前記先端に設けられた前記突起の数は、前記第２接触端子の前記先端に設けられた前記突起の数より多いことを特徴とする半導体集積回路装置の製造方法。
  14. 請求項１２記載の半導体集積回路装置の製造方法において、
    前記複数の接触端子の前記先端には、角錐型または角錐台形型の突起が設けられ、
    前記第１接触端子の前記先端に設けられた前記突起は、前記第２接触端子の前記先端に設けられた前記突起より平面での寸法が大きく、高さが同じであることを特徴とする半導体集積回路装置の製造方法。
  15. （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
    （ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
    （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
    を含み、
    前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置され、
    前記チップ領域において、前記複数の第１電極は、半導体素子および第４配線が形成された活性領域上に配置され、
    前記（ｃ）工程において、前記複数の接触端子の前記先端は、前記複数の接触端子と前記複数の第１電極との電気的接触を確保し、かつ前記半導体素子および前記第４配線を破壊しない第１圧力で前記複数の第１電極に接触することを特徴とする半導体集積回路装置の製造方法。
  16. 請求項１５記載の半導体集積回路装置の製造方法において、
    前記第１圧力は、１つの前記接触端子当たり３グラム以下であることを特徴とする半導体集積回路装置の製造方法。
  17. （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
    （ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
    （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
    （ｄ）前記（ｃ）工程後、前記複数の第１電極の各々の上部に突起電極を形成する工程、
    を含み、
    前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置されていることを特徴とする半導体集積回路装置の製造方法。
  18. 請求項１７記載の半導体集積回路装置の製造方法において、
    前記（ｄ）工程において前記突起電極は、
    （ｄ１）マスクを用いて前記複数の第１電極上に金属膜を形成後、前記金属膜に加熱溶融処理を施す手段、
    （ｄ２）ワイヤバンピング法によって前記複数の第１電極上にワイヤボールを接着後、前記ワイヤボールに加熱溶融処理を施す手段、
    のうちの選択された一手段によって形成することを特徴とする半導体集積回路装置の製造方法。
  19. （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
    （ｂ）第１配線が形成された配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
    （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
    （ｄ）前記（ｃ）工程後、前記半導体ウエハから個々の半導体チップを切り出す工程、
    （ｅ）前記半導体チップを実装基板上に搭載し、前記複数の第１電極と前記実装基板の主面の第２電極とをワイヤボンディングする工程、
    （ｆ）前記（ｅ）工程後、前記実装基板の主面を封止材によって封止する工程、
    （ｇ）前記（ｇ）工程後、前記実装基板を分割する工程、
    を含み、
    前記複数の接触端子の前記先端の各々は、前記第１シートの主面にて、前記複数の第１電極のうちの対応するものと対向して配置されていることを特徴とする半導体集積回路装置の製造方法。
  20. 請求項１９記載の半導体集積回路装置の製造方法において、
    前記実装基板はガラスエポキシを主成分とし、
    前記ワイヤボンディングは、２００℃以下の温度で行うことを特徴とする半導体集積回路装置の製造方法。
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TW093131217A TW200525665A (en) 2003-10-31 2004-10-14 Fabrication method of semiconductor integrated circuit device
US10/968,215 US20050093565A1 (en) 2003-10-31 2004-10-20 Fabrication method of semiconductor integrated circuit device
KR1020040087328A KR101157660B1 (ko) 2003-10-31 2004-10-29 반도체 집적 회로 장치의 제조 방법
CN2004100866053A CN1612322B (zh) 2003-10-31 2004-10-29 半导体集成电路器件的制造方法
US11/861,089 US20080020498A1 (en) 2003-10-31 2007-09-25 Fabrication method of semiconductor integrated circuit device
US12/853,360 US7901958B2 (en) 2003-10-31 2010-08-10 Fabrication method of semiconductor integrated circuit device
US13/019,166 US20110136272A1 (en) 2003-10-31 2011-02-01 Fabrication method of semiconductor integrated circuit device
US13/075,666 US20110175634A1 (en) 2003-10-31 2011-03-30 Fabrication method of semiconductor integrated circuit device
KR1020110051922A KR20110081122A (ko) 2003-10-31 2011-05-31 반도체 집적 회로 장치의 제조 방법
KR1020120043994A KR101250167B1 (ko) 2003-10-31 2012-04-26 반도체 집적 회로 장치의 제조 방법

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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006343182A (ja) * 2005-06-08 2006-12-21 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2007010600A (ja) * 2005-07-04 2007-01-18 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2008010561A (ja) * 2006-06-28 2008-01-17 Renesas Technology Corp プローブの位置合わせ方法およびウエハステージ制御方法
US7537943B2 (en) 2006-10-24 2009-05-26 Renesas Technology Corp. Method of manufacturing a semiconductor integrated circuit device
JP2009145192A (ja) * 2007-12-14 2009-07-02 Japan Electronic Materials Corp プローブカード
WO2009084770A1 (en) * 2007-12-28 2009-07-09 Phicom Corporation Contact tip structure of a connecting element
US7560949B2 (en) 2006-03-31 2009-07-14 Renesas Technology Corp. Manufacturing method of semiconductor device and semiconductor device corresponding to loop back test
JP2009210394A (ja) * 2008-03-04 2009-09-17 Seiko Instruments Inc 相互接続部材の製造方法および相互接続部材
US7598100B2 (en) 2004-11-18 2009-10-06 Renesas Technology Corp. Manufacturing method of semiconductor integrated circuit device
JP2010002184A (ja) * 2008-06-18 2010-01-07 Japan Electronic Materials Corp コンタクトプローブ
US7688086B2 (en) 2005-11-11 2010-03-30 Renesas Technology Corp. Fabrication method of semiconductor integrated circuit device and probe card
US7776626B2 (en) 2005-03-11 2010-08-17 Renesas Technology Corp. Manufacturing method of semiconductor integrated circuit device
US8323992B2 (en) 2010-09-09 2012-12-04 Renesas Electronics Corporation Method of manufacturing semiconductor integrated circuit device
JP2017123435A (ja) * 2016-01-08 2017-07-13 株式会社東京精密 プローバ及びプローブコンタクト方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7663605B2 (en) * 2003-01-08 2010-02-16 Autodesk, Inc. Biomechanical user interface elements for pen-based computers
JP2008098402A (ja) * 2006-10-12 2008-04-24 Renesas Technology Corp 半導体装置およびその製造方法
KR100703044B1 (ko) * 2007-01-12 2007-04-09 (주)에이펙스 검사용 프로브 카드 및 그 제조 방법
JP5222509B2 (ja) 2007-09-12 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置
KR100814325B1 (ko) * 2007-12-28 2008-03-18 주식회사 파이컴 접속 소자의 접촉 팁 구조
US7838425B2 (en) * 2008-06-16 2010-11-23 Kabushiki Kaisha Toshiba Method of treating surface of semiconductor substrate
JP5395407B2 (ja) * 2008-11-12 2014-01-22 ルネサスエレクトロニクス株式会社 表示装置駆動用半導体集積回路装置および表示装置駆動用半導体集積回路装置の製造方法
TWI392948B (zh) * 2009-04-22 2013-04-11 Au Optronics Corp 主動元件陣列基板
JP5152099B2 (ja) * 2009-05-18 2013-02-27 富士通株式会社 基板構造
JP5404361B2 (ja) 2009-12-11 2014-01-29 株式会社東芝 半導体基板の表面処理装置及び方法
KR101811306B1 (ko) 2011-04-25 2017-12-26 삼성전자주식회사 반도체 장치의 불량 검사 방법, 포토 마스크 및 이를 이용하여 형성된 반도체 장치
CN102832201B (zh) * 2011-06-15 2015-03-11 中芯国际集成电路制造(上海)有限公司 测试结构及测试方法
JP2013079860A (ja) 2011-10-04 2013-05-02 Advantest Corp ソケット及び電子部品試験装置
KR101251926B1 (ko) * 2011-10-14 2013-04-08 황귀순 프로브 유닛
KR101439342B1 (ko) 2013-04-18 2014-09-16 주식회사 아이에스시 포고핀용 탐침부재
KR101439343B1 (ko) 2013-04-18 2014-09-16 주식회사 아이에스시 포고핀용 탐침부재
JP6341634B2 (ja) * 2013-05-28 2018-06-13 新光電気工業株式会社 プローブガイド板及びその製造方法、半導体検査装置
CN103499711B (zh) * 2013-09-23 2017-03-29 无锡市汇博普纳电子有限公司 超小间距的高频集成电路交流自动测试探头
US9372205B2 (en) * 2014-01-15 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Universal probe card PCB design
KR102312630B1 (ko) 2014-09-30 2021-10-18 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR102442624B1 (ko) * 2014-11-11 2022-09-13 삼성전자주식회사 반도체 디바이스
JP2016122801A (ja) * 2014-12-25 2016-07-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20170047145A1 (en) * 2015-03-30 2017-02-16 Little Device Corporation Conductive ball
KR102450326B1 (ko) 2015-10-06 2022-10-05 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
CN106897504B (zh) * 2017-02-08 2020-06-09 上海华虹宏力半导体制造有限公司 对ip模块进行开发形成参数化单元的方法
US10893605B2 (en) * 2019-05-28 2021-01-12 Seagate Technology Llc Textured test pads for printed circuit board testing
CN111896856B (zh) * 2020-08-12 2023-05-23 江西乾照光电有限公司 一种芯片电性能测试系统及方法
CN113109610B (zh) * 2021-04-06 2021-10-26 北京中微普业科技有限公司 一种rf裸芯片扁平探针测试工装
CN113447680B (zh) * 2021-05-10 2022-08-02 中电科思仪科技股份有限公司 一种新型微波探针接触片及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201866A (ja) * 1993-12-31 1995-08-04 Casio Comput Co Ltd バンプを備えた半導体装置およびその製造方法
JPH10308423A (ja) * 1997-05-09 1998-11-17 Hitachi Ltd 半導体素子の製造方法および半導体素子へのプロービング方法
JPH11307601A (ja) * 1998-04-16 1999-11-05 Mitsubishi Electric Corp 半導体装置
JP2000294593A (ja) * 1999-04-08 2000-10-20 Nec Corp 集積回路の端子構造
JP2001118994A (ja) * 1999-10-20 2001-04-27 Matsushita Electronics Industry Corp 半導体装置
JP2003297887A (ja) * 2002-04-01 2003-10-17 Hitachi Ltd 半導体集積回路装置の製造方法および半導体検査装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5182231A (en) * 1988-04-07 1993-01-26 Hitachi, Ltd. Method for modifying wiring of semiconductor device
JPH04286349A (ja) 1991-03-15 1992-10-12 Fujitsu Ltd 半導体集積回路の試験装置
JPH05283490A (ja) 1992-04-02 1993-10-29 Fuji Electric Co Ltd 集積回路装置の試験方法
DE69325065T2 (de) * 1992-10-02 1999-10-28 Matsushita Electric Ind Co Ltd Halbleitervorrichtung, Bildabtastvorrichtung und Verfahren zu ihrer Herstellung
JPH08201432A (ja) * 1995-01-25 1996-08-09 Matsushita Electric Ind Co Ltd プローブシート及びその製造方法
JPH08297359A (ja) * 1995-02-27 1996-11-12 Hitachi Ltd 位相シフトマスクの製造方法および半導体集積回路装置の製造方法
JPH09330934A (ja) * 1996-06-12 1997-12-22 Toshiba Corp 半導体装置及びその製造方法
JP3009032B2 (ja) 1996-06-25 2000-02-14 日本電気株式会社 半導体装置の製造方法
JPH1123615A (ja) * 1997-05-09 1999-01-29 Hitachi Ltd 接続装置および検査システム
JPH1187441A (ja) * 1997-09-09 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
JP3472455B2 (ja) * 1997-09-12 2003-12-02 沖電気工業株式会社 半導体集積回路装置及びそのパッケージ構造
JP4006081B2 (ja) * 1998-03-19 2007-11-14 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2000150594A (ja) * 1998-11-05 2000-05-30 Hitachi Ltd 接続装置および押さえ部材付配線フィルムの製造方法並びに検査システムおよび半導体素子の製造方法
JP2001056346A (ja) * 1999-08-19 2001-02-27 Fujitsu Ltd プローブカード及び複数の半導体装置が形成されたウエハの試験方法
JP2001108706A (ja) 1999-10-06 2001-04-20 Tokyo Electron Ltd ハンダボール用コンタクタ
JP2001144197A (ja) * 1999-11-11 2001-05-25 Fujitsu Ltd 半導体装置、半導体装置の製造方法及び試験方法
JP4480258B2 (ja) 2000-03-29 2010-06-16 株式会社日本マイクロニクス 半導体デバイス検査装置における電気的接触装置
JP3621034B2 (ja) * 2000-10-02 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
US6461972B1 (en) * 2000-12-22 2002-10-08 Lsi Logic Corporation Integrated circuit fabrication dual plasma process with separate introduction of different gases into gas flow
JP2002228682A (ja) 2001-02-02 2002-08-14 Tokyo Electron Ltd プローブ
JP3631451B2 (ja) * 2001-02-05 2005-03-23 松下電器産業株式会社 半導体集積回路の検査装置および検査方法
KR100403621B1 (ko) * 2001-03-30 2003-10-30 삼성전자주식회사 전기적 특성 평가를 위한 테스트 패드를 갖는 칩 온 필름패키지 및 칩 온 필름 패키지 형성 방법
JP4041663B2 (ja) * 2001-09-12 2008-01-30 株式会社ルネサステクノロジ 半導体装置及びその検査装置
JP3735556B2 (ja) * 2001-10-23 2006-01-18 株式会社ルネサステクノロジ 半導体装置の製造方法及び半導体装置
TWI236723B (en) * 2002-10-02 2005-07-21 Renesas Tech Corp Probe sheet, probe card, semiconductor inspection device, and manufacturing method for semiconductor device
US6996032B2 (en) * 2003-07-28 2006-02-07 Credence Systems Corporation BIST circuit for measuring path delay in an IC
US7219269B2 (en) * 2003-07-28 2007-05-15 Credence Systems Corporation Self-calibrating strobe signal generator
JP2005136302A (ja) * 2003-10-31 2005-05-26 Renesas Technology Corp 半導体集積回路装置の製造方法
JP4521611B2 (ja) * 2004-04-09 2010-08-11 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7168021B2 (en) * 2005-02-01 2007-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Built-in test circuit for an integrated circuit device
JP2007101373A (ja) * 2005-10-05 2007-04-19 Renesas Technology Corp プローブシート接着ホルダ、プローブカード、半導体検査装置および半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201866A (ja) * 1993-12-31 1995-08-04 Casio Comput Co Ltd バンプを備えた半導体装置およびその製造方法
JPH10308423A (ja) * 1997-05-09 1998-11-17 Hitachi Ltd 半導体素子の製造方法および半導体素子へのプロービング方法
JPH11307601A (ja) * 1998-04-16 1999-11-05 Mitsubishi Electric Corp 半導体装置
JP2000294593A (ja) * 1999-04-08 2000-10-20 Nec Corp 集積回路の端子構造
JP2001118994A (ja) * 1999-10-20 2001-04-27 Matsushita Electronics Industry Corp 半導体装置
JP2003297887A (ja) * 2002-04-01 2003-10-17 Hitachi Ltd 半導体集積回路装置の製造方法および半導体検査装置

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598100B2 (en) 2004-11-18 2009-10-06 Renesas Technology Corp. Manufacturing method of semiconductor integrated circuit device
US8357933B2 (en) 2005-03-11 2013-01-22 Renesas Electronics Corporation Manufacturing method of semiconductor integrated circuit device
US7776626B2 (en) 2005-03-11 2010-08-17 Renesas Technology Corp. Manufacturing method of semiconductor integrated circuit device
JP2006343182A (ja) * 2005-06-08 2006-12-21 Renesas Technology Corp 半導体集積回路装置の製造方法
JP4729348B2 (ja) * 2005-07-04 2011-07-20 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP2007010600A (ja) * 2005-07-04 2007-01-18 Renesas Technology Corp 半導体集積回路装置の製造方法
US7688086B2 (en) 2005-11-11 2010-03-30 Renesas Technology Corp. Fabrication method of semiconductor integrated circuit device and probe card
US7560949B2 (en) 2006-03-31 2009-07-14 Renesas Technology Corp. Manufacturing method of semiconductor device and semiconductor device corresponding to loop back test
JP2008010561A (ja) * 2006-06-28 2008-01-17 Renesas Technology Corp プローブの位置合わせ方法およびウエハステージ制御方法
US7537943B2 (en) 2006-10-24 2009-05-26 Renesas Technology Corp. Method of manufacturing a semiconductor integrated circuit device
JP2009145192A (ja) * 2007-12-14 2009-07-02 Japan Electronic Materials Corp プローブカード
WO2009084770A1 (en) * 2007-12-28 2009-07-09 Phicom Corporation Contact tip structure of a connecting element
JP2009210394A (ja) * 2008-03-04 2009-09-17 Seiko Instruments Inc 相互接続部材の製造方法および相互接続部材
JP2010002184A (ja) * 2008-06-18 2010-01-07 Japan Electronic Materials Corp コンタクトプローブ
US8323992B2 (en) 2010-09-09 2012-12-04 Renesas Electronics Corporation Method of manufacturing semiconductor integrated circuit device
JP2017123435A (ja) * 2016-01-08 2017-07-13 株式会社東京精密 プローバ及びプローブコンタクト方法

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