JP2005136302A - 半導体集積回路装置の製造方法 - Google Patents

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Akio Hasebe
昭男 長谷部
Yasunori Narizuka
康則 成塚
Yasuhiro Motoyama
康博 本山
Teruo Shoji
照雄 庄司
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Abstract

【課題】 半導体集積回路装置の電気的検査時においてテストパッド、層間絶縁膜、半導体素子および配線に生じるダメージを低減する。
【解決手段】 薄膜プローブ３の上面において検査対象となるウエハと同程度の線膨張率（熱膨張係数）を有する補強材２４を形成し、プローブ２０の上部において補強材２４に溝２５を形成し、溝２５内を満たしかつ溝２５の上部へ所定量が出るようにエラストマ２７より軟らかいエラストマ２６を配置し、エラストマ２７上に多層配線基板であるガラスエポキシ基板２９を取り付け、ガラスエポキシ基板２９の上面に設けられたパッド３０と薄膜プローブ３が有する配線２１の一部であるボンディングパッド２１Ａをワイヤ３１によって電気的に接続する。
【選択図】 図４

Description

本発明は、半導体集積回路装置の製造技術に関し、特に、半導体ウエハ状態での半導体集積回路の電気的検査に適用して有効な技術に関するものである。
たとえば、ウエハ状態でのプローブ検査に用いる検査装置の接触端子および引き出し用配線等の形成手段として、たとえばシリコンウエハを異方性エッチングすることによって接触端子を形成するための型を形成し、この型を用いて接触端子および引き出し用配線等を形成し、接触端子および引き出し用配線等の形成後に型となったシリコンウエハを除去する技術がある（たとえば、特許文献１および特許文献２参照）。
また、引き出し用配線を形成した絶縁膜において、その引き出し用配線上の複数箇所に導電性の微粒子を吹き付け、先端が尖った形状の突起を形成して接触端子を形成した後、この接触端子を設けた前記絶縁膜を基板に接着し、さらに、その基板を配線基板に固定することで接続装置を形成し、この接続装置を低荷重でプロービングすることにより検査装置を得る技術がある（たとえば、特許文献３参照）。
また、プローブカードを基材部、配線部および延長配線より構成し、配線部は片持ち梁状の形状とし、基板に固定するための固定部、その固定部から起立した中間部、その中間部に続き探子を支持する突起支持部、および測定対象となる半導体素子の電極に接する前記探子を設けることにより、探子に十分なストロークとスクライブ機能とを付与する技術がある（たとえば、特許文献４参照）。
また、先端部の高さ精度および間隔精度が優れ、電極への多数回の接触に対する耐磨耗性および信頼性が優れており長期間良好な接触性能を維持できる接続装置をマイクロマシニング技術を使用して簡便に歩留りよく製造するために、シリコンからなる犠牲基板上に犠牲層として二酸化シリコン膜を形成し、この犠牲層上において接触子および引出し配線からなる先端構造を形成し、前記犠牲層を溶解することにより先端構造から前記犠牲基板を効率よく分離する技術がある（たとえば、特許文献５参照）。
また、シリコンに近い熱膨張特性を有し、レーザーでパターンが形成されたリード線およびコンタクトパッドを有する可撓性膜が積層された剛性基板において、２つの主要表面から突出する貴金属のコンタクト素子を設け、その剛性基板の第１表面におけるコンタクト素子は密に離間したチップパッドと鏡像関係となるようにし、第２表面におけるコンタクト素子はより広く離間したプローブカードパッドと整合するようにすることにより、低インダクタンスで、エリアアレイ集積回路の検査用に構成できる高密度コンタクトを有し、製造、変更または修理の高速手段を備えたプローブコンタクト装置を形成する技術がある（たとえば、特許文献６参照）。
特開平７−２８３２８０号公報 特開平８−５０１４６号公報 特開平１０−２３９３４８号公報 特開２００２−７１７１９号公報 特開２００２−７１７２０号公報 特開２００２−９０３８７号公報
半導体集積回路装置の検査技術として、たとえばプローブ検査がある。このプローブ検査は、所定の機能どおりに動作するか否かを確認する機能テストや、ＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するテスト等を含む。
近年、半導体集積回路装置のプローブ検査においては、ウエハ出荷対応（品質の差別化）、ＫＧＤ（Known Good Die）対応（ＭＣＰ（Multi-Chip Package）の歩留り向上）、およびトータルコスト低減などの要求から、半導体ウエハ（以下、単にウエハと記す）状態でプローブ検査を行う技術が用いられている。
半導体集積回路装置の一種であるメモリ製品の大容量化や、同じく半導体集積回路装置の一種であるメモリ内蔵ロジック製品の増加に伴い、ウエハ状態でのプローブ検査に要する時間が増大している。そのため、ウエハ状態でのプローブ検査のスループットを向上させることが求められている。このスループットを向上させるためには、ウエハ１枚当たりの検査に要する時間を短縮することが求められる。ウエハ１枚当たりの検査に要する時間Ｔ０は、たとえば、検査装置の１回の検査に要する時間をＴ１、プローバのインデックスに要する時間をＴ２、プローバが有する探針（プローブ針）とウエハとを接触させる回数（以下、タッチダウン回数と記す）をＮ、およびウエハの交換に要する時間をＴ３とすると、Ｔ０＝（Ｔ１＋Ｔ２）×Ｎ＋Ｔ３と表される。この式より、ウエハ状態でのプローブ検査のスループットを向上させるためには、タッチダウン回数を少なくすることが課題となる。
また、半導体集積回路装置の製造コストを低減するために、半導体素子および配線を微細化して、半導体チップ（以下、単にチップと記す）の面積を小さくし、ウエハ１枚当たりの取得チップ数を増加することが進められている。それに伴い、テストパッド（ボンディングパッド）の配置が狭ピッチ化し、テストパッドの面積も縮小されてきている。ここで、カンチレバー状の探針を有するプローバを用いて検査を行う場合には、テストパッドの表面に形成された自然酸化膜を破いて探針とテストパッドとを接触させるために、探針をテストパッドの表面でワイピングさせる。探針をワイピングさせたことにより、テストパッド表面の自然酸化膜を破るだけでなく、テストパッドそのものの表面にワイピングによる傷が生じる。前述のようにテストパッドの面積が縮小されてきていることから、テストパッドの表面でその傷が占める領域は大きくなる。そのため、後の工程でそのテストパッドに接続されたボンディングワイヤの接着力が低下してしまう課題が存在する。
また、半導体素子および配線などを形成する過程において、層間絶縁膜として低誘電率絶縁膜を用いることがある。低誘電率絶縁膜は、機械的強度が低いことから、プローブ検査時において探針がテストパッドと接触した際に、その接触による衝撃でクラックなどのダメージが発生してしまう課題が存在する。
また、チップサイズを小さくするために、能動素子やその能動素子と電気的に接続された配線の上部にテストパッドを設けることがある。プローブ検査時において、このようなテストパッドに探針が接触すると、その接触による衝撃でその下部の能動素子や配線が破壊してしまう課題が存在する。
本発明の目的は、ウエハ状態での半導体集積回路の電気的検査のスループットを向上できる技術を提供することにある。
また、本発明の他の目的は、半導体集積回路装置の電気的検査時においてテストパッド、層間絶縁膜、半導体素子および配線に生じるダメージを低減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置の製造方法は、
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する配線を有する第１シートを、前記複数の接触端子の先端が前記半導体ウエハの主面に向けて突出するように保持する第１カードを用意する工程、
（ｃ）前記複数の接触端子を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端は前記第１シートの第１面に配置され、前記第１シートの前記第１面と反対側の第２面には前記配線の一部から形成された複数の第２電極が配置され、
前記第１カードは、前記複数の第２電極に電気的に接続する第１基板および前記複数の接触端子を前記複数の第１電極へ押圧する押圧機構を有し、
前記第１基板は、第１回路を有し、主面に前記第１回路と電気的に接続する複数の第３電極が形成され、
前記複数の第３電極は、それぞれ対応する前記複数の第２電極と第１ワイヤを介して電気的に接続され、
前記押圧機構は、前記第１シートの前記第２面上にて前記複数の接触端子の上部に配置され、
１つの前記押圧機構は１つ以上の前記接触端子を押圧するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、半導体集積回路装置の電気的検査時においてテストパッド、層間絶縁膜、半導体素子および配線に生じるダメージを低減できる。
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
ウエハとは、集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Silicon On Insulator）基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。
接触機構とは、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、ＣＶＤ（Chemical Vapor Deposition）技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに接続された先端部を有する接触端子を一体的に形成したものをいう。
薄膜プローブとは、検査対象と接触する接触端子とそこから引き回された配線とが設けられ、その配線に外部接触用の電極が形成された薄膜をいい、厚さ１０μｍ〜１００μｍ程度のものをいう。
ポゴピン（POGO pin）とは、接触ピン（プランジャ（接触針））をばね（コイルスプリング）の弾性力で電極（端子）に押し当てることにより、その電極への電気的接続を行うようにした接触針をいい、たとえば金属製の管（保持部材）内に配置されたばねが金属ボールを介して接触ピンへ弾性力を伝える構成となっている。
プローブカードとは、検査対象となるウエハと接触する接触端子および多層配線基板などを有する構造体をいい、半導体検査装置とは、プローブカードおよび検査対象となるウエハを載せる試料支持系を有する検査装置をいう。
プローブ検査とは、ウエハ工程が完了したウエハに対してプローバを用いて行われる電気的試験であって、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するものである。各チップに分割してから（またはパッケージング完了後）行われる選別テスト（最終テスト）とは区別される。
バーンイン検査とは、温度および電圧ストレスを加えて将来不良に到る可能性のあるチップをスクリーニングすることをいう。
多数個取りとは、複数のチップ領域に対して同時に半導体集積回路の電気的検査を行うことをいい、特に、超多数個取りとは、約６４個以上のチップ領域（ピン数では約１０００個以上）に対して同時に半導体集積回路の電気的検査を行うことをいう。
ＫＧＤ（Known Good Die）とは、フリップチップボンディングなどのようにベアチップ状態で実装する形態のチップにおいて、良品であることを保証されたもののことをいう。ここで、良品が保証されているということは、パッケージ品と同程度の検査を実施されスクリーニングされているということである。
インデックス時間とは、チップまたはウエハを連続して検査する時に、１枚のチップまたはウエハの検査が終了した後、次のチップまたはウエハの位置決めが完了して検査を開始可能となるまでの時間のことをいう。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略す。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
図１は本実施の形態１のプローブカード（第１カード）を上方から示した平面図であり、図２は図１中のＡ−Ａ線に沿った断面図である。
図１および図２に示すように、本実施の形態１のプローブカードは、たとえば多層配線基板（第３基板）１、補助基板２、押圧手段および薄膜プローブ（第１シート）３などから形成されている。また、本実施の形態１のプローブカードにおいては、多層配線基板１、補助基板２および薄膜プローブ３にそれぞれ回路（配線）が形成されている。このように、多層配線基板１、補助基板２および薄膜プローブ３にそれぞれ回路を形成しておくことにより、多層配線基板１、補助基板２および薄膜プローブ３のいずれかの回路に故障が起こった場合には、プローブカード全体を修理することなく、故障の起こった部材（多層配線基板１、補助基板２および薄膜プローブ３）を交換するのみで修理を済ませることができる。すなわち、修理に要する時間を短縮することができる。薄膜プローブ３上に取り付けられたガラスエポキシ基板には薄膜プローブ３内に形成された回路と電気的に接続するコネクタ（第４電極）４が設けられ、補助基板２には補助基板２内に設けられた回路と電気的に接続するコネクタ５が設けられ、これらコネクタ４とコネクタ５との間はＦＰＣ（Flexible Printed Circuit）ケーブル６によって電気的に接続されている。コネクタ４とコネクタ５との間で、たとえばアナログクロックなどの電気的特性を劣化させたくない場合には、このようなＦＰＣケーブル６を用いる代わりに同軸ケーブルを用いてもよい。それにより、コネクタ４とコネクタ５との間では、たとえばアナログクロックを正確に伝達することができる。また、補助基板２および多層配線基板１の表面には、それぞれの内部に形成された回路と電気的に接続する接続用端子（第５電極（図示は省略））が設けられており、それぞれの対応する接続用端子同士がジャンパー線７によって電気的に接続されている。
たとえば、ポリイミドを主成分とする薄膜プローブ３は、押さえリング３Ｂによって外周部が多層配線基板１の下面に固定されている。薄膜プローブ３の下面には、たとえば４角錐型または４角錐台形型の複数のプローブ（接触端子（図１および図２中での図示は省略））が形成されている。前述の薄膜プローブ３内に形成された回路（配線）は、プローブの各々と電気的に接続し、各々のプローブと上記コネクタ４とを電気的に接続している。
上記押圧手段は、ベースホルダ８、スライドプレート９、レベルプレート１０、ガイドリング１１、セットスクリュー１２、スプリングプランジャー１３、圧縮ばね１４、ストッパー１５および球面軸受け１６などから形成されている。
ベースホルダ８は、プローブカードを検査対象のウエハに接触させた時の荷重を受け止め、その荷重によるプローブカードの歪みなどを防ぐ。それにより、前述の薄膜プローブ３に設けられたプローブと、そのプローブが接触するウエハ主面の電極（テストパッド（第１電極））との相対的な位置がずれてしまうことを防いでいる。
スライドプレート９とレベルプレート１０とは、セットスクリュー１２によって一体とされ、スライドプレート９とストッパー１５との間に配置された圧縮ばね１４の弾性力によってガイドリング１１上に固定されている。
スプリングプランジャー１３は、ガイドリング１１に設けられた穴部を通してベースホルダ８に達している。本実施の形態１において、上記薄膜プローブ３はポリイミドを主成分としているために柔軟性を有している。そのため、ウエハ主面の電極に前述の薄膜プローブ３に設けられたプローブのすべてを接触させるために、そのプローブが形成された領域の薄膜プローブ３を上面からベースホルダ８を介してスプリングプランジャ１３が押圧する構造となっている。すなわち、スプリングプランジャ１３が有するばねの弾性力によって一定の圧力をベースホルダ８に加えるものである。なお、チップのパッドにすべてのプローブを接触させるために、スプリングプランジャがプローブを押圧する構造のプローブカードについては、たとえば特開２００１−１５９６４３号公報にも記載されている。
多層配線基板１の中心の領域には、開口部１７が設けられており、その開口部１７の側壁には複数のカムフォロア１８が設けられている。このカムフォロア１８は、ベースホルダ８を開口部１７内へ導き、ベースホルダ８の開口部１７内での位置決めをするガイド機能を有している。
多層配線基板１の上面には、多層配線基板１内に形成された回路と電気的に接続する複数のポゴ（POGO）座１９が設けられている。このポゴ座１９は、テスタからの信号をプローブカードへ導入するピンを受ける機能を有する。
図３は上記薄膜プローブ３の要部を拡大して示した断面図であり、図４は図３中の領域Ａを拡大して示した要部断面図である。
前述したように、薄膜プローブ３の下面（第１面）にはたとえば４角錐型または４角錐台形型の突起状の複数のプローブ（接触端子）２０が形成されている。薄膜プローブ３の上面（第２面）においては、プローブ２０から配線２１が引き出され、その一端がポリイミド膜２２上に露出し、ボンディングパッド（第２電極）２１Ａとなっている。
ポリイミド膜２２上にはポリイミド膜２３が成膜され、このポリイミド膜２３上には補強材２４が形成されている。これらポリイミド膜２２、２３は、薄膜プローブ３の主成分となっている。また、補強材２４としては、検査対象となるウエハと同程度の線膨張率（熱膨張係数）を有する材質を選択する。それにより、温度変化があった場合でも、プローブ２０とウエハの主面上に形成された電極（テストパッド）との相対的な位置を一致した状態に保つことができる。それにより、プローブ２０を所定の電極（テストパッド）へ確実に接触させることができる。補強材２４の材質としては、検査対象となるウエハがシリコンを主成分としている時には、シリコンもしくは４２アロイを例示することができる。
プローブ２０の上部において、補強材２４には溝（第２開口部）２５が形成され、この溝２５内を満たし、かつ溝２５の上部へ所定量が出るようにエラストマ（第１弾性材）２６が形成されている。さらに、このエラストマ２６上には、エラストマ（第２弾性材）２７が形成され、エラストマ２６とエラストマ２７とで押圧機構２８を形成している。本実施の形態１において、エラストマ２６は溝２５内に配置されるように形成することから、エラストマ２６として印刷性の良好な材質を選択する。また、本実施の形態１において、エラストマ２６としては、エラストマ２７より軟らかい（弾性率が小さい）材質を選択する。それにより、たとえば検査対象のウエハに反りのような歪みが発生し、プローブ２０が接触する複数の電極（テストパッド）間で高さにばらつきが発生していた場合、もしくは複数のプローブ２０間で高さにばらつきが発生していた場合でも、プローブ２０を電極（テストパッド）に確実に接触させることができる。この時、エラストマ２６は、プローブ２０が接触する複数の電極（テストパッド）間の高さのばらつき、もしくは複数のプローブ２０間の高さのばらつき、もしくはその両方の吸収し、エラストマ２７は、検査対象のウエハの歪みの吸収するような働きをする。その結果、本実施の形態１のプローブカードを用いた半導体集積回路の電気的検査のスループットを向上することが可能となる。また、エラストマ２６は、プローブ２０が電極（テストパッド）に接触する際の衝撃、および薄膜プローブ３が検査対象のウエハの外周部に接触した時に薄膜プローブ３に加わる応力を緩和する機能を有する。
エラストマ２７上には、ガラスエポキシ基板（第１基板）２９が取り付けられている。このガラスエポキシ基板２９内には、多層に配線（第１回路）が形成されており、上面（主面）にはその配線と電気的に接続するパッド（第３電極）３０および前述のコネクタ４が設けられている。ガラスエポキシ基板２９内に形成された配線は、薄膜プローブ３と補助基板２（図２参照）とを電気的に接続する中継用回路としての機能を有する。パッド３０と、薄膜プローブ３に形成されている配線２１の一部であるボンディングパッド２１Ａとは、たとえばＡｕ（金）から形成されたワイヤ（第１ワイヤ）３１によって電気的に接続されている。ワイヤ３１の径は、プローブ検査時にワイヤ３１を流れる電流の大きさに対応した電流容量値となるように設定するものであり、本実施の形態１では２０μｍ〜５０μｍ程度、好ましくは３０μｍ程度とすることを例示できる。それにより、プローブ２０から多層配線基板１（図１および図２参照）内に形成された回路（配線）までが電気的に接続することができるので、プローブ２０が検査対象のウエハの主面上に形成された電極（テストパッド）に接触することによって、本実施の形態１の半導体集積回路のプローブ検査（電気的検査）の実施が可能となる。
上記ガラスエポキシ基板２９上面には、ガラスエポキシ基板２９の機械的強度を増加するための補強板３２が取り付けられている。本実施の形態１において、補強板３２としては、合成および平坦性を有し、熱によるガラスエポキシ基板２９の膨張および収縮を抑制し、検査対象となるウエハと同程度の線膨張率（熱膨張係数）を有する材質を選択する。それにより、温度変化があった場合でも、熱によるガラスエポキシ基板２９の膨張または収縮に起因するプローブ２０と電極（テストパッド）との相対的な位置のずれを抑制することができる。それにより、プローブ２０を所定の電極（テストパッド）へ確実に接触させることができる。補強板３２の材質としては、検査対象となるウエハがシリコンを主成分としている時には、セラミックもしくは４２アロイを例示することができる。
図５は上記薄膜プローブ３の全体の平面パターンを、特に配線２１の配置パターンに着目して示した平面図であり、たとえば縦および横の配列がそれぞれ８列ずつの合計６４個のチップ領域に対して同時に検査を行うことのできる構成を示している。図６はその平面パターンの一部であり、４つのチップ領域に対応する部分を拡大して示した要部平面図である。また、図６中において、プローブ２０は先端部の位置のみの図示とし、１つのチップ領域に対して、プローブ２０が２６ピン配置された場合について示している。
図６に示すように、プローブ２０は、ウエハ主面の電極（テストパッド）に合わせた場所に位置している。ボンディングパッド２１Ａは、前述のワイヤ３１（図４参照）をボンディングしやすい場所に位置するようにパターニングされており、本実施の形態１では、図６を示した紙面の上下方向で各チップ領域の中心を通る直線ＣＬに沿って複数のボンディングパッド２１Ａが配列されている。
上記のような薄膜プローブ３によれば、検査対象のウエハの主面の全面においてプローブ２０の先端部を電極（テストパッド）の位置に合わせて配置し、プローブ２０と電気的に接続するワイヤ３１をボンディングしやすい位置となるようにボンディングパッド２１Ａがパターニングされているので、チップサイズが小型化し、電極（テストパッド）が小型化および狭ピッチ化した場合でも、電極（テストパッド）の配列に関係なくウエハレベルでの半導体集積回路の検査を行うことができる。
図７は上記薄膜プローブ３の全体の平面パターンを、特に補強材２４、ガラスエポキシ基板２９および補強板３２のの配置パターンに着目して示した平面図であり、前述の図５と同様に、たとえば縦および横の配列がそれぞれ８列ずつの合計６４個のチップ領域に対して同時に検査を行うことのできる構成を示している。図８はその平面パターンの一部であり、４つのチップ領域に対応する部分を拡大して示した要部平面図である。また、前述の図６と同様に、図８中において、プローブ２０は先端部の位置のみの図示とし、１つのチップ領域に対して、プローブが２６ピン配置された場合について示している。
図７および図８に示すように、薄膜プローブ３の上面において、エラストマ２６（図４参照）を配置するための溝２５が形成される領域と、ボンディングパッド２１Ａを露出するための領域とが設けられ、これらの領域を除くすべての領域に補強材２４は形成される。また、ボンディングパッド２１Ａが露出した領域においては、補強材２４に溝２４Ａが形成され、ガラスエポキシ基板２９に開口部３３が形成され、補強板３２に開口部３４が形成されている。前述したように、補強材２４は検査対象となるウエハと同程度の線膨張率（熱膨張係数）を有する材質から形成されているので、薄膜プローブ３の上面の広い領域に補強材２７を形成することによって、温度変化があった場合でも、接触端子２４とチップ領域の主面上に形成された電極（テストパッド）との相対的な位置を確実に一致した状態に保つことができる。
ところで、上記プローブ２０（図４参照）をチップ領域の電極（テストパッド）に接触させ、プローブ２０と電極（テストパッド）との電気的導通を取るためには、電極（テストパッド）の表面に形成された自然酸化膜（図示は省略）を破ってプローブ２０を電極（テストパッド）に接触させる必要がある。ここで、本実施の形態１のプローブカードが有するプローブ２０（図４参照）の代わりに、カンチレバー状のプローブ針を有するプローブカードを用いた場合には、その自然酸化膜を破るために、プローブと電極（テストパッド）とが接触した後に、プローブをワイピングさせることによってその自然酸化膜を破ることになる。ところが、そのワイピングによって、自然酸化膜を破るだけでなく、電極（テストパッド）そのものの表面に傷を付けてしまうことが懸念される。電極（テストパッド）の表面にこのような傷が付いてしまった場合、後の工程で電極（テストパッド）にボンディングワイヤを接続した際に、電極（テストパッド）とボンディングワイヤとの接着力が低下してしまうおそれがある。また、チップサイズの縮小化によって、電極（テストパッド）も小型化するので、電極（テストパッド）の表面では傷の付いた領域の占める割合が大きくなり、さらに電極（テストパッド）とボンディングワイヤとの接着力が低下してしまうおそれがある。
一方、本実施の形態１のプローブ２０は、上記押圧機構２８（図４参照）の押圧力によって先端部が上記自然酸化膜に突き刺さるようにして電極（テストパッド）そのものの表面に達し、プローブ２０と電極（テストパッド）との電気的導通を取る。そのため、上記ワイピングが不要になるので、プローブ２０と電極（テストパッド）とが接触している時間を短くすることができる。その結果、カンチレバー状のプローブ針からなる接触端子を用いた場合に比べて、電極（テストパッド）そのものの表面に生じる傷を低減することができる。すなわち、後の工程で接続するボンディングワイヤと電極（テストパッド）との接着力が低下してしまう不具合を未然に防ぐことが可能となる。また、上記ワイピングが不要となるので、電極（テストパッド）を小型化することができる。それにより、チップサイズも小型化することができる。
また、本発明者らが行った実験によれば、特願２００３−０７５４２９号に記載されているようなポゴピンが薄膜プローブに接触することによってプローブとの間でテスト信号の送受信を行うプローブカードにおいては、ポゴピンと薄膜プローブとが電気的に接続するためにポゴピンが有するばねの弾性力によって薄膜プローブに荷重が加えられ、その荷重がプローブにまで伝わっている。そのため、プローブと電極（テストパッド）が接触する際に電極（テストパッド）に加わる荷重は、１つの電極（テストパッド）当たりで約６ｇ〜８ｇであった。一方、上記の本実施の形態１のプローブカードにおいては、プローブ２０と電極（テストパッド）が接触する際に電極（テストパッド）に加わる荷重は、１つの電極（テストパッド）当たりで約１ｇ〜２ｇであった。すなわち、本実施の形態１のプローブカードを用いた場合には、ポゴピンを用いたプローブカードに比べてプローブ２０と電極（テストパッド）が接触する際の電極（テストパッド）に加わる荷重を低減することができる。それにより、検査対象のウエハにおいては、半導体素子および配線などを形成する過程において、層間絶縁膜として機械的強度の低い低誘電率絶縁膜を用いることが可能となる。すなわち、本実施の形態１のプローブカードを用いてプローブ検査を行った場合には、層間絶縁膜、半導体素子および配線などに与えるダメージを低減することができる。また、上記ポゴピンは高価であることから、本実施の形態１のプローブカードは、ポゴピンを用いたプローブカードに比べてプローブカード自体のコストを低減することができる。
ところで、チップサイズを小さくするために、能動素子やその能動素子と電気的に接続された配線の上部に電極（テストパッド）を設けることがある。プローブ検査時において、このような電極（テストパッド）にプローブが接触すると、その接触による衝撃でその下部の能動素子や配線が破壊してしまう不具合が懸念される。前述のように、本実施の形態１のプローブカードを用いた場合には、プローブ２０と電極（テストパッド）が接触する際の電極（テストパッド）に加わる荷重を低減することができるので、そのような不具合を防ぐことができる。
また、半導体集積回路装置をウエハプロセスパッケージ（Wafer Process Package；以下、ＷＰＰと略す）技術によって製造する場合には、ウエハの状態のまま一括して樹脂封止した後、半導体集積回路装置の外部接続用端子となるバンプ電極を形成し、ウエハを個々の半導体集積回路装置（チップ）に切り出す。上記検査対象となるウエハが、このようなＷＰＰ技術によって処理が施されている場合には、そのバンプ電極がテストパッドとなる。前述のように、本実施の形態１のプローブカードを用いた場合には、プローブ２０と電極（テストパッド）が接触する際の電極（テストパッド）に加わる荷重を低減することができるので、このようなウエハに対して本実施の形態１のプローブカードを用いてプローブ検査を行った場合には、バンプ電極の表面に形成されるプローブ２０の圧痕を小さくかつ浅くすることができる。それにより、後の工程でそのバンプ電極をリフロー処理によって溶融させ、実装基板側のパッドと接合することによって半導体集積回路装置を実装基板に実装した際にも、そのバンプ電極と実装基板側のパッドとの間で接合不良が発生することを防ぐことができる。
また、薄膜プローブ３が検査対象のウエハの外周部に接触した時には、ウエハの外周部付近に位置するプローブ２０に加わる荷重が増加し、プローブ２０の先端がつぶれてしまうなどのダメージの発生が懸念されるが、前述のようにプローブ２０と電極（テストパッド）が接触する際の電極（テストパッド）に加わる荷重を低減することができるので、そのようなダメージの発生を防ぐことができる。
次に、上記図４〜図８を用いて説明した薄膜プローブ３の製造工程について、図９〜図１７を用いて説明する。なお、図９〜図１７は、薄膜プローブ３の製造工程中の要部断面図である。また、薄膜プローブの構造およびその製造工程と、上記プローブ２０と同様のプローブの構造およびその製造工程については、特願平６−２２８８５号、特開平７−２８３２８０号公報、特開平８−５０１４６号公報、特開平８−２０１４２７号公報、特願平９−１１９１０７号、特開平１１−２３６１５号公報、特開２００２−１３９５５４号公報、特開平１０−３０８４２３号公報、特願平９−１８９６６０号、特開平１１−９７４７１号公報、特開２０００−１５０５９４号公報、特願２００２−２８９３７７号、特願２００２−２９４３７６号、特願２００３−１８９９４９号、特願２００３−７５４２９号、および特願２００３−３７１５１５号にも記載がある。
まず、図９に示すように、厚さ０．２ｍｍ〜０．６ｍｍ程度のシリコンからなるウエハ（第２基板）４１を用意し、熱酸化法によってこのウエハ４１の両面に膜厚０．５μｍ程度の酸化シリコン膜を形成する。続いて、フォトレジスト膜をマスクとしてウエハ４１の主面側の酸化シリコン膜をエッチングし、ウエハ４１の主面側の酸化シリコン膜にウエハ４１に達する開口部を形成する。次いで、残った酸化シリコン膜をマスクとし、強アルカリ水溶液（たとえば水酸化カリウム水溶液）をもちいてウエハ４１を異方的にエッチングすることによって、ウエハ４１の主面に（１１１）面に囲まれた角錐台状の穴（第１穴部）４３を形成する。
次に、上記穴４３の形成時にマスクとして用いた酸化シリコン膜をフッ酸およびフッ化アンモニウムの混合液によるウェットエッチングにより除去する。続いて、ウエハ４１に熱酸化処理を施すことにより、穴４３の内部を含むウエハ４１の全面に膜厚０．５μｍ程度の酸化シリコン膜４４を形成する。次いで、穴４３の内部を含むウエハ４１の主面に導電性膜（第１金属膜）４５を成膜する。この導電性膜４５は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。次いで、導電性膜４５上にフォトレジスト膜を成膜し、フォトリソグラフィ技術によって後の工程でプローブ２０（図４参照）が形成される領域のフォトレジスト膜を除去し、開口部を形成する。
次に、導電性膜４５を電極とした電解めっき法により、上記フォトレジスト膜の開口部の底部に現れた導電性膜４５上に硬度の高い導電性膜（第１金属膜）４７、４８、４９を順次堆積する。本実施の形態１においては、導電性膜４７、４９をニッケル膜とし、導電性膜４８をロジウム膜とすることを例示できる。ここまでの工程により、導電性膜４８、４９から前述のプローブ２０を形成することができる。なお、導電性膜４５、４７は、後の工程で除去されるが、その工程については後述する。
次に、上記フォトレジスト膜を除去した後、プローブ２０および導電性膜４５を覆うようにポリイミド膜（第１ポリイミド膜）２２を成膜する。続いて、そのポリイミド膜２２にプローブ２０に達する開口部（第１開口部）を形成する。この開口部は、レーザを用いた穴あけ加工またはアルミニウム膜をマスクとしたドライエッチングによって形成することができる。
次に、その開口部の内部を含むポリイミド膜２２上に導電性膜（第２金属膜）５１を成膜する。この導電性膜５１は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。続いて、その導電性膜５１上にフォトレジスト膜を形成した後に、そのフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、フォトレジスト膜に導電性膜５１に達する開口部を形成する。次いで、めっき法により、その開口部内の導電性膜５１上に導電性膜（第２金属膜）５２を成膜する。本実施の形態１においては、導電性膜５２として銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。
次に、上記フォトレジスト膜を除去した後、導電性膜５２をマスクとして導電性膜５１をエッチングすることにより、導電性膜５１、５２からなる配線２１および位置合わせ用のアライメントマーク５３を形成する。配線２１は、上記開口部の底部にてプローブ２０と電気的に接続することができる。
次に、ウエハ４１の主面に、たとえばポリイミド系の接着シートまたはエポキシ系の接着シートを貼付することにより、接着層となるポリイミド膜（第２ポリイミド膜）２３を形成する。続いて、このポリイミド膜２３の上面に金属シート（第２シート）５５を固着する。この金属シート５５としては、線膨張率が低く、かつウエハ４１の線膨張率（第１線膨張率）に近い材質を選ぶものであり、本実施の形態１では、たとえば４２アロイ（ニッケル４２％かつ鉄５８％の合金で、線膨張率４ｐｐｍ／℃）またはインバー（ニッケル３６％かつ鉄６４％の合金で、線膨張率１．５ｐｐｍ／℃）を例示することができる。また、金属シート５５を用いる代わりにウエハ４１と同じ材質のシリコン膜を形成してもよいし、シリコンと同程度の線膨張率を有する材質、たとえば鉄、ニッケルおよびコバルトの合金、またはセラミックおよび樹脂の混合材料などでもよい。このような金属シート５５には、アライメントマーク５３を視覚的に確認するための覗き窓５６が形成されている。このような金属シート５５を固着するには、たとえば上記プローブ２０およびアライメントマーク５３が形成されたウエハ４１に覗き窓５６が形成された金属シート５５をアライメントマーク５３および覗き窓５６を用いて位置合わせしつつ重ね合わせ、１０〜２００ｋｇｆ／ｃｍ2程度で加圧しながらポリイミド膜２３のガラス転移点温度以上の温度で加熱を行い、加熱加圧圧着することによって実現できる。
このような金属シート５５をポリイミド膜２３を用いて固着することによって、形成される薄膜プローブ３の強度向上および大面積化を図ることができる。また、金属シート５５を固着することによって、検査時の温度に起因する薄膜プローブ３と検査対象のウエハとの相対的な位置ずれの防止等、様様な状況下での薄膜プローブ３と検査対象のウエハとの相対的な位置制度を確保することが可能となる。
次に、フォトレジスト膜５７をマスクとして金属シート５５をエッチングする。本実施の形態１において、このエッチングは、塩化第二鉄溶液を用いたスプレーエッチングとすることができる。
次に、フォトレジスト膜５７を除去した後、図１０に示すように、金属シート５５をマスクとしてポリイミド膜２３に穴あけ加工を施し、配線２１に達する開口部（第３開口部）５８を形成する。この際の穴あけ加工手段としては、たとえばエキシマレーザあるいは炭酸ガスレーザを用いたレーザ加工、またはドライエッチング加工を適用することができる。
次に、図１１に示すように、フォトレジスト膜５９を用いて金属シート５５をエッチングし、金属シート５５からなる前述の補強材２４（溝２５を含む）を形成する。このエッチングによって形成された補強材２４の平面パターンが図７および図８を用いて説明した補強材２４の平面パターンとなる。
次に、図１２に示すように、フォトレジスト膜５９を除去し、開口部５８の底部に配線２１の端部を露出することによって、この配線２１の端部からなる前述のボンディングパッド２１Ａを形成する。
続いて、溝２５内に、エラストマ２６を形成する。この時、エラストマ２６は所定量が溝２５の上部へ出るように形成する。本実施の形態１においては、エラストマ２６を形成する方法として、溝２５内に弾性樹脂を印刷もしくはディスペンサ塗布する方法、またはシリコンシートを設置する方法を例示することができるが、前述したように、エラストマ２６の材質としては、エラストマ２７（図４参照）より軟らかい（弾性率が小さい）ものを選択する。それにより、たとえば検査対象のウエハに反りのような歪みが発生し、プローブ２０が接触するウエハの主面の複数の電極（テストパッド）間で高さにばらつきが発生していた場合でも、プローブ２０を電極（テストパッド）に確実に接触させることが可能となる。また、エラストマ２６は、多数のプローブ２０の先端が検査対象のウエハの主面に配列された電極（テストパッド）に接触する際の衝撃を緩和しつつ、個々のプローブ２０の先端の高さのばらつきを局部的な変形によって吸収し、電極（テストパッド）の高さのばらつきに倣った均一な食い込みによるプローブ２０と電極（テストパッド）との接触を実現する。
続いて、エラストマ２６上に図４を用いて前述したエラストマ２７を形成する。本実施の形態１において、エラストマ２７を形成する方法としては、エラストマ２６を形成した方法と同様の方法を例示することができる。
続いて、図１〜図４を用いて説明したコネクタ４、パッド３０、および開口部（第４開口部）３３（図７および図８も参照）が形成されたガラスエポキシ基板２９を、開口部３３がボンディングパッド２１Ａ上に配置されるように位置合わせしてエラストマ２７上に貼付する。次いで、開口部３４（図７および図８も参照）が形成された補強板３２を、開口部３４がボンディングパッド２１Ａ上に配置されるように位置合わせしてガラスエポキシ基板２９上に貼付する。
次に、図１４に示すように、パッド３０とボンディングパッド２１Ａとに、たとえばＡｕからなるワイヤ３１（図３および図４も参照）をボンディングし、パッド３０とボンディングパッド２１Ａとを電気的に接続する。このワイヤ３１のボンディング工程をさらに詳しく説明すると、まず、ウエハ４１を１２５℃程度に加熱する。続いて、超音波併用熱圧着ワイヤボンディング法により、パッド３０にワイヤ３１の一端をボンディングする。この時、ワイヤ３１をバッド３０にボンディングするキャピラリ（図示は省略）は、たとえば周波数が約１２０ｋＨｚの超音波振動をボンディング部に与えつつ、５０ｇ〜１５０ｇ程度、好ましくは８０ｇ程度の荷重を０．１秒〜０．２秒程度ボンディング部に加えることでボンディングを行う。また、超音波の周波数は約１２０ｋＨｚに限定するものでなく、他の周波数、たとえば約９０ｋＨｚまたは約１９０ｋＨｚなどでもよい。次いで、ワイヤ３１の他端をボンディングパッド２１Ａにボンディングする。本実施の形態１においては、ボンディングパッド２１Ａへのワイヤ３１のボンディングは、パッド３０にワイヤ３１をボンディングした時の条件と同じ条件で行うことを例示できる。
次に、図１５に示すように、薄膜プローブ枠６０およびプロセスリング６１を接着剤を用いて補強材２４に接着する。続いて、その薄膜プローブ枠６０およびプロセスリング６１に保護フィルム（図示は省略）を接着し、さらに中央をくり抜いたリング状の保護フィルム（図示は省略）をウエハ４１の裏面に接着する。次いで、それら保護フィルムをマスクとし、フッ酸とフッ化アンモニウムの混合液を用いたエッチングによって、ウエハ４１の裏面の酸化シリコン膜４４を除去する。
次に、上記保護フィルムを除去した後、ウエハ４１にシリコンエッチング用固定治具を取り付ける。このシリコンエッチング用固定治具は、中間固定板６２、ステンレス製の固定治具６３、ステンレス製の蓋６４およびＯリング６５などから形成される。ウエハ４１にシリコンエッチング用固定治具を取り付けるには、中間固定板６２に薄膜プローブ枠６０を螺子止めし、固定治具６３と蓋６４との間にＯリング６５を介してウエハ４１を装着する。ウエハ４１にシリコンエッチング用固定治具を取り付けた後、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いたエッチングにより、薄膜プローブ３を形成するための型材であるウエハ４１を除去する。
続いて、酸化シリコン膜４４、導電性膜４５および導電性膜４７を順次エッチングにより除去する。この時、酸化シリコン膜４４はフッ酸およびフッ化アンモニウムの混合液を用いてエッチングし、導電性膜４５に含まれるクロム膜は過マンガン酸カリウム水溶液を用いてエッチングし、導電性膜４５に含まれる銅膜および導電性膜４７であるニッケル膜はアルカリ性銅エッチング液を用いてエッチングする。ここまでの工程により、プローブ２０を形成する導電性膜４８であるロジウム膜がプローブ２０の表面に現れる。ロジウム膜が表面に形成されたプローブ２０においては、プローブ２０が接触するウエハの主面の複数の電極（テストパッド）の材料であるはんだおよびアルミニウムなどが付着し難く、ニッケルより硬度が高く、かつ酸化され難く接触抵抗を安定させることができる。
次に、上記シリコンエッチング用固定治具を取り外した後、図１６に示すように、薄膜プローブ枠６０およびプロセスリング６１が取り付けられた面に保護フィルム６６を接着し、プローブ２０が形成された面に保護フィルム６７を接着する。この時、保護フィルム６７のプローブ２０と対向する領域には、プローブ２０の先端部が保護フィルム６７と接触して汚染や破損してしまうことを防ぐための汚染防止材６８が配置されている。続いて、アライメントマーク５３上の保護フィルム６６を除去する。
次に、図１７に示すように、薄膜プローブ枠６０とポリイミド膜２３との間に接着剤６９を塗布する。続いて、薄膜プローブ枠６０を下方へ押し出しながら薄膜プローブ枠６０の端部を変形したポリイミド膜２３に固着する。
その後、保護フィルム６６、６７、および薄膜プローブ枠６０の外周部に沿って一体となったポリイミド膜２２とポリイミド膜２３と接着剤６９とを切り出し、本実施の形態１の薄膜プローブ２０を製造する。
ここで、図３６は、複数のチップ（チップ領域）ＣＦが区画されたウエハＷＨの平面図である。なお、本実施の形態１のプローブカードを用いたプローブ検査は、これら複数のチップＣＦが区画されたウエハＷＨに対して行うものである。ウエハ状態での半導体集積回路の検査（たとえばプローブ検査）のスループットを向上させるためには、ウエハ１枚当たりの検査に要する時間を短縮することが求められる。ウエハ１枚当たりの検査に要する時間Ｔ０は、たとえば、半導体検査装置の１回の検査に要する時間をＴ１、プローブカードのインデックスに要する時間をＴ２、プローバが有する探針（本実施の形態１においてはプローブ２０（図４参照））とウエハとを接触させるタッチダウン回数をＮ、およびウエハの交換に要する時間をＴ３とすると、Ｔ０＝（Ｔ１＋Ｔ２）×Ｎ＋Ｔ３と表される。この式より、ウエハ状態での半導体集積回路装置の検査のスループットを向上させるためには、タッチダウン回数を少なくすることが求められる。また、１枚のウエハに形成されたチップ領域数をＭ１、プローブカードが同時に接触できるチップ領域数をＭ２とすると、ショット効率Ｋは、Ｋ＝Ｍ１／（Ｍ２×Ｎ）と表される。このショット効率Ｋが悪いということは、プローブカードの利用効率が悪く、タッチダウン回数が増加しているということを意味する。すなわち、このショット効率Ｋを求める式からもタッチダウン回数を少なくすることが求められる。
ここで、ウエハ状態での半導体集積回路の検査におけるチップ領域の多数個取り（超多数個取りを含む）の種々の例と、その際のショット効率について図１８〜図２５を用いて説明する。
図１８は、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
図１８に示した例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカードが一度に接触できるコンタクト領域ＣＡを紙面の横方向で２個かつ縦方向で８個の計１６個のチップ領域に対応させ、プローブカードの２５回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約７８％となる。
図１９も、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
図１９に示した例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカードが一度に接触できるコンタクト領域ＣＡを紙面の横方向で２個かつ縦方向で１２個の計２４個のチップ領域に対応させ、プローブカードの１８回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約７２％となる。
図２０も、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
図２０に示した例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカードが一度に接触できるコンタクト領域ＣＡを紙面の横方向で４個かつ縦方向で８個の計３２個のチップ領域に対応させ、プローブカードの１３回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約７５％となる。
図２１も、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
図２１に示した例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカードが一度に接触できるコンタクト領域ＣＡを紙面の横方向で８個かつ縦方向で８個の計６４個のチップ領域に対応させ、プローブカードの８回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約６１％となる。
図２２も、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
図２２に示した例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカードが一度に接触できるコンタクト領域ＣＡを紙面の横方向で１０個かつ縦方向で１０個の計１００個のチップ領域に対応させ、プローブカードの４回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約７８％となる。
図２３も、プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
図２３に示す例は、ウエハＷＨの面内に３１２個のチップ領域が設けられ、プローブカード（プローブ２０）が一度に接触できるコンタクト領域ＣＡを１列おきのチップ領域に対応させ、プローブカードの２回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。この場合、プローブカードが同時に接触できるチップ領域数は１６８個である。上記のショット効率Ｋを求める式から、この場合のショット効率を求めると約９３％となる。
図２４も本実施の形態１のプローブカードが１回の接触によって検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
図２４に示す例は、ウエハＷＨの面内に８５６個のチップ領域が設けられ、プローブカード（プローブ２０）が一度に接触できるコンタクト領域ＣＡを４列おきのチップ領域に対応させ、プローブカードの４回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。この場合、プローブカードが同時に接触できるチップ領域数は２３０個である。前述のショット効率Ｋを求める式から、この場合のショット効率を求めると約９３％となる。
図２５も本実施の形態１のプローブカードが１回の接触によって検査するチップ領域のウエハ面内における配列の一例を示す平面図である。なお、チップ領域はハッチングを付して示してある。
図２５に示す例は、ウエハＷＨの面内に８２８個のチップ領域が設けられ、プローブカード（プローブ２０）が一度に接触できるコンタクト領域ＣＡを等間隔で選択された所定のチップ領域に対応させ、プローブカードの８回の接触でウエハＷＨの面内のすべてのチップ領域の半導体集積回路の検査をできるようにしたものである。この場合、プローブカードが同時に接触できるチップ領域数は１１８個である。前述のショット効率Ｋを求める式から、この場合のショット効率を求めると約８８％となる。
図１８〜図２５を用いて説明したように、図１８〜図２２に示したような矩形のコンタクト領域ＣＡを設定した場合には、ショット効率が約８０％未満となるが、図２３〜図２５に示したようにウエハＷＨの全面で所定の配列もしくは間隔でチップ領域を選択することによってコンタクト領域ＣＡを設定した場合には、ショット効率を約８０％以上にすることができる。この時、タッチダウン回数に着目すると、図２３〜図２５に示した例の場合には、矩形のコンタクト領域ＣＡを設定した場合（図２１および図２２に示した例は除く）より大幅に減少することができる。すなわち、図２３〜図２５に示したようにウエハＷＨの全面で所定の配列もしくは間隔でチップ領域を選択しコンタクト領域ＣＡを設定することによって、ウエハ１枚当たりの検査に要する時間を短縮することができる。その結果、ウエハ状態での半導体集積回路の検査のスループットを向上させることが可能となる。
また、カンチレバー状のプローブ針とした場合には、チップ領域が縮小し、チップ領域内の電極（テストパッド）が狭ピッチ化すると、プローブカードへのプローブ針の針立てが困難になることが懸念される。さらに、カンチレバー状のプローブ針とした場合には、チップ領域に形成された電極（テストパッド）が、たとえば対向する２辺に沿って１列ずつ計２列が配列されているとすると、図１８および図１９に示したような２列のチップ領域の配列のコンタクト領域ＣＡに対応した針立てはできる。しかしながら、それ以上の配列のチップ領域がコンタクト領域ＣＡとなる場合（たとえば図２０〜図２２に示した例）や、ウエハＷＨの全面で所定の配列もしくは間隔で選択されたチップ領域がコンタクト領域ＣＡとなる場合（たとえば図２３〜図２５に示した例）には、プローブ針の延在する方向を考慮すると、針立てが不可能となる。すなわち、カンチレバー状のプローブ針とした場合には、ショット効率が高くタッチダウン回数の少ない図２３〜図２５に示した多数個取りの例を実現することは不可能となる。その一方で、図１〜図１７を用いて説明した本実施の形態１のプローブカードにおいては、前述したように、検査対象のウエハＷＨの主面の全面においてプローブ２０（図４参照）の先端部を電極（テストパッド）の位置に合わせて配置することができるので、図２３〜図２５に示した多数個取りの例を実現することが可能となる。また、検査対象のウエハＷＨに形成されたすべてのチップ領域のすべての電極（テストパッド）の位置に合わせてプローブ２０の先端部を配置すれば、タッチダウン回数を１回とすることも可能である。
次に、図２６により、本実施の形態１の半導体集積回路装置の製造方法の一例を説明する。図２６は半導体集積回路装置の製造方法を示すフローチャートである。本実施の形態１においては、半導体集積回路装置としてロジックＩＣおよび電気的一括消去型ＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory；以下、フラッシュメモリという）を混載するＭＣＰ（Multi Chip Package）を例に説明する。
まず、前処理工程により、ロジックＩＣおよびフラッシュメモリのそれぞれを形成する多数の素子を、ウエハのデバイス面（主面）に形成する。すなわち、この工程では、ロジックＩＣおよびフラッシュメモリのそれぞれの仕様に基づいて、たとえば単結晶シリコンからなる半導体ウエハに対して、酸化、拡散、不純物注入、配線パターン形成、絶縁層形成および配線層形成などの各ウエハ処理工程を繰り返して所望の集積回路を形成するものである（ステップＳ１）。また、この時、ウエハのデバイス面（主面）内にて区画された各チップ領域には、プローブ検査時に用いられるＢＩＳＴ（Built In Self Test）回路も形成する。本実施の形態１において、このＢＩＳＴ回路は、フラッシュメモリ部のプローブ検査時に用いられるものとする。
次に、上記ウエハを複数のチップ領域に分割するスクライブ領域に形成されたＴＥＧ（Test Element Group）を形成するＭＩＳのＤＣ動作特性試験を行う。すなわち、ＴＥＧを形成するＭＩＳのしきい値電圧を測定することにより、ロジックＩＣおよびフラッシュメモリのそれぞれを形成するＭＩＳのしきい値電圧を検査するものである（ステップＳ２）。
次に、多数の素子が形成されたウエハに対しての検査（ウエハレベル検査）を行う（ステップＳ３）。ここでは、バーンイン検査およびプローブ検査をその順番に行うものであり、必要に応じてバーンイン検査の前に簡易なプローブ検査を入れる場合もある。バーンイン検査では、たとえばウエハを高温（たとえば１２５〜１５０℃）雰囲気中において、定格もしくはそれを超える電源電圧を印加して集積回路に電流を流し、温度および電圧ストレスを加えて将来不良に到る可能性のあるチップをスクリーニングする。また、プローブ検査では、たとえば所定のテストパターンを用いて所定の機能通りに動作するか否かを確認する機能テストや、入出力端子間のオープン／ショート検査、リーク電流検査、電源電流の測定などのＤＣテスト、ＡＣタイミングを試験するＡＣテストなどを行う。このウエハレベルプローブ検査工程においては、図１〜図１７を用いて説明した本実施の形態１のプローブカードを有する半導体検査装置が用いられる。また、ウエハレベルバーンイン検査工程においても、本実施の形態１のプローブカードを適用してもよい。このようなウエハレベルでの検査を行うことにより、バーンイン検査等の不良データを上記前処理工程へフィードバックすることが可能となる。それにより、前処理工程の不具合を改善することができる。
ここで、図２７は、上記プローブ検査工程の詳細を示したフローチャートである。図２７に示すように、まず、高温（たとえば８０℃〜１５０℃程度）雰囲気中において、フラッシュメモリ部についてのプローブ検査を行う（ステップＳ３１）。この時、上記ＢＩＳＴ回路および図１〜図１７を用いて説明した本実施の形態１のプローブカードを用い、図１８〜図２５を用いて説明したようなチップ領域の多数個取りに従って、プローブ検査を進める。
続いて、常温（たとえば２０℃〜３０℃程度）雰囲気中または低温（たとえば−４０℃程度）雰囲気中において、ロジックＩＣ部についてのプローブ検査を行う（ステップＳ３２）。本実施の形態１においては、このロジックＩＣ部についてのプローブ検査時は、ＢＩＳＴ回路を用いず、チップ領域についても多数個取りとせずに１つのチップ領域毎にプローブ検査を行っていくことを例示する。ロジックＩＣについては、前述のテストパッド数が多くなることから、チップ領域を多数個取りとせず、１つのチップ領域に対応したプローブ２０（図６参照）が形成された薄膜プローブ３（図３および図４参照）を有する本実施の形態１のプローブカードを用いてプローブ検査を進める。
続いて、常温（たとえば２０℃〜３０℃程度）雰囲気中または低温（たとえば−４０℃程度）雰囲気中において、フラッシュメモリ部についてのプローブ検査を行う（ステップＳ３３）。この時、上記ＢＩＳＴ回路およびステップＳ３１で用いたプローブカードを用いてプローブ検査を実施することができる。
続いて、高温（たとえば８０℃〜１５０℃程度）雰囲気中において、ロジックＩＣ部についてのプローブ検査を行う（ステップＳ３４）。この時、ステップＳ３２で用いたプローブカードを用いてプローブ検査を実施することができる。
上記のようなステップＳ３において、バーンイン検査時間（８時間〜４８時間程度）と同様に検査時間の長い検査、たとえばロングサイクルテストやリフレッシュテスト（１時間〜数１０時間程度）などを行ってもよい。このような検査時間の長い検査をウエハレベルで行うことにより、そのような検査を個々のチップに分割してから行う場合に比べて本実施の形態１の半導体集積回路装置の製造のスループットを大幅に向上することができる。
次に、上記バーンイン検査およびプローブ検査の結果、不良の素子に対してレーザ光を照射して救済する。すなわち、この工程では、たとえばプローブ検査の結果を解析してフラッシュメモリの不良ビットを見つけ出し、この不良ビットに対応する冗長救済ビットのヒューズをレーザ光で切断、または電気ヒューズを外部電圧入力で切断することにより、冗長救済処理を施してリペアを行うものである（ステップＳ４）。この救済工程後、上記ステップＳ３で示したウエハレベルバーンイン検査工程およびウエハレベルプローブ検査工程と同様のウエハレベルバーンイン検査工程およびウエハレベルプローブ検査工程を行ってもよい。この工程は、冗長救済処理により不良ビットを冗長救済用ビットに切り替えることができたことを確認するものである。ここで、冗長救済処理後においてのみ実施可能なフラッシュメモリのメモリセルの干渉試験、たとえばディスターブリフレッシュテストなどを行ってもよい。また、フラッシュメモリのメモリセルに対しては、ウエハレベルで書き込みおよび消去の試験を行ってもよい（ステップＳ５）。
次に、ロジックＩＣおよびフラッシュメモリが形成されたウエハを個々のチップへ切断する（ステップＳ６）。ここで、切断せずに良品のウエハをそのまま製品として出荷することも可能である（ステップＳ７）。
次に、ロジックＩＣおよびフラッシュメモリが形成されたチップを実装基板上に搭載するダイボンディング工程、各チップのパッドと実装基板上のパッドとをワイヤにより電気的に接続するワイヤボンディング工程、各チップおよびワイヤの部分を保護するためにレジンによりモールドするレジンモールド工程および外部リードを成形・表面処理するリード成形工程などを経て、チップをパッケージングする（ステップＳ８）。なお、ワイヤボンディングに限らず、フリップチップボンディングなども可能である。このようにして組み立てたパッケージは、製品として出荷し、ユーザに提供することができる（ステップＳ９）。
上記のような本実施の形態１の半導体集積回路装置の製造方法によれば、パッケージを組み立てる前にバーンイン検査およびプローブ検査を行うので、バーンイン検査による不良またはプローブ検査による不良が発見されたチップについても救済することができる。それにより、ＫＧＤによってパッケージを組み立てることができるようになるので、パッケージの歩留りを大幅に向上することができる。
また、ウエハレベルでのバーンイン検査およびプローブ検査の適用によって、合計のインデックス時間を短縮することができる。さらに、ウエハレベル検査を実施することにより、同時に検査できるチップの数を増やすことができる。これらのことから、ウエハ検査工程のスループットを向上することが可能となるので、本実施の形態１の半導体集積回路装置の製造コストを低減することが可能となる。
（実施の形態２）
次に本実施の形態２について説明する。
検査対象となるウエハの主面に形成された電極（テストパッド）の中には、たとえば電源配線や設置配線などのように相対的に大きな電流が流れるものもある。本実施の形態２では、図２８に示すように、このような電極（テストパッド）と接触するプローブ２０と電気的に接続するボンディングパッド２１Ａとパッド３０との間においては、複数本のワイヤ３１をボンディングする。それにより、相対的に大きな電流が流れるボンディングパッド２１Ａとパッド３０との間においては、電流容量を大きくすることができる。
また、上記のような相対的に大きな電流が流れる電極（テストパッド）と接触するプローブ２０についても、他のプローブ２０と同じ寸法で形成されていると電気的負荷が大きくなる。この電気的負荷が大きくなると、そのプローブ２０が熱を持って電極（テストパッド）と溶接されてしまったり、あるいはプローブ２０が破損してしまう不具合の発生が懸念される。そこで、図２９に示すように、本実施の形態２では、相対的に大きな電流が流れる電極（テストパッド）と対向するプローブ（接触端子）２０Ａに相対的に大きな寸法の先端部２０Ｂを設ける。また、プローブ２０Ａおよびプローブ２０Ａと電気的に接続する配線２１Ｂについても、それぞれプローブ２０および配線２１より大きな配線幅で形成する。この時、電極（テストパッド）の表面には薄い自然酸化膜が形成されていることから、先端部２０Ｂはその自然酸化膜を破って側面で電極（テストパッド）と電気的に接触することになる。プローブ２０の先端部２０Ｃより相対的に大きな寸法の先端部２０Ｂを設けることにより、その相対的に大きな寸法の先端部２０Ｂの電気的接触面積は、相対的に小さな寸法の先端部２０Ｃの電気的接触面積より大きくできるので、相対的に大きな電流が流れる電極（テストパッド）と先端部２０Ｂとの接触抵抗を低減することができる。また、先端部２０Ｂの電気的接触面積と先端部２０Ｃの電気的接触面積との比は、相対的に大きな寸法の先端部２０Ｂを流れる電流値と相対的に小さな寸法の先端部２０Ｃとの比よりも大きくなるようにすることが好ましい。
また、上記のような相対的に大きな寸法の先端部２０Ｂを形成した場合には、相対的に大きな寸法の先端部２０Ｂの高さと相対的に小さな寸法の先端部２０Ｃの高さとが揃うようにプローブ２０、２０Ａを形成する。それにより、すべてのプローブ２０、２０Ａを電極（テストパッド）に確実に接触させることが可能となる。
ところで、上記電極（テストパッド）が多数配置されている場合には、それら電極（テストパッド）は複数列で配列されている場合もある。図３０は４列で配列された電極（テストパッド）に対応した薄膜プローブ３の要部平面図である。また、図３１は図３０中のＢ−Ｂ線に沿った位置での断面図であり、図３２は図３０中のＣ−Ｃ線に沿った位置での断面図である。チップ領域のサイズが同じであれば、電極（テストパッド）の配列数が増えるに従って、隣接するプローブ２０の先端部２０Ｃ間の距離ＬＸが狭くなるので、隣接するプローブ２０が接触してしまうことがさらに懸念される。そこで、図３０に示すように、たとえばプローブ２０の平面六角形のパターンを４５°回転させたものとすることで、隣接するプローブ２０が互いに接触してしまう不具合を防ぐことが可能となる。また、ここではプローブ２０平面パターンを４５°回転させた例について説明したが、４５°に限定するものではなく、隣接するプローブ２０の接触を防ぐことができるのであれば他の回転角でもよい。
また、図３０に示したように、４列の電極（テストパッド）に対応するプローブ２０を配置した場合には、プローブ２０の各々に上層から電気的に接続する配線２１のすべてを同一の配線層で形成することが困難になる。これは、上記距離ＬＸが狭くなることによって、隣接するプローブ２０が互いに接触する虞が生じるのと共に、プローブ２０に電気的に接続する配線２１同士も接触する虞が生じるからである。また、上記のように電流容量に対応して配線幅が相対的に大きい配線２１Ｂが形成されている場合には、配線２１Ｂと隣接する配線２１とが接触する虞はさらに大きくなる。そこで、本実施の形態２においては、図３１および図３２に示すように、それら配線を２層の配線層（配線２１Ｃ、２１Ｄ）から形成することを例示することができる。なお、配線２１Ｄおよび前述のポリイミド膜２３（図９〜図１７も参照）上には、ポリイミド膜２３Ａが形成されている。相対的に下層の配線２１Ｃはポリイミド膜２２に形成されたスルーホール５０Ａの底部でプローブ２０と接触し、相対的に上層の配線２１Ｄはポリイミド膜２３およびポリイミド膜２２に形成されたスルーホール５０Ｂの底部でプローブ２０と接触している。それにより、同一の配線層においては、隣り合う配線２１Ｃまたは配線２１Ｄの間隔を大きく確保することが可能となるので、隣り合う配線２１Ｃまたは配線２１Ｄが接触してしまう不具合を防ぐことができる。また、電極（テストパッド）が５列以上となり、それに対応するプローブ数が増加して上記距離ＬＸが狭くなる場合には、さらに多層に配線層を形成することによって、配線間隔を広げてもよい。
（実施の形態３）
次に本実施の形態３について説明する。
図３３に示すように、本実施の形態３のプローブカードは、前記実施の形態１のプローブカードにおけるガラスエポキシ基板２９（図４も参照）上に、ガラスエポキシ基板２９中に形成された回路（配線）と電気的に接続する電子素子７１を取り付けたものである。本実施の形態３においては、この電子素子７１としてリレー（継電器）、コンデンサおよびＢＯＳＴ（Built Out Self Test）回路（第２回路）を形成する素子などを例示することができる。このような電子素子７１は、プローブ２０からの電気的距離が短い位置に取り付けられているほど、たとえばアナログクロックなどの電気的特性を良好に伝達することができる。そのため、たとえば電子素子７１を多層配線基板１（図１および図２参照）に取り付けた場合に比べて、ガラスエポキシ基板２９に取り付けた方が良好な伝記的特性を得ることができる。
また、電子素子７１がリレーである場合には、そのリレーの動作によって所望のプローブ検査に必要なプローブ２０のみを電気的に多層配線基板１へ導くことができる。すなわち、すべてのプローブ２０とガラスエポキシ基板２９中の回路（配線）とが電気的に接続するようにワイヤ３１をボンディングしておき、所望のプローブ検査に必要のないプローブ２０はリレーによって多層配線基板１と電気的に切り離すものである。たとえば、前記実施の形態１において図２７を用いて説明したようなロジックＩＣ部のプローブ検査（たとえばＤＣテスト）の場合には、チップ領域上のすべての電極（テストパッド）にプローブ２０を接触させるので、リレーによりすべてのプローブ２０を多層配線基板１に電気的に接続する。また、前記実施の形態１において図２７を用いて説明したようなフラッシュメモリ部のプローブ検査の場合には、ＢＩＳＴ回路を用いることからチップ領域上のすべての電極（テストパッド）にプローブ２０を接触させる必要がなくなる。すなわち、プローブ検査に必要のないプローブ２０はリレーによって多層配線基板１と切り離し、プローブ検査に必要なプローブ２０のみリレーによって多層配線基板１と電気的に接続する。それにより、リレーの動作のみで１つのプローブカード（薄膜プローブ３）でロジックＩＣ部およびフラッシュメモリ部のプローブ検査が可能となる。その結果、ロジックＩＣ部のプローブ検査およびフラッシュメモリ部のプローブ検査毎にプローブカード（薄膜プローブ３）を交換する必要がなくなるので、プローブ検査工程を簡略化することができる。また、ロジックＩＣ部のプローブ検査およびフラッシュメモリ部のプローブ検査毎にプローブカード（薄膜プローブ３）を交換する必要がなくなるので、プローブカードに掛かるコストを低減することができる。
（実施の形態４）
次に本実施の形態４について説明する。
図３４に示すように、本実施の形態４のプローブカードは、前記実施の形態１のプローブカードにおけるエラストマ２７をワイヤ３１に向かった方向に延長し、その延長した部分と補強材２４との間にエラストマ２６と同様のエラストマ２６Ａを配置したものである。このようなエラストマ２６Ａを配置することによって、ワイヤ３１をパッド３０にボンディングする際のガラスエポキシ基板２９の振動を抑制することが可能となる。このようなガラスエポキシ基板２９の振動を抑制することによって、ワイヤ３１をパッド３０にボンディングする際のエネルギーがボンディング部から拡散してしまうことを防ぐことができるので、ワイヤ３１を形成する金属とパッド３０を形成する金属とで良好に共晶を形成することができる。それにより、ワイヤ３０とパッド３１との接続強度を向上することが可能となる。
（実施の形態５）
次に本実施の形態５について説明する。
前記実施の形態１においては、プローブ２０と多層配線基板１との間の信号の送受信は、ＦＰＣケーブル６およびジャンパー線７を介して行っていたが、図３５に示すように、本実施の形態５のプローブカードは、一部のプローブ２０と多層配線基板１との間の信号の送受信は、多層配線基板１の裏面に貼付された薄膜プローブ３の外周領域１Ａにおいて、その外周領域１Ａまで延在する配線２１（図４参照）を多層配線基板１の裏面に設けられ多層配線基板１内の配線（第３回路）と電気的に接続する接続用端子（第６電極）に接続することで行う。このように配線２１を多層配線基板１の裏面に設けられた接続用端子に接続することにより、プローブ２０から多層配線基板１までの電気的距離を短縮できるので、たとえばアナログクロックなどの電気的特性を良好に伝達することができる。本実施の形態５では、このような多層配線基板１の裏面に設けられた接続用端子に接続された配線２１と電気的に接続するプローブ２０は、高精度に電気的特性（第２検査信号）を伝達することが求められるメモリ回路（第５回路）またはロジック回路（第５回路）などのプローブ検査に用いて、ＦＰＣケーブル６およびジャンパー線７を介して多層配線基板１と電気的に接続するプローブ２０は、電源配線および接地配線などを含む電源回路（第４回路）などのプローブ検査に用いることを例示できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体集積回路装置の製造方法は、たとえば半導体集積回路装置の製造工程におけるプローブ検査工程に広く適用することができる。
本発明の実施の形態１のプローブカードの平面図である。 図１中のＡ−Ａ線に沿った断面図である。 本発明の実施の形態１のプローブカードに含まれる薄膜プローブの要部を拡大して示した断面図である。 図３中の一領域を拡大して示した要部断面図である。 本発明の実施の形態１のプローブカードに含まれる薄膜プローブの平面図である。 図５に示した薄膜プローブの一部を拡大して示した平面図である。 本発明の実施の形態１のプローブカードに含まれる薄膜プローブの平面図である。 図５に示した薄膜プローブの一部を拡大して示した平面図である。 図４〜図８にて説明した薄膜プローブの製造工程を説明する要部断面図である。 図９に続く薄膜プローブの製造工程中の要部断面図である。 図１０に続く薄膜プローブの製造工程中の要部断面図である。 図１１に続く薄膜プローブの製造工程中の要部断面図である。 図１２に続く薄膜プローブの製造工程中の要部断面図である。 図１３に続く薄膜プローブの製造工程中の要部断面図である。 図１４に続く薄膜プローブの製造工程中の要部断面図である。 図１５に続く薄膜プローブの製造工程中の要部断面図である。 図１６に続く薄膜プローブの製造工程中の要部断面図である。 プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。 プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。 プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。 プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。 プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。 プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。 プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。 プローブカードの１回の接触によって半導体検査装置が検査するチップ領域のウエハ面内における配列の一例を示す平面図である。 本発明の一実施の形態である半導体集積回路装置の製造工程を示すフローチャートである。 図２６に示したフローチャートにおけるプローブ検査工程の詳細を示したフローチャートである。 本発明の実施の形態２のプローブカードに含まれる薄膜プローブの要部を拡大して示した断面図である。 本発明の実施の形態２のプローブカードに含まれる薄膜プローブの要部を拡大して示した平面図である。 本発明の実施の形態２のプローブカードに含まれる薄膜プローブの要部を拡大して示した平面図である。 図３０中のＢ−Ｂ線に沿った位置での断面図である。 図３０中のＣ−Ｃ線に沿った位置での断面図である。 本発明の実施の形態３のプローブカードに含まれる薄膜プローブの要部を拡大して示した断面図である。 本発明の実施の形態４のプローブカードに含まれる薄膜プローブの要部を拡大して示した断面図である。 本発明の実施の形態５のプローブカードの要部断面図である。 本発明の本実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップ領域が形成された半導体ウエハの平面図である。
符号の説明
１ 多層配線基板（第３基板）
１Ａ 外周領域
２ 補助基板
３ 薄膜プローブ（第１シート）
３Ｂ 押さえリング
４ コネクタ（第４電極）
５ コネクタ
６ ＦＰＣケーブル
７ ジャンパー線
８ ベースホルダ
９ スライドプレート
１０ レベルプレート
１１ ガイドリング
１２ セットスクリュー
１３ スプリングプランジャー
１４ 圧縮ばね
１５ ストッパー
１６ 球面軸受け
１７ 開口部
１８ カムフォロア
１９ ポゴ座
２０ プローブ（接触端子）
２０Ａ プローブ（接触端子）
２０Ｂ 先端部
２０Ｃ 先端部
２１ 配線
２１Ａ ボンディングパッド（第２電極）
２１Ｂ 配線
２１Ｃ、２１Ｄ 配線
２２ ポリイミド膜（第１ポリイミド膜）
２３ ポリイミド膜（第２ポリイミド膜）
２３Ａ ポリイミド膜
２４ 補強材
２４Ｂ 溝
２５ 溝（第２開口部）
２６ エラストマ（第１弾性材）
２６Ａ エラストマ
２７ エラストマ（第２弾性材）
２８ 押圧機構
２９ ガラスエポキシ基板（第１基板）
３０ パッド（第３電極）
３１ ワイヤ（第１ワイヤ）
３２ 補強板
３３ 開口部（第４開口部）
３４ 開口部
４１ ウエハ（第２基板）
４３ 穴（第１穴部）
４４ 酸化シリコン膜
４５、４７、４８、４９ 導電性膜（第１金属膜）
５０Ａ、５０Ｂ スルーホール
５１、５２ 導電性膜（第２金属膜）
５３ アライメントマーク
５５ 金属シート（第２シート）
５６ 覗き窓
５７ フォトレジスト膜
５８ 開口部（第３開口部）
５９ フォトレジスト膜
６０ 薄膜プローブ枠
６１ プロセスリング
６２ 中間固定板
６３ 固定治具
６４ 蓋
６５ Ｏリング
６６、６７ 保護フィルム
６８ 汚染防止材
６９ 接着剤
７１ 電子素子
ＣＡ コンタクト領域
ＣＦ チップ（チップ領域）
Ｓ１〜Ｓ９ ステップ
Ｓ３１〜Ｓ３４ ステップ
ＷＨ ウエハ

Claims (19)

  1. （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
    （ｂ）前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する配線を有する第１シートを、前記複数の接触端子の先端が前記半導体ウエハの主面に向けて突出するように保持する第１カードを用意する工程、
    （ｃ）前記複数の接触端子を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
    を含み、
    前記複数の接触端子の前記先端は前記第１シートの第１面に配置され、前記第１シートの前記第１面と反対側の第２面には前記配線の一部から形成された複数の第２電極が配置され、
    前記第１カードは、前記複数の第２電極に電気的に接続する第１基板および前記複数の接触端子を前記複数の第１電極へ押圧する押圧機構を有し、
    前記第１基板は、第１回路を有し、主面に前記第１回路と電気的に接続する複数の第３電極が形成され、
    前記複数の第３電極は、それぞれ対応する前記複数の第２電極と第１ワイヤを介して電気的に接続され、
    前記押圧機構は、前記第１シートの前記第２面上にて前記複数の接触端子の上部に配置され、
    １つの前記押圧機構は１つ以上の前記接触端子を押圧する半導体集積回路装置の製造方法。
  2. 相対的に大きな電流が流れる前記第２電極と前記第３電極との間に電気的に接続された前記第１ワイヤは、相対的に小さな電流が流れる前記第２電極と前記第３電極との間に電気的に接続された前記第１ワイヤより相対的に太い請求項１記載の半導体集積回路装置の製造方法。
  3. 相対的に大きな電流が流れる前記第２電極と前記第３電極との間に電気的に接続された前記第１ワイヤの本数は、相対的に小さな電流が流れる前記第２電極と前記第３電極との間に電気的に接続された前記第１ワイヤの本数より相対的に多い請求項１記載の半導体集積回路装置の製造方法。
  4. 相対的に大きな電流が流れる前記接触端子と電気的に接続する前記配線は、相対的に小さな電流が流れる前記接触端子と電気的に接続する前記配線より相対的に太い請求項１記載の半導体集積回路装置の製造方法。
  5. 前記第１基板の表面には、前記第１回路と電気的に接続する電子素子が搭載されている請求項１記載の半導体集積回路装置の製造方法。
  6. 前記電子素子は継電器であり、
    前記第１基板は、前記第１基板の外部からの信号を前記第１基板内へ導入する第４電極と、複数の前記第１回路とを有し、
    すべての前記複数の接触端子と、対応する前記複数の第１回路とがそれぞれ電気的に接続するように、前記第１ワイヤは前記複数の第３電極と前記複数の第２電極とを電気的に接続し、
    前記継電器は、前記第４電極と、選択された前記第１回路とを電気的に接続するように切り替え動作を行う請求項５記載の半導体集積回路装置の製造方法。
  7. 前記継電器の前記切り替え動作によって複数種の前記半導体集積回路の前記電気的検査を行う請求項６記載の半導体集積回路装置の製造方法。
  8. 前記電子素子は、前記半導体集積回路の前記電気的検査を行う第２回路を形成している請求項５記載の半導体集積回路装置の製造方法。
  9. 前記半導体ウエハの前記主面は複数の第１領域に分割され、前記複数のチップ領域の各々は前記複数の第１領域のいずれかに配置され、前記（ｃ）工程は前記複数の第１領域の各々に対して行う請求項１記載の半導体集積回路装置の製造方法。
  10. 前記押圧機構は、前記第１シートの前記第２面上にて前記複数の接触端子の各々の上部にそれぞれ配置され、
    １つの前記押圧機構は１つの前記接触端子を押圧する請求項１記載の半導体集積回路装置の製造方法。
  11. 前記押圧機構は、前記第１シート側から第１弾性材および第２弾性材を順に重ねて形成され、
    前記第１弾性材および前記第２弾性材は、前記複数の接触端子の前記先端と前記複数の第１電極との間の隙間を吸収するように前記複数の接触端子の前記複数の第１電極への押圧時の加圧によって変形する請求項１０記載の半導体集積回路装置の製造方法。
  12. 前記第１弾性材は、前記複数の接触端子が前記複数の第１電極に接触する時に前記半導体ウエハに伝わる衝撃を緩和し、
    前記第２弾性材は、前記複数の接触端子と前記複数の第１電極とが接触した後において、前記複数の接触端子に加わる過剰な荷重を吸収する請求項１１記載の半導体集積回路装置の製造方法。
  13. 前記第１シートは、
    （ｂ１）結晶性を有する第２基板を用意する工程、
    （ｂ２）前記第２基板を選択的かつ異方的にエッチングして、角錐型または角錐台形型の複数の第１穴部を形成する工程、
    （ｂ３）前記複数の第１穴部のそれぞれの上部に、前記複数の第１穴部を埋め込む複数の第１金属膜を選択的に形成する工程、
    （ｂ４）前記第２基板および前記第１金属膜上に第１ポリイミド膜を形成する工程、
    （ｂ５）前記第１ポリイミド膜を選択的にエッチングして前記複数の第１金属膜に達する複数の第１開口部を形成する工程、
    （ｂ６）前記第１ポリイミド膜上に前記複数の第１開口部を埋め込む第２金属膜を形成し、前記第２金属膜をパターニングすることによって前記複数の第１金属膜と電気的に接続する複数の前記配線を形成する工程、
    （ｂ７）複数の前記配線および前記第１ポリイミド膜上に第２ポリイミド膜を形成する工程、
    （ｂ８）剛性を有する第２シートを前記第１基板上に貼付し、前記第１金属膜上の前記第２シートに第２開口部を形成し、前記第１基板上における前記第１金属膜の形成されていない第１領域上の前記第２シートに第３開口部を形成する工程、
    （ｂ９）前記第３開口部下の前記第２ポリイミド膜を除去し、前記第３開口部下の前記配線を露出して前記複数の第２電極を形成する工程、
    （ｂ１０）前記第２シートが前記第１基板上に貼付された状況下で、前記第２開口部に前記第２開口部を埋め込む第１弾性材を形成し、前記第１弾性材上に第２弾性材を形成する工程、
    （ｂ１１）前記第３開口部と対応する第４開口部が形成された前記第１基板を用意し、前記第３開口部の位置と前記第４開口部の位置とを合わせて前記第１基板の裏面を前記第２弾性材に貼付する工程、
    （ｂ１２）前記複数の第３電極と、それぞれ対応する前記複数の第２電極とを前記第１ワイヤによって電気的に接続する工程、
    （ｂ１３）前記第１基板を除去し、前記複数の第１金属膜から前記複数の接触端子を形成する工程、
    を含む工程によって形成し、
    前記半導体ウエハおよび前記第２シートは、第１線膨張率を有する請求項１記載の半導体集積回路装置の製造方法。
  14. 前記半導体ウエハはシリコンを主成分とし、前記第２シートは４２アロイまたはセラミックを主成分とする請求項１３記載の半導体集積回路装置の製造方法。
  15. （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
    （ｂ）前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する配線を有する第１シートを、前記複数の接触端子の先端が前記半導体ウエハの主面に向けて突出するように保持する第１カードを用意する工程、
    （ｃ）前記複数の接触端子を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
    を含み、
    前記複数の接触端子の前記先端は前記第１シートの第１面に配置され、前記第１シートの前記第１面と反対側の第２面には前記配線の一部から形成された複数の第２電極が配置され、
    前記第１カードは、前記複数の第２電極に電気的に接続する第１基板と、前記配線および前記第１基板と電気的に接続する第３基板と、前記複数の接触端子を前記複数の第１電極へ押圧する押圧機構とを有し、
    前記第１基板は、第１回路を有し、主面に前記第１回路と電気的に接続する複数の第３電極および前記第１基板の外部からの信号を前記第１基板内へ導入する複数の第４電極が形成され、
    前記第３基板は、第３回路を有し、主面に前記複数の第４電極と電気的に接続する複数の第５電極が形成され、裏面に前記配線の一部と電気的に接続する複数の第６電極が形成され、
    前記複数の第３電極は、それぞれ対応する前記複数の第２電極と第１ワイヤを介して電気的に接続され、
    前記複数の第６電極と前記配線の一部とは、前記第１シートの前記第２面の一部を前記第３基板の前記裏面に貼付することで電気的に接続され、
    前記押圧機構は、前記第１シートの前記第２面上にて前記複数の接触端子の上部に配置され、
    １つの前記押圧機構は１つ以上の前記接触端子を押圧し、
    前記半導体集積回路は、第４回路および第５回路を含み、
    前記（ｃ）工程において、前記複数の第３電極と電気的に接続する前記複数の接触端子は、前記第４回路と電気的に接続する前記第１電極と接触して第１検査信号を前記第４回路へ送信し、
    前記（ｃ）工程において、前記複数の第６電極と電気的に接続する前記複数の接触端子は、前記第５回路と電気的に接続する前記第１電極と接触して第２検査信号を前記第５回路へ送信する半導体集積回路装置の製造方法。
  16. 前記半導体ウエハの前記主面は複数の第１領域に分割され、前記複数のチップ領域の各々は前記複数の第１領域のいずれかに配置され、前記（ｃ）工程は前記複数の第１領域の各々に対して行う請求項１５記載の半導体集積回路装置の製造方法。
  17. 前記押圧機構は、前記第１シートの前記第２面上にて前記複数の接触端子の各々の上部にそれぞれ配置され、
    １つの前記押圧機構は１つの前記接触端子を押圧する請求項１５記載の半導体集積回路装置の製造方法。
  18. 前記押圧機構は、前記第１シート側から第１弾性材および第２弾性材を順に重ねて形成され、
    前記第１弾性材および前記第２弾性材は、前記複数の接触端子の前記先端と前記複数の第１電極との間の隙間を吸収するように前記複数の接触端子の前記複数の第１電極への押圧時の加圧によって変形する請求項１７記載の半導体集積回路装置の製造方法。
  19. 前記第１弾性材は、前記複数の接触端子が前記複数の第１電極に接触する時に前記半導体ウエハに伝わる衝撃を緩和し、
    前記第２弾性材は、前記複数の接触端子と前記複数の第１電極とが接触した後において、前記複数の接触端子に加わる過剰な荷重を吸収する請求項１８記載の半導体集積回路装置の製造方法。

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