KR20050041885A - 반도체 집적회로장치의 제조방법 - Google Patents

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하세베아키오
나리즈카야수노리
모토야마야수히로
쇼지테루오
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

반도체 집적회로장치의 전기적 검사시에 있어서 테스트 패드, 층간절연막, 반도체소자 및 배선에 생기는 데미지를 저감한다.
박막 프로브(3)의 상면에 있어서 검사대상이 되는 웨이퍼와 같은 정도의 선팽창율(열팽창계수)을 가지는 보강재(24)를 형성하고, 프로브(20)의 상부에서 보강재(24)에 홈(25)을 형성하고, 홈(25)내를 채우고 또 홈(25)의 상부에 소정량이 돌출하도록 엘라스토머(27)보다 부드러운 엘라스토머(26)를 배치하고, 엘라스토머(27) 상에 다층 배선기판인 유리 에폭시 기판(29)을 설치해, 유리 에폭시 기판(29)의 상면에 설치된 패드(30)와 박막 프로브(3)가 가지는 배선(21)의 일부인 본딩패드(21A)를 와이어(31)에 의해 전기적으로 접속한다.

Description

반도체 집적회로장치의 제조방법{FABRICATION METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 반도체 집적회로장치의 제조기술에 관한 것으로, 특히, 반도체 웨이퍼 상태에서의 반도체 집적회로의 전기적 검사에 적용하는 유효한 기술에 관한 것이다.
예컨대, 웨이퍼 상태에서의 프로브 검사에 사용하는 검사장치의 접촉단자 및 인출용 배선 등의 형성수단으로서, 예를들면 실리콘 웨이퍼를 이방성 에칭함으로써 접촉단자를 형성하기 위한 몰드(mold)를 형성하고, 이 몰드를 사용해서 접촉단자 및 인출용 배선 등을 형성하며, 접촉단자 및 인출용 배선 등의 형성후에 몰드가 된 실리콘 웨이퍼를 제거하는 기술이 있다 (예를들면, 특허문헌1 및 특허문헌2 참조).
또한, 인출용 배선을 형성한 절연막에 있어서, 그 인출용 배선상의 복수 개소에 도전성의 미립자를 분무해, 선단이 뾰족한 형상의 돌기를 형성해서 접촉단자를 형성한 후, 이 접촉단자를 설치한 상기 절연막을 기판에 접착하고, 또한 그 기판을 배선기판에 고정함으로써 접속장치를 형성하며, 이 접속장치를 저하중으로 프로빙하는 것에 의해 검사장치를 얻는 기술이 있다(예를들면, 특허문헌3 참조).
또한, 프로브 카드를 기재부, 배선부 및 연장배선으로 구성하고, 배선부는 캔틸레버 빔의 형상으로 하고, 기판에 고정하기 위한 고정부, 그 고정부에서 기립한 중간부, 그 중간부에 계속해서 프로브를 지지하는 돌기 지지부 및 측정 대상이 되는 반도체소자의 전극에 접하는 상기 프로브를 설치하는 것에 의해, 프로브에 충분한 스트로크와 스크라이브 기능을 부여하는 기술이 있다(예를들면, 특허문헌4 참조).
또한, 선단부의 높이 정밀도 및 간격 정밀도가 뛰어나고, 전극으로의 다수회의 접촉에 대한 내마모성 및 신뢰성이 뛰어나며 장기간 양호한 접촉성능을 유지할 수 있는 접속장치를 마이크로머시닝기술을 사용해서 간편하게 수율좋게 제조하기 위해서, 실리콘으로 이루어지는 희생기판 상에 희생층으로서 이산화실리콘막을 형성하고, 이 희생층 상에 있어서 접촉자 및 인출배선으로 이루어지는 선단구조를 형성하고, 상기 희생층을 용해하는 것에 의해 선단구조로부터 상기 희생기판을 효율좋게 분리하는 기술이 있다(예를들면, 특허문헌5 참조).
또한, 실리콘에 가까운 열팽창 특성을 가지며, 레이저로 패턴이 형성된 리드 선 및 컨택트 패드를 가지는 가요성막이 적층된 강성기판에 있어서, 2개의 주요표면으로부터 돌출하는 귀금속의 컨택트 소자를 설치하고, 그 강성기판의 제1표면에서의 컨택트 소자는 조밀하게 이간한 칩패드와 경상(鏡像)관계가 되도록 하고, 제2표면에서의 컨택트 소자는 보다 넓게 이간한 프로브 카드 패드와 정합하도록 하는 것에 의해, 저(低)인덕턴스이고, 에리어 어레이 집적회로의 검사용으로 구성할 수 있는 고밀도 컨택트를 가지며, 제조, 변경 또는 수리의 고속수단을 구비한 프로브 컨택트 장치를 형성하는 기술이 있다(예를들면, 특허문헌6 참조).
(특허문헌1) 특개평7-283280호 공보
(특허문헌2) 특개평8-50146호 공보
(특허문헌3) 특개평10-239348호 공보
(특허문헌4) 특개2002-71719호 공보
(특허문헌5) 특개2002-71720호 공보
(특허문헌6) 특개2002-90387호 공보
반도체집 적회로장치의 검사기술로서, 예컨대 프로브 검사가 있다. 이 프로브 검사는, 소정의 기능대로에 동작하는지 여부를 확인하는 기능 테스트와, DC 동작특성 및 AC 동작특성의 테스트를 행하여 양품/불량품을 판별하는 테스트 등을 포함한다.
최근, 반도체 집적회로장치의 프로브 검사에 있어서는, 웨이퍼 출하 대응(품질의 차별화), KGD(Known Good Die)대응(MCP(Multi-Chip Package)의 수율향상) 및 전체 비용 저감 등의 요구로부터, 반도체 웨이퍼(이하, 단지 웨이퍼라 기록한다) 상태에서 프로브 검사를 행하는 기술이 사용되고 있다.
반도체 집적회로장치의 일종인 메모리 제품의 대용량화나, 마찬가지로 반도체 집적회로장치의 일종인 메모리 내장 로직제품의 증가에 따라, 웨이퍼 상태에서의 프로브 검사에 요하는 시간이 증대하고 있다. 그 때문에, 웨이퍼 상태에서의 프로브 검사의 쓰루풋을 향상시키는 것이 요구되고 있다. 이 쓰루풋을 향상시키기 위해서는, 웨이퍼 1장당의 검사에 요하는 시간을 단축하는 것이 요구된다. 웨이퍼 1장당의 검사에 요하는 시간(T0)은, 예를들면, 검사장치의 1회의 검사에 요하는 시간을 T1, 프로버의 인덱스에 요하는 시간을 T2, 프로버가 가지는 탐침(프로브 침)과 웨이퍼를 접촉시키는 회수(이하, 터치다운 회수라 기록한다)를 N 및 웨이퍼의 교환에 필요로 하는 시간을 T3라 하면, TO = (T1+T2)×N+T3으로 나타내진다. 이 식에서, 웨이퍼 상태에서의 프로브 검사의 쓰루풋을 향상시키기 위해서는, 터치다운 회수를 적게 하는 것이 과제가 된다.
또한, 반도체 집적회로장치의 제조비용을 저감하기 위해서, 반도체소자 및 배선을 미세화하고, 반도체 칩(이하, 단지 칩이라 기록한다)의 면적을 작게 해, 웨이퍼 1장당의 취득 칩수를 증가하는 것이 진척되고 있다. 그것에 따라, 테스트 패드(본딩패드)의 배치가 협(狹)피치화하고, 테스트 패드의 면적도 축소되어 가고 있다. 여기에서, 캔틸레버 모양의 탐침을 가지는 프로버를 사용해서 검사를 행하는 경우에는, 테스트 패드의 표면에 형성된 자연산화막을 깨뜨려 탐침과 테스트 패드를 접촉시키기 위해서, 탐침을 테스트 패드의 표면에서 와이핑시킨다. 탐침을 와이핑시킨 것에 의해, 테스트 패드 표면의 자연산화막을 깨뜨릴뿐만 아니라, 테스트 패드 바로 그 표면에 와이핑에 의한 흠이 생긴다. 전술과 같이 테스트 패드의 면적이 축소되어 가고 있으므로, 테스트 패드의 표면에서 그 흠이 차지하는 영역은 커진다. 그 때문에, 후공정에서 그 테스트 패드에 접속된 본딩와이어의 접착력이 저하해버리는 과제가 존재한다.
또한, 반도체소자 및 배선 등을 형성하는 과정에 있어서, 층간절연막으로서 저유전율 절연막을 사용하는 경우가 있다. 저유전율 절연막은, 기계적 강도가 낮기 때문에, 프로브 검사시에 있어서 탐침이 테스트 패드와 접촉했을 때에, 그 접촉에 의한 충격으로 크랙등의 데미지가 발생해버리는 과제가 존재한다.
또한, 칩 사이즈를 작게 하기 위해서, 능동소자나 그 능동소자와 전기적으로 접속된 배선의 상부에 테스트 패드를 설치하는 경우가 있다. 프로브 검사시에 있어서, 이러한 테스트 패드에 탐침이 접촉하면, 그 접촉에 의한 충격으로 그 하부의 능동소자나 배선이 파괴해버리는 과제가 존재한다.
본 발명의 목적은, 웨이퍼 상태에서의 반도체 집적회로의 전기적 검사의 쓰루풋을 향상할 수 있는 기술을 제공하는데 있다.
또한, 본 발명의 다른 목적은, 반도체 집적회로장치의 전기적 검사시에 있어서 테스트 패드, 층간절연막, 반도체소자 및 배선에 생기는 데미지를 저감할 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명에 의한 반도체장치의 제조방법은,
(a) 복수의 칩영역으로 구획되며, 상기 복수의 칩영역의 각각에는 반도체집적회로가 형성되고, 주면상에서 상기 반도체 집적회로와 전기적으로 접속하는 복수의 제1전극이 형성된 반도체 웨이퍼를 준비하는 공정,
(b) 상기 복수의 제1전극에 접촉시키기 위한 복수의 접촉단자 및 상기 복수의 접촉단자와 전기적으로 접속하는 배선을 가지는 제1시트를, 상기 복수의 접촉단자의 선단이 상기 반도체 웨이퍼의 주면을 향해서 돌출하도록 유지하는 제1카드를 준비하는 공정,
(c) 상기 복수의 접촉단자를 상기 복수의 제1전극에 접촉시켜서 상기 반도체집적회로의 전기적 검사를 행하는 공정을 포함하며,
상기 복수의 접촉단자의 상기 선단은 상기 제1시트의 제1면에 배치되고, 상기 제1시트의 상기 제1면과 반대측의 제2면에는 상기 배선의 일부로 형성된 복수의 제2전극이 배치되며,
상기 제1카드는, 상기 복수의 제2전극에 전기적으로 접속하는 제1기판 및 상기 복수의 접촉단자를 상기 복수의 제1전극으로 압압하는 압압기구를 가지고,
상기 제1기판은, 제1회로를 가지고, 주면에 상기 제1회로와 전기적으로 접속하는 복수의 제3전극이 형성되며,
상기 복수의 제3전극은, 각각 대응하는 상기 복수의 제2전극과 제1와이어를 통해서 전기적으로 접속되고,
상기 압압기구는, 상기 제1시트의 상기 제2면상에서 상기 복수의 접촉단자의 상부에 배치되며,
1개의 상기 압압기구는 1개 이상의 상기 접촉단자를 압압하는 것이다.
본원 발명을 상세히 설명하기 전에, 본원에서의 용어의 의미를 설명하면 다음과 같다.
웨이퍼란, 집적회로의 제조에 사용하는 단결정 실리콘 기판(일반적으로 거의 평면 원형모양), SOI(Silicon On Insulator)기판, 사파이어 기판, 유리기판, 그밖의 절연, 반절연 또는 반도체 기판 등 및 그것들의 복합적 기판을 말한다. 또한, 본원에 있어서 반도체 집적회로장치라고 할 때는, 실리콘 웨이퍼나 사파이어 기판 등의 반도체 또는 절연체기판 상에 만들어지는 것 뿐만 아니라, 특히, 그렇지 않은 취지가명시된 경우를 제외하고, TFT(Thin Film Transistor) 및 STN(Super-Twisted-Nematic)액정 등과 같은 유리 등의 다른 절연기판 상에 만들어지는 것 등도 포함하는 것으로 한다.
디바이스면이란, 웨이퍼의 주면으로, 그 면에 리소그래피에 의해, 복수의 칩영역에 대응하는 디바이스 패턴이 형성되는 면을 말한다.
접촉기구란, 실리콘 웨이퍼를 반도체 집적회로의 제조에 사용하는 것과 같은, 웨이퍼 프로세스, 즉 포토리소그래피 기술, CVD(Chemical Vapor Deposition)기술, 스퍼터링 기술 및 에칭기술 등을 조합시킨 패터닝 수법에 의해, 배선층 및 그것에 접속된 선단부를 가지는 접촉단자를 일체적으로 형성한 것을 말한다.
박막 프로브란, 검사대상과 접촉하는 접촉단자와 그곳으로부터 인회(引回)된 배선이 설치되며, 그 배선에 외부 접촉용의 전극이 형성된 박막을 말하며, 두께 10㎛~100㎛ 정도의 것을 말한다.
포고핀(POGO pin)이란, 접촉핀(플런저(접촉침))을 스프링(코일스프링)의 탄성력으로 전극(단자)에 밀어 닿게하는, 그 전극으로의 전기적 접속을 행하도록 한 접촉침을 말하고, 예를들면 금속제의 관(유지부재)내에 배치된 스프링이 금속볼을 통해서 접촉핀에 탄성력을 전달하는 구성으로 되어 있다.
프로브 카드란, 검사대상이 되는 웨이퍼와 접촉하는 접촉단자 및 다층 배선기판 등을 가지는 구조체를 말하고, 반도체 검사장치란, 프로브 카드 및 검사대상이 되는 웨이퍼를 싣는 시료 지지계를 가지는 검사장치를 말한다.
프로브 검사란, 웨이퍼 공정이 완료한 웨이퍼에 대해서 프로버를 사용해서 행하여지는 전기적 시험으로, 칩영역의 주면 상에 형성된 전극에 상기 접촉단자의 선단을 접촉시켜 반도체 집적회로의 전기적 검사를 행하는 것을 말하며, 소정의 기능대로에 동작하는지 여부를 확인하는 기능 테스트나 DC 동작특성 및 AC 동작특성의 테스트를 행해서 양품/불량품을 판별하는 것이다. 각 칩으로 분할한 후(또는 패키징 완료 후) 행하여지는 선별 테스트(최종 테스트)와는 구별된다.
번인(burn-in)검사란, 온도 및 전압 스트레스를 가해서 장래 불량에 도달할 가능성이 있는 칩을 스크리닝(screening)하는 것을 말한다.
다수개 취득이란, 복수의 칩영역에 대해서 동시에 반도체집적회로의 전기적 검사를 행하는 것을 말하며, 특히, 초다수개 취득이란, 약 64개 이상의 칩영역(핀수로는 약 1000개 이상)에 대하여 동시에 반도체집적회로의 전기적 검사를 행하는 것을 말한다.
KGD(Known Good Die)란, 플립칩 본딩 등과 같이 베어칩 상태에서 실장하는 형태의 칩에 있어서, 양품인 것을 보증된 것을 말한다. 여기에서, 양품이 보증되어 있다는 것은, 패키지 품과 같은 정도의 검사를 실시되어 스크리닝되어 있다는 것이다.
인덱스 시간이란, 칩 또는 웨이퍼를 연속해서 검사할 때에, 1장의 칩 또는 웨이퍼의 검사가 종료한 후, 다음 칩 또는 웨이퍼의 위치 결정이 완료해서 검사를 개시 가능하게 될 때까지의 시간을 말한다.
이하의 실시형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 관계가 없는 것이 아니라, 한쪽은 다른쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시형태에 있어서, 요소의 수 등(개수, 수치, 량, 범위 등을 포함한다)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니고, 특정의 수 이상이라도 이하라도 된다.
또한, 이하의 실시형태에 있어서, 그 구성요소(요소 스텝 등도 포함한다)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 경우는 말할 필요도 없다.
마찬가지로, 이하의 실시형태에 있어서, 구성요소 등의 형상, 위치관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사하는 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 관해서도 마찬가지이다.
또한, 본 실시형태를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 붙이고, 그 반복의 설명은 생략한다.
또한, 본 실시형태에서 사용하는 도면에 있어서는, 평면도라도 도면을 보기 쉽게 하기 위해서 부분적으로 해칭을 하는 경우가 있다.
또한, 본 실시형태에 있어서는, 전계효과 트랜지스터를 대표하는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 MIS로 생략한다.
이하, 본 발명의 실시형태를 도면에 근거해서 상세히 설명한다.
(실시형태1)
도1은 본 실시형태1의 프로브 카드(제1카드)를 상방에서 나타낸 평면도이며, 도2는 도1중의 A-A선에 따른 단면도이다.
도1 및 도2에 나타내는 바와 같이, 본 실시형태1의 프로브 카드는, 예를들면 다층 배선기판(제3기판)(1), 보조기판(2), 압압수단 및 박막 프로브(제1시트)(3) 등으로 형성되어 있다. 또한, 본 실시형태1의 프로브 카드에 있어서는, 다층 배선기판(1), 보조기판(2) 및 박막 프로브(3)에 각각 회로(배선)가 형성되어 있다. 이렇게, 다층 배선기판(1), 보조기판(2) 및 박막 프로브(3)에 각각 회로를 형성해 두는 것에 의해, 다층 배선기판(1), 보조기판(2) 및 박막 프로브(3)의 어느쪽의 회로에 고장이 일어났을 경우에는, 프로브 카드 전체를 수리하지 않고, 고장이 일어난 부재(다층 배선기판(1), 보조기판(2) 및 박막 프로브(3))를 교환하는 것만으로 수리를 끝낼 수 있다. 즉, 수리에 요하는 시간을 단축할 수 있다. 박막 프로브(3) 상에 설치된 유리 에폭시 기판에는 박막 프로브(3) 내에 형성된 회로와 전기적으로 접속하는 커넥터(제4전극)(4)가 설치되며, 보조기판(2)에는 보조기판(2) 내에 설치된 회로와 전기적으로 접속하는 커넥터(5)가 설치되고, 이들 커넥터(4)와 커넥터(5) 사이는 FPC(Flexible Printed Circuit) 케이블(6)에 의해 전기적으로 접속되어 있다. 커넥터(4)와 커넥터(5) 사이에서, 예를들면 아날로그 클록 등의 전기적 특성을 열화시키고 싶지 않은 경우에는, 이러한 FPC 케이블(6)을 사용하는 대신에 동축 케이블을 사용해도 된다. 그것에 의해, 커넥터(4)와 커넥터(5) 사이에서는, 예를들면 아날로그 클록을 정확하게 전달할 수 있다. 또한 보조기판(2) 및 다층 배선기판(1)의 표면에는, 각각의 내부에 형성된 회로와 전기적으로 접속하는 접속용 단자(제5전극(도시는 생략))가 설치되어 있으며, 각각의 대응하는 접속용 단자끼리가 점퍼선(7)에 의해 전기적으로 접속되어 있다.
예를들면, 폴리이미드를 주성분으로 하는 박막 프로브(3)는, 킵링(keep ring)(3B)에 의해 외주부가 다층 배선기판(1)의 하면에 고정되어 있다. 박막 프로브(3)의 하면에는, 예를들면 4각추형 또는 4각추 사다리꼴형의 복수의 프로브(접촉단자(도1 및 도2 중에서의 도시는 생략))가 형성되어 있다. 전술의 박막 프로브(3) 내에 형성된 회로(배선)는, 프로브의 각각과 전기적으로 접속하고, 각각의 프로브와 상기 커넥터(4)를 전기적으로 접속하고 있다.
상기 압압수단은, 베이스 홀더(8), 슬라이드 플레이트(9), 레벨 플레이트(10), 가이드 링(11), 셋트 스크류(12), 스프링 플런저(13), 압축 스프링(14), 스톱퍼(15) 및 구면 베어링(spherical bearing)(16)등으로 형성되어 있다.
베이스 홀더(8)는, 프로브 카드를 검사대상의 웨이퍼에 접촉시켰을 때의 하중을 받아내고, 그 하중에 의한 프로브 카드의 비뚤어짐 등을 막는다. 그것에 의해, 전술의 박막 프로브(3)에 설치된 프로브와, 그 프로브가 접촉하는 웨이퍼 주면의 전극(테스트 패드(제1전극))과의 상대적인 위치가 어긋나버리는 것을 막고 있다.
슬라이드 플레이트(9)와 레벨 플레이트(10)는, 셋트 스크류(12)에 의해 일체로 되며, 슬라이드 플레이트(9)과 스톱퍼(15) 사이에 배치된 압축 스프링(14)의 탄성력에 의해 가이드 링(11)상에 고정되어 있다.
스프링 플런저(13)는, 가이드 링(11)에 설치된 홀부를 통과해 베이스 홀더(8)에 도달하고 있다. 본 실시형태1에 있어서, 상기 박막 프로브(3)는 폴리이미드를 주성분으로 하고 있기 때문에 유연성을 가지고 있다. 그 때문에, 웨이퍼 주면의 전극에 전술의 박막 프로브(3)에 설치된 프로브의 전부를 접촉시키기 위해서, 그 프로브가 형성된 영역의 박막 프로브(3)를 상면에서 베이스 홀더(8)를 통해 스프링 플런저(13)가 압압하는 구조로 되어 있다. 즉 스프링 플런저(13)가 가지는 스프링의 탄성력에 의해 일정한 압력을 베이스 홀더(8)에 가하는 것이다. 또, 칩의 패드에 모든 프로브를 접촉시키기 위해서, 스프링 플런저가 프로브를 압압하는 구조의 프로브 카드에 대해서는, 예를들면 특개2001-159643호 공보에도 기재되어 있다.
다층 배선기판(1)의 중심의 영역에는, 개구부(17)가 설치되어 있으며, 그 개구부(17)의 측벽에는 복수의 캠 플로워(18)가 설치되어 있다. 이 캠 플로워(18)는, 베이스 홀더(8)를 개구부(17)내로 이끌고, 베이스 홀더(8)의 개구부(17) 내에서 위치 결정을 하는 가이드 기능을 가지고 있다.
다층 배선기판(1)의 상면에는, 다층 배선기판(1) 내에 형성된 회로와 전기적으로 접속하는 복수의 포고(POGO)시트(19)가 설치되어 있다. 이 포고시트(19)는, 테스터로부터의 신호를 프로브 카드에 도입하는 핀을 받는 기능을 갖는다.
도3은 상기 박막 프로브(3)의 요부를 확대해서 나타낸 단면도이며, 도4는 도3중의 영역 A를 확대해서 나타낸 요부 단면도이다.
전술한 바와 같이, 박막 프로브(3)의 하면(제1면)에는 예를들면 4각추형 또는 4각추 사다리꼴형의 돌기모양의 복수의 프로브(접촉단자)(20)가 형성되어 있다. 박막 프로브(3)의 상면(제2면)에서는, 프로브(20)로부터 배선(21)이 인출되어, 그 일단이 폴리이미드막(22) 상에 노출하고, 본딩패드(제2전극)(21A)로 되어 있다.
폴리이미드막(22) 상에는 폴리이미드막(23)이 성막되고, 이 폴리이미드막(23) 상에는 보강재(24)가 형성되어 있다. 이것들 폴리이미드막(22, 23)은, 박막 프로브(3)의 주성분으로 되어 있다. 또한, 보강재(24)로서는, 검사대상이 되는 웨이퍼와 같은 정도의 선팽창율(열팽창 계수)을 가지는 재질을 선택한다. 그것에 의해, 온도변화가 있는 경우라도, 프로브(20)와 웨이퍼의 주면상에 형성된 전극(테스트 패드)과의 상대적인 위치를 일치한 상태로 유지할 수 있다. 그것에 의해, 프로브(20)를 소정의 전극(테스트 패드)에 확실하게 접촉시킬 수 있다. 보강재(24)의 재질로서는, 검사대상이 되는 웨이퍼가 실리콘을 주성분으로 하고 있을 때에는, 실리콘 혹은 42얼로이를 예시할 수 있다.
프로브(20)의 상부에 있어서, 보강재(24)에는 홈(제2개구부)(25)이 형성되고, 이 홈(25) 내를 채우고, 또 홈(25)의 상부에 소정량이 돌출하도록 엘라스토머(제1탄성재)(26)가 형성되어 있다. 또한 이 엘라스토머(26) 상에는, 엘라스토머(제2탄성재)(27)가 형성되며, 엘라스토머(26)와 엘라스토머(27)로 압압기구(28)를 형성하고 있다. 본 실시형태1에 있어서, 엘라스토머(26)는 홈(25) 내에 배치되도록 형성하기 때문에, 엘라스토머(26)로서 인쇄성의 양호한 재질을 선택한다. 또한 본 실시형태1에 있어서, 엘라스토머(26)로서는, 엘라스토머(27)보다 부드러운(탄성율이 작다) 재질을 선택한다. 그것에 의해, 예를들면 검사대상의 웨이퍼에 휘어짐과 같은 비뚤어짐이 발생하고, 프로브(20)가 접촉하는 복수의 전극(테스트 패드) 사이에서 높이에 변동이 발생하고 있을 경우 혹은 복수의 프로브(20) 사이에서 높이에 변동이 발생하고 있을 경우라도, 프로브(20)를 전극(테스트 패드)에 확실하게 접촉시킬 수 있다. 이때, 엘라스토머(26)는, 프로브(20)가 접촉하는 복수의 전극(테스트 패드) 사이의 높이의 변동, 혹은 복수의 프로브(20)사이의 높이의 변동 또는 그 양쪽을 흡수하고, 엘라스토머(27)는, 검사대상의 웨이퍼의 비뚤어짐을 흡수하는 동작을 한다. 그 결과, 본 실시형태1의 프로브 카드를 사용한 반도체집적회로의 전기적 검사의 쓰루풋을 향상하는 것이 가능해진다. 또한 엘라스토머(26)는, 프로브(20)가 전극(테스트 패드)에 접촉할 때의 충격 및 박막 프로브(3)가 검사대상의 웨이퍼의 외주부에 접촉했을 때에 박막 프로브(3)에 가해지는 응력을 완화하는 기능을 갖는다.
엘라스토머(27) 상에는, 유리 에폭시 기판(제1기판)(29)이 설치되어 있다. 이 유리 에폭시 기판(29) 내에는, 다층으로 배선(제1회로)이 형성되고 있으며, 상면(주면)에는 그 배선과 전기적으로 접속하는 패드(제3전극)(30) 및 전술의 커넥터(4)가 설치되어 있다. 유리 에폭시 기판(29) 내에 형성된 배선은, 박막 프로브(3)와 보조기판(2)(도2참조)을 전기적으로 접속하는 중계용 회로로서의 기능을 갖는다. 패드(30)와, 박막 프로브(3)에 형성되어 있는 배선(21)의 일부인 본딩패드(21A)는, 예를들면 Au(금)으로 형성된 와이어(제1와이어)(31)에 의해 전기적으로 접속되어 있다. 와이어(31)의 지름은, 프로브 검사시에 와이어(31)를 흐르는 전류의 크기에 대응한 전류용량값이 되도록 설정하는 것이며, 본 실시형태1에서는 20㎛~50㎛ 정도, 바람직하게는 30㎛ 정도로 하는 것을 예시할 수 있다. 그것에 의해, 프로브(20)로부터 다층 배선기판(1)(도1 및 도2참조) 내에 형성된 회로(배선)까지가 전기적으로 접속할 수 있으므로, 프로브(20)가 검사대상의 웨이퍼의 주면 상에 형성된 전극(테스트 패드)에 접촉하는 것에 의해, 본 실시형태1의 반도체집적회로의 프로브 검사(전기적 검사)의 실시가 가능해진다.
상기 유리 에폭시 기판(29) 상면에는, 유리 에폭시 기판(29)의 기계적 강도를 증가하기 위한 보강판(32)이 설치되어 있다. 본 실시형태1에 있어서, 보강판(32)으로서는, 합성 및 평탄성을 가지고, 열에 의한 유리 에폭시 기판(29)의 팽창 및 수축을 억제하고, 검사대상이 되는 웨이퍼와 같은 정도의 선팽창율(열팽창 계수)을 갖는 재질을 선택한다. 그것에 의해, 온도변화가 있는 경우라도, 열에 의한 유리 에폭시 기판(29)의 팽창 또는 수축에 기인하는 프로브(20)와 전극(테스트 패드)과의 상대적인 위치의 어긋남을 억제할 수 있다. 그것에 의해, 프로브(20)를 소정의 전극(테스트 패드)에 확실하게 접촉시킬 수 있다. 보강판(32)의 재질로서는, 검사대상이 되는 웨이퍼가 실리콘을 주성분으로 하고 있을 때에는, 세라믹 혹은 42얼로이를 예시할 수가 있다.
도5는 상기 박막 프로브(3)의 전체의 평면패턴을, 특히 배선(21)의 배치 패턴에 착안해서 나타낸 평면도이며, 예를들면 종 및 횡의 배열이 각각 8열씩 합계 64개의 칩영역에 대하여 동시에 검사를 행할 수 있는 구성을 나타내고 있다. 도6은 그 평면패턴의 일부이며, 4개의 칩영역에 대응하는 부분을 확대해서 나타낸 요부 평면도이다. 또한 도6중에 있어서, 프로브(20)는 선단부의 위치만의 도시로 하며, 1개의 칩영역에 대해서, 프로브(20)가 26핀 배치된 경우에 대해서 나타내고 있다.
도6에 나타내는 바와 같이, 프로브(20)는 웨이퍼 주면의 전극(테스트 패드)에 맞춘 장소에 위치하고 있다. 본딩패드(21A)는, 전술의 와이어(31)(도4참조)를 본딩하기 쉬운 장소에 위치하도록 패터닝되어 있으며, 본 실시형태1에서는 도6을 나타낸 지면의 상하방향에서 각 칩영역의 중심을 지나는 직선(CL)에 따라 복수의 본딩패드(21A)가 배열되어 있다.
상기와 같은 박막 프로브(3)에 의하면, 검사대상의 웨이퍼의 주면의 전면에서 프로브(20)의 선단부를 전극(테스트 패드)의 위치에 맞추어 배치하고, 프로브(20)와 전기적으로 접속하는 와이어(31)를 본딩하기 쉬운 위치가 되도록 본딩패드(21A)가 패터닝되어 있으므로, 칩 사이즈가 소형화하고, 전극(테스트 패드)이 소형화 및 협피치화했을 경우라도, 전극(테스트 패드)의 배열에 관계없이 웨이퍼 레벨에서의 반도체집적회로의 검사를 행할 수 있다.
도7은 상기 박막 프로브(3)의 전체의 평면패턴을, 특히 보강재(24), 유리 에폭시 기판(29) 및 보강판(32)의 배치패턴에 착안해서 나타낸 평면도이며, 전술의 도5와 마찬가지로, 예를들면 종 및 횡의 배열이 각각 8열씩 합계 64개의 칩영역에 대하여 동시에 검사를 행할 수 있는 구성을 나타내고 있다. 도8은 그 평면패턴의 일부이며, 4개의 칩영역에 대응하는 부분을 확대해서 나타낸 요부 평면도이다. 또한 전술의 도6과 마찬가지로, 도8중에 있어서, 프로브(20)는 선단부의 위치만의 도시로 하며, 1개의 칩영역에 대하여, 프로브가 26핀 배치된 경우에 대해서 나타내고 있다.
도7 및 도8에 나타내는 바와 같이, 박막 프로브(3)의 상면에 있어서, 엘라스토머(26)(도4참조)를 배치하기 위한 홈(25)이 형성되는 영역과, 본딩패드(21A)를 노출하기 위한 영역이 설치되며, 이들의 영역을 제외하는 모든 영역에 보강재(24)는 형성된다. 또한, 본딩패드(21A)가 노출한 영역에 있어서는, 보강재(24)에 홈(24A)이 형성되고, 유리 에폭시 기판(29)에 개구부(33)가 형성되며, 보강판(32)에 개구부(34)가 형성되어 있다. 전술한 바와 같이, 보강재(24)는 검사대상이 되는 웨이퍼와 같은 정도의 선팽창율(열팽창 계수)을 가지는 재질로 형성되어 있으므로, 박막 프로브(3)의 상면의 넓은 영역에 보강재(27)를 형성하는 것에 의해, 온도변화가 있는 경우라도, 접촉단자(24)와 칩영역의 주면상에 형성된 전극(테스트 패드)과의 상대적인 위치를 확실하게 일치한 상태로 유지할 수 있다.
그런데, 상기 프로브(20)(도4참조)를 칩영역의 전극(테스트 패드)에 접촉시키고, 프로브(20)와 전극(테스트 패드)과의 전기적 도통을 취하기 위해서는, 전극(테스트 패드)의 표면에 형성된 자연산화막(도시는 생략)을 깨뜨려 프로브(20)를 전극(테스트 패드)에 접촉시킬 필요가 있다. 여기에서, 본 실시형태1의 프로브 카드가 갖는 프로브(20)(도4참조) 대신에, 캔틸레버 모양의 프로브 침을 가지는 프로브 카드를 사용했을 경우에는, 그 자연산화막을 깨뜨리기 위해서, 프로브와 전극(테스트 패드)이 접촉한 후에, 프로브를 와이핑시키는 것에 의해 그 자연산화막을 깨뜨리게 된다. 그런데, 그 와이핑에 의해, 자연산화막을 깨뜨릴뿐만 아니라, 전극(테스트 패드) 그 자체의 표면에 흠을 내버리는 것이 걱정된다. 전극(테스트 패드)의 표면에 이러한 흠이 나버렸을 경우, 후공정에서 전극(테스트 패드)에 본딩와이어를 접속했을 때에, 전극(테스트 패드)과 본딩와이어와의 접착력이 저하해버릴 우려가 있다. 또한, 칩 사이즈의 축소화에 의해, 전극(테스트 패드)도 소형화하므로, 전극(테스트 패드)의 표면에서는 흠이 난 영역이 차지하는 비율이 커지고, 또한 전극(테스트 패드)과 본딩와이어와의 접착력이 저하해버리는 우려가 있다.
한편, 본 실시형태1의 프로브(20)는, 상기 압압기구(28)(도4참조)의 압압력에 의해 선단부가 상기 자연산화막에 꽂히도록 해서 전극(테스트 패드) 그 자체의 표면에 도달하고, 프로브(20)와 전극(테스트 패드)과의 전기적 도통을 취한다. 그 때문에, 상기 와이핑이 필요없게 되므로, 프로브(20)와 전극(테스트 패드)이 접촉하고 있는 시간을 짧게 할 수 있다. 그 결과, 캔틸레버 모양의 프로브 침으로 이루어지는 접촉단자를 사용한 경우에 비교해, 전극(테스트 패드) 그 자체의 표면에 생기는 흠을 저감할 수 있다. 즉, 후공정에서 접속하는 본딩와이어와 전극(테스트 패드)과의 접착력이 저하해버리는 문제점을 미연에 막는 것이 가능해진다. 또한, 상기 와이핑이 필요없게 되므로, 전극(테스트 패드)을 소형화할 수 있다. 그것에 의해, 칩 사이즈도 소형화할 수 있다.
또한, 본 발명자들이 행한 실험에 의하면, 특원2003-075429호에 기재되어 있는 포고핀이 박막 프로브에 접촉함으로써 프로브와의 사이에서 테스트 신호의 송수신을 행하는 프로브 카드에 있어서는, 포고핀과 박막 프로브가 전기적으로 접속하기 위해서 포고핀이 가지는 스프링의 탄성력에 의해 박막 프로브에 하중이 가해지고, 그 하중이 프로브에까지 전해지고 있다. 그 때문에, 프로브와 전극(테스트 패드)이 접촉할 때에 전극(테스트 패드)에 가해지는 하중은, 1개의 전극(테스트 패드)당 약 6g~8g이었다. 한편, 상기의 본 실시형태1의 프로브 카드에 있어서는, 프로브(20)와 전극(테스트 패드)이 접촉할 때에 전극(테스트 패드)에 가해지는 하중은, 1개의 전극(테스트 패드)당 약 1g~2g이었다. 즉, 본 실시형태1의 프로브 카드를 사용한 경우에는, 포고핀을 사용한 프로브 카드에 비해서 프로브(20)와 전극(테스트 패드)이 접촉할 때의 전극(테스트 패드)에 가해지는 하중을 저감할 수 있다. 그것에 의해, 검사대상의 웨이퍼에 있어서는, 반도체소자 및 배선등을 형성하는 과정에 있어서, 층간절연막으로서 기계적 강도가 낮은 저유전율 절연막을 사용하는 것이 가능해진다. 즉, 본 실시형태1의 프로브 카드를 사용해서 프로브 검사를 행한 경우에는, 층간절연막, 반도체소자 및 배선 등에 주는 데미지를 저감할 수가 있다. 또한, 상기 포고핀은 고가이므로, 본 실시형태1의 프로브 카드는, 포고핀을 사용한 프로브 카드에 비교해 프로브 카드 자체의 비용을 저감 할 수 있다.
그런데, 칩 사이즈를 작게 하기 위해서, 능동소자와 그 능동소자와 전기적으로 접속된 배선의 상부에 전극(테스트 패드)을 설치하는 경우가 있다. 프로브 검사시에 있어서, 이러한 전극(테스트 패드)에 프로브가 접촉하면, 그 접촉에 의한 충격으로 그 하부의 능동소자와 배선이 파괴해버리는 문제점이 걱정된다. 전술과 같이, 본 실시형태1의 프로브 카드를 사용했을 경우에는, 프로브(20)와 전극(테스트 패드)이 접촉할 때의 전극(테스트 패드)에 가해지는 하중을 저감할 수 있으므로, 그러한 문제점을 막을 수 있다.
또한, 반도체 집적회로장치를 웨이퍼 프로세스 패키지(Wafer Process Package;이하, WPP로 생략한다) 기술에 의해 제조할 경우에는, 웨이퍼의 상태인 채로 일괄해서 수지밀봉 한 후, 반도체 집적회로장치의 외부 접속용 단자가 되는 범프전극을 형성하고, 웨이퍼를 개개의 반도체 집적회로장치(칩)로 자른다. 상기 검사대상이 되는 웨이퍼가, 이러한 WPP기술에 의해 처리가 행해지고 있는 경우에는, 그 범프전극이 테스트 패드가 된다. 전술과 같이, 본 실시형태1의 프로브 카드를 사용했을 경우에는, 프로브(20)와 전극(테스트 패드)이 접촉할 때의 전극(테스트 패드)에 가해지는 하중을 저감할 수 있으므로, 이러한 웨이퍼에 대하여 본 실시형태1의 프로브 카드를 사용해서 프로브 검사를 행했을 경우에는, 범프전극의 표면에 형성되는 프로브(20)의 압흔(壓痕)을 작게 또 얕게 할 수가 있다. 그것에 의해, 후공정에서 그 범프전극을 리플로우 처리에 의해 용융시키고, 실장기판측의 패드와 접합하는 것에 의해 반도체 집적회로장치를 실장기판에 실장했을 때에도, 그 범프전극과 실장기판측의 패드와의 사이에서 접합 불량이 발생하는 것을 막을 수 있다.
또한, 박막 프로브(3)가 검사대상의 웨이퍼의 외주부에 접촉했을 때에는, 웨이퍼의 외주부 부근에 위치하는 프로브(20)에 가해지는 하중이 증가하고, 프로브(20)의 선단이 뭉개져버리는 등의 데미지의 발생이 걱정되지만, 전술과 같이 프로브(20)와 전극(테스트 패드)이 접촉할 때의 전극(테스트 패드)에 가해지는 하중을 저감할 수 있으므로, 그러한 데미지의 발생을 막을 수 있다.
다음에, 상기 도4~도8을 사용해서 설명한 박막 프로브(3)의 제조공정에 대해서, 도9~도17을 사용해서 설명한다. 또, 도9~도17은, 박막 프로브(3)의 제조공정 중의 요부 단면도이다. 또한, 박막 프로브의 구조 및 그 제조공정과, 상기 프로브(20)와 같은 프로브의 구조 및 그 제조공정에 대해서는, 특원평6-22885호, 특개평7-283280호 공보, 특개평8-50146호 공보, 특개평8-201427호 공보, 특원평9-119107호, 특개평11-23615호 공보, 특개2002-139554호 공보, 특개평10-308423호 공보, 특원평9-189660호, 특개평11-97471호 공보, 특개2000-150594호 공보, 특원2002-289377호, 특원2002-294376호, 특원2003-189949호, 특원2003-75429호 및 특원2003-371515호에도 기재가 있다.
우선, 도9에 나타내는 바와 같이, 두께 0.2㎜~0.6㎜ 정도의 실리콘으로 이루어지는 웨이퍼(제2기판)(41)를 준비하고, 열산화법에 의해 이 웨이퍼(41)의 양면에 막두께 0.5㎛ 정도의 산화실리콘막을 형성한다. 계속해서, 포토레지스트막을 마스크로 해서 웨이퍼(41)의 주면측의 산화실리콘막을 에칭하고, 웨이퍼(41)의 주면측의 산화실리콘막에 웨이퍼(41)에 도달하는 개구부를 형성한다. 이어서, 남은 산화실리콘막을 마스크로 해서 강알칼리 수용액(예를들면 수산화 칼륨 수용액)을 이용해서 웨이퍼(41)를 이방적으로 에칭함으로써, 웨이퍼(41)의 주면에 (111)면에 둘러싸여진 각추 사다리꼴모양의 홀(제1홀부)(43)을 형성한다.
다음에, 상기 홀(43)의 형성시에 마스크로서 사용한 산화실리콘막을 불산 및 불화암모늄의 혼합액에 의한 웨트에칭에 의해 제거한다. 계속해서, 웨이퍼(41)에 열산화처리를 행하는 것에 의해, 홀(43)의 내부를 포함하는 웨이퍼(41)의 전면에 막두께 O.5㎛ 정도의 산화실리콘막(44)을 형성한다. 이어서, 홀(43)의 내부를 포함하는 웨이퍼(41)의 주면에 도전성막(제1금속막)(45)을 성막한다. 이 도전성막(45)은, 예를들면 막두께 0.1㎛ 정도의 크롬막 및 막두께 1㎛ 정도의 동막을 순차 스퍼터링법 또는 증착법에 의해 퇴적함으로써 성막할 수 있다. 이어서, 도전성막(45) 상에 포토레지스트막을 성막하고, 포토리소그래피 기술에 의해 후공정에서 프로브(20)(도4참조)가 형성되는 영역의 포토레지스트막을 제거해, 개구부를 형성한다.
다음에, 도전성막(45)을 전극으로 한 전해 도금법에 의해, 상기 포토레지스트막의 개구부의 저부에 나타난 도전성막(45) 상에 경도가 높은 도전성막(제1금속막)(47, 48, 49)을 순차 퇴적한다. 본 실시형태1에 있어서는, 도전성막(47, 49)을 니켈막으로 하고, 도전성막(48)을 로듐막으로 하는 것을 예시할 수 있다. 여기까지의 공정에 의해, 도전성막(48, 49)으로 전술의 프로브(20)를 형성할 수 있다. 또, 도전성막(45, 47)은, 후공정에서 제거되지만, 그 공정에 관해서는 후술한다.
다음에, 상기 포토레지스트막을 제거한 후, 프로브(20) 및 도전성막(45)을 덮도록 폴리이미드막(제1폴리이미드막)(22)을 성막한다. 계속해서, 그 폴리이미드막(22)에 프로브(20)에 도달하는 개구부(제1개구부)를 형성한다. 이 개구부는, 레이저를 사용한 드릴링가공 또는 알루미늄막을 마스크로 한 드라이 에칭에 의해 형성할 수 있다.
다음에, 그 개구부의 내부를 포함하는 폴리이미드막(22) 상에 도전성막(제2금속막)(51)을 성막한다. 이 도전성막(51)은, 예를들면 막두께 O.1㎛ 정도의 크롬막 및 막두께 1㎛ 정도의 동막을 순차 스퍼터링법 또는 증착법에 의해 퇴적하는 것에 의해 성막할 수 있다. 계속해서, 그 도전성막(51) 상에 포토레지스트막을 형성한 후에, 그 포토레지스트막을 포토리소그래피 기술에 의해 패터닝하고, 포토레지스트막에 도전성막(51)에 도달하는 개구부를 형성한다. 이어서, 도금법에 의해, 그 개구부 내의 도전성막(51) 상에 도전성막(제2금속막)(52)을 성막한다. 본 실시형태1에 있어서는, 도전성막(52)으로서 동막, 또는 동막 및 니켈막을 하층부터 순차 퇴적한 적층막을 예시할 수 있다.
다음에, 상기 포토레지스트막을 제거한 후, 도전성막(52)을 마스크로 해서 도전성막(51)을 에칭하는 것에 의해, 도전성막(51, 52)으로 이루어지는 배선(21) 및 위치 맞춤용의 얼라인먼트 마크(53)를 형성한다. 배선(21)은, 상기 개구부의 저부에서 프로브(20)와 전기적으로 접속할 수 있다.
다음에, 웨이퍼(41)의 주면에, 예를들면 폴리이미드계의 접착시트 또는 에폭시계의 접착시트를 첨부하는 것에 의해, 접착층이 되는 폴리이미드막(제2폴리이미드막)(23)을 형성한다. 계속해서, 이 폴리이미드막(23)의 상면에 금속시트(제2시트)(55)를 고착한다. 이 금속시트(55)로서는, 선팽창율이 낮고 또 웨이퍼(41)의 선팽창율(제1선팽창율)에 가까운 재질을 고르는 것이며, 본 실시형태1에서는, 예를들면 42얼로이(니켈42％ 또한 철58％의 합금으로, 선팽창율4ppm／℃) 또는 인바(니켈36％ 또한 철64％의 합금으로, 선팽창율1.5ppm／℃)를 예시할 수 있다. 또한, 금속시트(55)를 사용하는 대신에 웨이퍼(41)와 같은 재질의 실리콘막을 형성해도 되고, 실리콘과 같은 정도의 선팽창율을 갖는 재질, 예를들면 철, 니켈 및 코발트의 합금, 또는 세라믹 및 수지의 혼합재료 등이라도 된다. 이러한 금속시트(55)에는, 얼라인먼트 마크(53)를 시각적으로 확인하기 위한 핍 윈도우(56)가 형성되어 있다. 이러한 금속시트(55)을 고착하기 위해서는, 예를들면 상기 프로브(20) 및 얼라인먼트 마크(53)가 형성된 웨이퍼(41)에 핍 윈도우(56)가 형성된 금속시트(55)를 얼라인먼트 마크(53) 및 핍 윈도우(56)를 사용해서 위치 맞춤하면서 중합하고, 10~200kgf/cm2 정도로 가압하면서 폴리이미드막(23)의 유리 전이점 온도 이상의 온도로 가열을 행하여, 가열 가압 압착하는 것에 의해 실현할 수 있다.
이러한 금속시트(55)를 폴리이미드막(23)을 사용해서 고착하는 것에 의해, 형성되는 박막 프로브(3)의 강도향상 및 대면적화를 꾀할 수 있다. 또한, 금속시트(55)를 고착하는 것에 의해, 검사시의 온도에 기인하는 박막 프로브(3)와 검사대상의 웨이퍼와의 상대적인 위치 어긋남의 방지 등, 여러가지의 상황하에서의 박막 프로브(3)와 검사대상의 웨이퍼와의 상대적인 위치제도를 확보하는 것이 가능해진다.
다음에, 포토레지스트막(57)을 마스크로 해서 금속시트(55)를 에칭한다. 본 실시형태1에 있어서, 이 에칭은 염화제2철 용액을 사용한 스프레이 에칭으로 할 수 있다.
다음에, 포토레지스트막(57)을 제거한 후, 도10에 나타내는 바와 같이, 금속시트(55)를 마스크로 해서 폴리이미드막(23)에 드릴링가공을 행하고, 배선(21)에 도달하는 개구부(제3개구부)(58)를 형성한다. 이때의 드릴링가공수단으로서는, 예를들면 엑시머 레이저 혹은 탄산 가스 레이저를 사용한 레이저 가공, 또는 드라이 에칭가공을 적용할 수 있다.
다음에, 도11에 나타내는 바와 같이, 포토레지스트막(59)을 사용해서 금속시트(55)를 에칭하고, 금속시트(55)로 이루어지는 전술의 보강재(24)(홈(25)을 포함한다)를 형성한다. 이 에칭에 의해 형성된 보강재(24)의 평면패턴이 도7 및 도8을 사용해서 설명한 보강재(24)의 평면패턴이 된다.
다음에, 도12에 나타내는 바와 같이, 포토레지스트막(59)을 제거하고, 개구부(58)의 저부에 배선(21)의 단부를 노출하는 것에 의해, 이 배선(21)의 단부로 이루어지는 전술의 본딩패드(21A)를 형성한다.
계속해서, 홈(25)내에, 엘라스토머(26)를 형성한다. 이때, 엘라스토머(26)는 소정량이 홈(25)의 상부에 돌출하도록 형성한다. 본 실시형태1에 있어서는, 엘라스토머(26)를 형성하는 방법으로서, 홈(25)내에 탄성수지를 인쇄 혹은 디스펜서 도포하는 방법, 또는 실리콘 시트를 설치하는 방법을 예시할 수 있지만, 전술한 바와 같이, 엘라스토머(26)의 재질로서는, 엘라스토머(27)(도4참조)보다 부드러운(탄성율이 작다) 것을 선택한다. 그것에 의해, 예를들면 검사대상의 웨이퍼에 휘어짐과 같은 비뚤어짐이 발생하고, 프로브(20)가 접촉하는 웨이퍼의 주면의 복수의 전극(테스트 패드) 사이에서 높이에 변동이 발생하고 있는 경우라도, 프로브(20)를 전극(테스트 패드)에 확실하게 접촉시키는 것이 가능해진다. 또 엘라스토머(26)는 다수의 프로브(20)의 선단이 검사대상의 웨이퍼의 주면에 배열된 전극(테스트 패드)에 접촉할 때의 충격을 완화하면서, 개개의 프로브(20)의 선단의 높이의 변동을 국부적인 변형에 의해 흡수하고, 전극(테스트 패드)의 높이의 변동에 따른 균일한 잠식에 의한 프로브(20)와 전극(테스트 패드)과의 접촉을 실현한다.
계속해서, 엘라스토머(26) 상에 도4를 사용해서 전술한 엘라스토머(27)를 형성한다. 본 실시형태1에 있어서, 엘라스토머(27)를 형성하는 방법으로서는, 엘라스토머(26)를 형성한 방법과 같은 방법을 예시할 수가 있다.
계속해서, 도1~도4를 사용해서 설명한 커넥터(4), 패드(30) 및 개구부(제4개구부)(33)(도7 및 도8도 참조)가 형성된 유리 에폭시 기판(29)을, 개구부(33)가 본딩패드(21A) 상에 배치되도록 위치 맞춤하여 엘라스토머(27) 상에 첩부(貼付)한다. 이어서, 개구부(34)(도7 및 도8도 참조)가 형성된 보강판(32)을, 개구부(34)가 본딩패드(21A) 상에 배치되도록 위치 맞춤하여 유리 에폭시 기판(29)상에 첨부한다.
다음에, 도14에 나타내는 바와 같이, 패드(30)와 본딩패드(21A)에, 예를들면 Au로 이루어지는 와이어(31)(도3 및 도4도 참조)를 본딩하고, 패드(30)와 본딩패드(21A)를 전기적으로 접속한다. 이 와이어(31)의 본딩공정을 더 자세하게 설명하면, 우선, 웨이퍼(41)를 125℃ 정도로 가열한다. 계속해서, 초음파 병용 열압착 와이어 본딩법에 의해, 패드(30)에 와이어(31)의 일단을 본딩한다. 이때, 와이어(31)를 패드(30)에 본딩하는 캐필러리(도시는 생략)는, 예를들면 주파수가 약 120㎑의 초음파진동을 본딩부에 가하면서, 50g~150g 정도, 바람직하게는 80g 정도의 하중을 0.1초~O.2초 정도 본딩부에 가하는 것으로 본딩을 행한다. 또한, 초음파의 주파수는 약 120㎑에 한정하는 것이 아니라, 다른 주파수, 예를들면 약 90㎑ 또는 약 190㎑ 등이라도 된다. 이어서, 와이어(31)의 타단을 본딩패드(21A)에 본딩한다. 본 실시형태1에 있어서는, 본딩패드(21A)로의 와이어(31)의 본딩은, 패드(30)에 와이어(31)를 본딩했을 때의 조건과 같은 조건으로 행하는 것을 예시할 수 있다.
다음에, 도15에 나타내는 바와 같이, 박막 프로브 테두리(60) 및 프로세스 링(61)을 접착제를 사용해서 보강재(24)에 접착한다. 계속해서, 그 박막 프로브 테두리(60) 및 프로세스 링(61)에 보호필름(도시는 생략)을 접착하고, 또한 중앙을 도려 낸 링 모양의 보호필름(도시는 생략)을 웨이퍼(41)의 이면에 접착한다. 이어서, 그것들 보호필름을 마스크로 해서, 불산과 불화암모늄의 혼합액을 사용한 에칭에 의해, 웨이퍼(41)의 이면의 산화실리콘막(44)을 제거한다.
다음에, 상기 보호필름을 제거한 후, 웨이퍼(41)에 실리콘 에칭용 고정지그를 설치한다. 이 실리콘 에칭용 고정지그는, 중간 고정판(62), 스테인레스제의 고정지그(63), 스테인레스제의 덮개(64) 및 0링(65) 등으로 형성된다. 웨이퍼(41)에 실리콘 에칭용 고정지그를 설치하기 위해서는, 중간 고정판(62)에 박막 프로브 테두리(60)를 나사 고정시키고, 고정지그(63)와 덮개(64)와의 사이에 0링(65)을 통해서 웨이퍼(41)를 장착한다. 웨이퍼(41)에 실리콘 에칭용 고정지그를 설치한 후, 강알칼리 수용액(예를들면 수산화 칼륨 수용액)을 사용한 에칭에 의해, 박막 프로브(3)를 형성하기 위한 몰드(mold)인 웨이퍼(41)를 제거한다.
계속해서, 산화실리콘막(44), 도전성막(45) 및 도전성막(47)을 순차 에칭에 의해 제거한다. 이때, 산화실리콘막(44)은 불산 및 불화암모늄의 혼합액을 사용해서 에칭하고, 도전성막(45)에 포함되는 크롬막은 과망간산 칼륨 수용액을 사용해서 에칭하고, 도전성막(45)에 포함되는 동막 및 도전성막(47)인 니켈막은 알카리성 동(銅) 에칭액을 사용해서 에칭한다. 여기까지의 공정에 의해, 프로브(20)를 형성하는 도전성막(48)인 로듐막이 프로브(20)의 표면에 나타난다. 로듐막이 표면에 형성된 프로브(20)에 있어서는, 프로브(20)가 접촉하는 웨이퍼의 주면의 복수의 전극(테스트 패드)의 재료인 땜납 및 알루미늄등이 부착되기 어렵고, 니켈보다 경도가 높고, 또한 산화되기 어려우며 접촉저항을 안정시킬 수 있다.
다음에, 상기 실리콘 에칭용 고정지그를 제거한 후, 도16에 나타내는 바와 같이, 박막 프로브 테두리(60) 및 프로세스 링(61)이 설치된 면에 보호필름(66)을 접착하고, 프로브(20)가 형성된 면에 보호필름(67)을 접착한다. 이 때, 보호필름(67)의 프로브(20)와 대향하는 영역에는, 프로브(20)의 선단부가 보호필름(67)과 접촉해서 오염이나 파손해버리는 것을 막기 위한 오염 방지재(68)가 배치되어 있다. 계속해서, 얼라인먼트 마크(53)상의 보호필름(66)을 제거한다.
다음에, 도17에 나타내는 바와 같이, 박막 프로브 테두리(60)와 폴리이미드막(23)과의 사이에 접착제(69)를 도포한다. 계속해서, 박막 프로브 테두리(60)를 아랫쪽으로 밀어내면서 박막 프로브 테두리(60)의 단부를 변형한 폴리이미드막(23)에 고착한다.
그후, 보호필름(66, 67) 및 박막 프로브 테두리(60)의 외주부에 따라 일체가 된 폴리이미드막(22)과 폴리이미드막(23)과 접착제(69)를 잘라, 본 실시형태1의 박막 프로브(20)를 제조한다.
여기에서, 도36은, 복수의 칩(칩영역)(CF)이 구획된 웨이퍼(WH)의 평면도이다. 또, 본 실시형태1의 프로브 카드를 사용한 프로브 검사는, 이것들 복수의 칩(CF)이 구획된 웨이퍼(WH)에 대하여 행하는 것이다. 웨이퍼 상태에서의 반도체집적회로의 검사(예를들면 프로브 검사)의 쓰루풋을 향상시키기 위해서는, 웨이퍼 1장당의 검사에 요하는 시간을 단축하는 것이 요구된다. 웨이퍼 1장당의 검사에 요하는 시간(T0)은, 예를들면, 반도체 검사장치의 1회의 검사에 요하는 시간을 T1, 프로브 카드의 인덱스에 필요로 하는 시간을 T2, 프로버가 갖는 탐침(본 실시형태1에 있어서는 프로브(20)(도4참조))과 웨이퍼를 접촉시키는 터치다운 회수를 N 및 웨이퍼의 교환에 요하는 시간을 T3이라고 하면, TO = (T1+T2)×N+T3으로 나타내진다. 이 식에서, 웨이퍼 상태에서의 반도체 집적회로장치의 검사의 쓰루풋을 향상시키기 위해서는, 터치다운 회수를 적게 하는 것이 요구된다. 또한, 1장의 웨이퍼에 형성된 칩영역수를 M1, 프로브 카드가 동시에 접촉되는 칩영역수를 M2라고 하면, 숏트효율(K)은, K=M1/(M2×N)으로 나타내진다. 이 숏트효율(K)이 나쁘다는 것은, 프로브 카드의 이용효율이 나쁘고, 터치다운 회수가 증가하고 있다는 것을 의미한다. 즉, 이 숏트효율(K)을 구하는 식에서도 터치다운 회수를 적게 하는 것이 요구된다.
여기에서, 웨이퍼 상태에서의 반도체집적회로의 검사에 있어서의 칩영역의 다수개 취득(초다수개 취득을 포함한다)의 여러가지의 예와, 그때의 숏트효율에 대해서 도18~도25를 사용해서 설명한다.
도18은, 프로브 카드의 1회의 접촉에 의해 반도체 검사장치가 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다. 또, 칩영역은 해칭을 해서 나타내고 있다.
도18에 나타낸 예는, 웨이퍼(WH)의 면내에 312개의 칩영역이 설치되며, 프로브 카드가 한번에 접촉할 수 있는 컨택트 영역(CA)을 지면의 횡방향으로 2개 또 종방향으로 8개 합계 16개의 칩영역에 대응시켜, 프로브 카드의 25회의 접촉으로 웨이퍼(WH)의 면내의 모든 칩영역의 반도체집적회로의 검사를 할 수 있도록 한 것이다. 상기의 숏트효율(K)을 구하는 식에서, 이 경우의 숏트효율을 구하면 약 78%가 된다.
도19도, 프로브 카드의 1회의 접촉에 의해 반도체 검사장치가 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다. 또 칩영역은 해칭을 해서 나타내고 있다.
도19에 나타낸 예는, 웨이퍼(WH)의 면내에 312개의 칩영역이 설치되고, 프로브 카드가 한번에 접촉할 수 있는 컨택트 영역(CA)을 지면의 횡방향으로 2개 또 종방향으로 12개 합계 24개의 칩영역에 대응시켜, 프로브 카드의 18회의 접촉으로 웨이퍼(WH)의 면내의 모든 칩영역의 반도체집적회로의 검사를 할 수 있도록 한 것이다. 상기의 숏트효율(K)을 구하는 식에서, 이 경우의 숏트효율을 구하면 약 72%가 된다.
도20도, 프로브 카드의 1회의 접촉에 의해 반도체 검사장치가 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다. 또 칩영역은 해칭을 해서 나타내고 있다.
도20에 나타낸 예는, 웨이퍼(WH)의 면내에 312개의 칩영역이 설치되며, 프로브 카드가 한번에 접촉할 수 있는 컨택트 영역(CA)을 지면의 횡방향으로 4개 또 종방향으로 8개 합계 32개의 칩영역에 대응시켜, 프로브 카드의 13회의 접촉으로 웨이퍼(WH)의 면내의 모든 칩영역의 반도체집적회로의 검사를 할 수 있도록 한 것이다. 상기의 숏트효율(K)을 구하는 식에서, 이 경우의 숏트효율을 구하면 약 75%가 된다.
도21도, 프로브 카드의 1회의 접촉에 의해 반도체 검사장치가 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다. 또 칩영역은 해칭을 해서 나타내고 있다.
도21에 나타낸 예는, 웨이퍼(WH)의 면내에 312개의 칩영역이 설치되고, 프로브 카드가 한번에 접촉할 수 있는 컨택트 영역(CA)을 지면의 횡방향으로 8개 또 종방향으로 8개 합계 64개의 칩영역에 대응시켜, 프로브 카드의 8회의 접촉으로 웨이퍼(WH)의 면내의 모든 칩영역의 반도체집적회로의 검사를 할 수 있도록 한 것이다. 상기의 숏트효율(K)을 구하는 식에서, 이 경우의 숏트효율을 구하면 약 61％가 된다.
도22도, 프로브 카드의 1회의 접촉에 의해 반도체 검사장치가 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다. 또 칩영역은 해칭을 해서 나타내고 있다.
도22에 나타낸 예는, 웨이퍼(WH)의 면내에 312개의 칩영역이 설치되고, 프로브 카드가 한번에 접촉할 수 있는 컨택트 영역(CA)을 지면의 횡방향으로 10개 또 종방향으로 10개의 합계 100개의 칩영역에 대응시켜, 프로브 카드의 4회의 접촉으로 웨이퍼(WH)의 면내의 모든 칩영역의 반도체집적회로의 검사를 할 수 있도록 한 것이다. 상기의 숏트효율(K)을 구하는 식에서, 이 경우의 숏트효율을 구하면 약 78%가 된다.
도23도, 프로브 카드의 1회의 접촉에 의해 반도체 검사장치가 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다. 또 칩영역은 해칭을 해서 나타내고 있다.
도23에 나타내는 예는, 웨이퍼(WH)의 면내에 312개의 칩영역이 설치되고, 프로브 카드(프로브(20))가 한번에 접촉할 수 있는 컨택트 영역(CA)을 1열 걸러의 칩영역에 대응시켜, 프로브 카드의 2회의 접촉으로 웨이퍼(WH)의 면내의 모든 칩영역의 반도체집적회로의 검사를 할 수 있도록 한 것이다. 이 경우, 프로브 카드가 동시에 접촉할 수 있는 칩영역수는 168개이다. 상기의 숏트효율(K)을 구하는 식에서, 이 경우의 숏트효율을 구하면 약 93%가 된다.
도24도 본 실시형태1의 프로브 카드가 1회의 접촉에 의해 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다. 또 칩영역은 해칭을 해서 나타내고 있다.
도24에 나타내는 예는, 웨이퍼(WH)의 면내에 856개의 칩영역이 설치되고, 프로브 카드(프로브(20))가 한번에 접촉할 수 있는 컨택트 영역(CA)을 4열 걸러의 칩영역에 대응시켜, 프로브 카드의 4회의 접촉으로 웨이퍼(WH)의 면내의 모든 칩영역의 반도체집적회로의 검사를 할 수 있도록 한 것이다. 이 경우, 프로브 카드가 동시에 접촉할 수 있는 칩영역수는 230개이다. 전술의 숏트효율(K)을 구하는 식에서, 이 경우의 숏트효율을 구하면 약 93%가 된다.
도25도 본 실시형태1의 프로브 카드가 1회의 접촉에 의해 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다. 또 칩영역은 해칭을 해서 나타내고 있다.
도25에 나타내는 예는, 웨이퍼(WH)의 면내에 828개의 칩영역이 설치되며, 프로브 카드(프로브(20))가 한번에 접촉할 수 있는 컨택트 영역(CA)을 등간격으로 선택된 소정의 칩영역에 대응시켜, 프로브 카드의 8회의 접촉으로 웨이퍼(WH)의 면내의 모든 칩영역의 반도체집적회로의 검사를 할 수 있도록 한 것이다. 이 경우, 프로브 카드가 동시에 접촉할 수 있는 칩영역수는 118개다. 전술의 숏트효율(K)을 구하는 식에서, 이 경우의 숏트효율을 구하면 약 88%가 된다.
도18~도25을 사용해서 설명한 것 같이, 도18~도22에 나타낸 바와 같은 구형의 컨택트 영역(CA)을 설정했을 경우에는, 숏트효율이 약 80％ 미만이 되지만, 도23~도25에 나타낸 바와 같이 웨이퍼(WH)의 전면에서 소정의 배열 혹은 간격으로 칩영역을 선택하는 것에 의해 컨택트 영역(CA)을 설정했을 경우에는, 숏트효율을 약 80％ 이상으로 할 수 있다. 이 때, 터치다운 회수에 착안하면, 도23~도25에 나타낸 예의 경우에는, 구형의 컨택트 영역(CA)을 설정했을 경우(도21 및 도22에 나타낸 예는 제외한다)보다 큰 폭으로 감소할 수 있다. 즉, 도23~도25에 나타낸 바와 같이 웨이퍼(WH)의 전면에서 소정의 배열 혹은 간격으로 칩영역을 선택해 컨택트 영역(CA)을 설정하는 것에 의해, 웨이퍼 1장당의 검사에 요하는 시간을 단축할 수 있다. 그 결과, 웨이퍼 상태에서의 반도체집적회로의 검사의 쓰루풋을 향상시키는 것이 가능해진다.
또한, 캔틸레버 모양의 프로브 침으로 했을 경우에는, 칩영역이 축소하고, 칩영역내의 전극(테스트 패드)이 협피치화하면, 프로브 카드로의 프로브 침의 침 세우기가 곤란해지는 것이 걱정된다. 또한 캔틸레버 모양의 프로브 침으로 했을 경우에는, 칩영역에 형성된 전극(테스트 패드)이, 예를들면 대향하는 2변을 따라 1열씩 합계 2열이 배열되어 있다고 하면, 도18 및 도19에 나타낸 2열의 칩영역의 배열의 컨택트 영역(CA)에 대응한 침 세우기는 가능하다. 그렇지만, 그 이상의 배열의 칩영역이 컨택트 영역(CA)이 되는 경우(예를들면 도20~도22에 나타낸 예)나, 웨이퍼(WH)의 전면에서 소정의 배열 혹은 간격으로 선택된 칩영역이 컨택트 영역(CA)이 되는 경우(예를들면 도23~도25에 나타낸 예)에는, 프로브 침의 연장하는 방향을 고려하면, 침 세우기가 불가능하게 된다. 즉 캔틸레버 모양의 프로브 침으로 했을 경우에는, 숏트효율이 높고 터치다운 회수가 적은 도23~도25에 나타낸 다수개 취득의 예를 실현하는 것은 불가능하게 된다. 한편, 도1~도17을 사용해서 설명한 본 실시형태1의 프로브 카드에 있어서는, 전술한 바와 같이, 검사대상의 웨이퍼(WH)의 주면의 전면에 있어서 프로브(20)(도4참조)의 선단부를 전극(테스트 패드)의 위치에 맞추어 배치할 수 있으므로, 도23~도25에 나타낸 다수개 취득의 예를 실현하는 것이 가능해진다. 또한, 검사대상의 웨이퍼(WH)에 형성된 모든 칩영역의 모든 전극(테스트 패드)의 위치에 맞추어 프로브(20)의 선단부를 배치하면, 터치다운 회수를 1회로 하는 것도 가능하다.
다음에, 도26에 의해, 본 실시형태1의 반도체 집적회로장치의 제조방법의 일례를 설명한다. 도26은 반도체 집적회로장치의 제조방법을 나타내는 플로우챠트이다. 본 실시형태1에서는, 반도체 집적회로장치로서 로직IC 및 전기적 일괄 소거형 EEPROM(Electric Erasable Programmable Read Only Memory;이하, 플래시 메모리라 한다)을 혼재하는 MCP(Multi Chip Package)를 예로 설명한다.
우선, 전처리 공정에 의해, 로직IC 및 플래시 메모리의 각각을 형성하는 다수의 소자를, 웨이퍼의 디바이스면(주면)에 형성한다. 즉, 이 공정에서는 로직IC 및 플래시 메모리의 각각의 사양에 의거해, 예를들면 단결정 실리콘으로 이루어지는 반도체 웨이퍼에 대해서, 산화, 확산, 불순물주입, 배선패턴형성, 절연층 형성 및 배선층 형성 등의 각 웨이퍼 처리공정을 반복해서 소망의 집적회로를 형성하는 것이다(스텝S1). 또 이때, 웨이퍼의 디바이스면(주면) 내에서 구획된 각 칩영역에는, 프로브 검사시에 사용되는 BIST(Built In Self Test)회로도 형성한다. 본 실시형태1에 있어서, 이 BIST회로는, 플래시 메모리부의 프로브 검사시에 사용할 수 있는 것으로 한다.
다음에, 상기 웨이퍼를 복수의 칩영역으로 분할하는 스크라이브 영역에 형성된 TEG(Test Element Group)를 형성하는 MIS의 DC동작 특성시험을 행한다. 즉, TEG를 형성하는 MIS의 문턱치전압을 측정하는 것에 의해, 로직IC 및 플래시 메모리의 각각을 형성하는 MIS의 문턱치전압을 검사하는 것이다(스텝S2).
다음에, 다수의 소자가 형성된 웨이퍼에 대한 검사(웨이퍼 레벨검사)를 행한다(스텝S3). 여기에서는, 번인검사 및 프로브 검사를 그 순서대로 행하는 것이며, 필요에 따라 번인검사의 전에 간단한 프로브 검사를 넣는 경우도 있다. 번인검사에서는, 예를들면 웨이퍼를 고온(예를들면 125~150℃）분위기중에서, 정격 혹은 그것을 넘는 전원전압을 인가해서 집적회로에 전류를 흘리고, 온도 및 전압 스트레스를 가해서 장래 불량에 도달할 가능성이 있는 칩을 스크리닝 한다. 또한, 프로브 검사에서는, 예를들면 소정의 테스트 패턴을 사용해서 소정의 기능대로에 동작하는지 여부를 확인하는 기능 테스트와, 입출력 단자간의 오픈/숏트검사, 리크 전류검사, 전원전류의 측정 등의 DC테스트, AC타이밍을 시험하는 AC테스트 등을 행한다. 이 웨이퍼 레벨 프로브 검사공정에 있어서는, 도1~도17을 사용해서 설명한 본 실시형태1의 프로브 카드를 갖는 반도체검사장치를 사용할 수 있다. 또한, 웨이퍼 레벨 번인검사공정에서도, 본 실시형태1의 프로브 카드를 적용해도 된다. 이러한 웨이퍼 레벨에서의 검사를 행하는 것에 의해, 번인검사 등의 불량 데이터를 상기 전처리 공정으로 피드백하는 것이 가능해진다. 그것에 의해, 전처리 공정의 불량을 개선할 수 있다.
여기에서, 도27은, 상기 프로브 검사공정의 상세를 나타낸 플로우챠트이다. 도27 도시한 바와 같이, 우선, 고온(예를들면 80℃~150℃정도) 분위기중에서, 플래시 메모리부에 대한 프로브 검사를 행한다(스텝S31). 이때, 상기 BIST회로 및 도1~도17을 사용해서 설명한 본 실시형태1의 프로브 카드를 사용하고, 도18~도25를 사용해서 설명한 바와 같은 칩영역의 다수개 취득에 따라, 프로브 검사를 진행시킨다.
계속해서, 상온(예를들면 20℃~30℃정도) 분위기중 또는 저온(예를들면 -40℃정도) 분위기중에서, 로직IC부에 관한 프로브 검사를 행한다(스텝S32). 본 실시형태1에서는, 이 로직IC부에 대한 프로브 검사시는, BIST회로를 사용하지 않고, 칩영역에 대해서도 다수개 취득하려고 하지 않고 1개의 칩영역 마다 프로브 검사를 행하여 가는 것을 예시한다. 로직IC에 대해서는, 전술의 테스트 패드수가 많아지기 때문에, 칩영역을 다수개 취득하려고 하지 않고, 1개의 칩영역에 대응한 프로브(20)(도6참조)가 형성된 박막 프로브(3)(도3 및 도4참조)를 갖는 본 실시형태1의 프로브 카드를 사용해서 프로브 검사를 진행시킨다.
계속해서, 상온(예를들면 20℃~30℃정도) 분위기중 또는 저온(예를들면 -40℃정도) 분위기중에서, 플래시 메모리부에 대한 프로브 검사를 행한다(스텝S33). 이때, 상기 BIST회로 및 스텝S31에서 사용한 프로브 카드를 사용해서 프로브 검사를 실시할 수 있다.
계속해서, 고온(예를들면 80℃~150℃정도) 분위기중에서, 로직IC부에 대한 프로브 검사를 행한다(스텝S34). 이 때, 스텝S32에서 사용한 프로브 카드를 사용해서 프로브 검사를 실시할 수 있다.
상기와 같은 스텝S3에서, 번인 검사시간(8시간~48시간 정도)과 같이 검사시간이 긴 검사, 예를들면 롱 사이클 테스트나 리프레시 테스트(1시간~수10시간 정도) 등을 행해도 된다. 이러한 검사시간이 긴 검사를 웨이퍼 레벨로 행하는 것에 의해, 그러한 검사를 개개의 칩으로 분할하고 나서 행하는 경우에 비교해서 본 실시형태1의 반도체 집적회로장치의 제조의 쓰루풋을 대폭 향상할 수 있다.
다음에, 상기 번인검사 및 프로브 검사의 결과, 불량의 소자에 대하여 레이저 광을 조사해서 구제한다. 즉, 이 공정에서는 예를들면 프로브 검사의 결과를 해석해서 플래시 메모리의 불량 비트를 찾아내고, 이 불량 비트에 대응하는 용장구제 비트의 퓨즈를 레이저 광으로 절단, 또는 전기퓨즈를 외부 전압입력으로 절단하는 것에 의해, 용장구제처리를 행해 리페어를 행하는 것이다(스텝S4). 이 구제 공정 후, 상기 스텝S3에서 나타낸 웨이퍼 레벨 번인 검사공정 및 웨이퍼 레벨 프로브 검사공정과 같은 웨이퍼 레벨 번인 검사공정 및 웨이퍼 레벨 프로브 검사공정을 행해도 된다. 이 공정은, 용장구제처리에 의해 불량비트를 용장구제용 비트로 전환할 수 있는 것을 확인하는 것이다. 여기에서, 용장구제처리 후에만 실시 가능한 플래시 메모리의 메모리 셀의 간섭시험, 예를들면 디스터브 리프레시 테스트 등을 행해도 된다. 또한 플래시 메모리의 메모리 셀에 대해서는, 웨이퍼 레벨로 기록 및 소거의 시험을 행해도 된다(스텝S5).
다음에, 로직IC 및 플래시 메모리가 형성된 웨이퍼를 개개의 칩으로 절단한다(스텝S6). 여기에서, 절단하지 않고 양품의 웨이퍼를 그대로 제품으로 해서 출하하는 것도 가능하다(스텝S7).
다음에, 로직IC 및 플래시 메모리가 형성된 칩을 실장기판 상에 탑재하는 다이본딩공정, 각 칩의 패드와 실장기판 상의 패드를 와이어에 의해 전기적으로 접속하는 와이어 본딩공정, 각 칩 및 와이어의 부분을 보호하기 위해서 수지에 의해 몰드하는 수지몰드공정 및 외부 리드를 성형·표면처리하는 리드 성형공정 등을 거쳐, 칩을 패키징한다(스텝S8). 또, 와이어 본딩에 한하지 않고, 플립칩 본딩 등도 가능하다. 이렇게 하여 조립한 패키지는, 제품으로서 출하하고, 유저에게 제공할 수 있다(스텝S9).
상기와 같은 본 실시형태1의 반도체 집적회로장치의 제조방법에 의하면, 패키지를 조립하기 전에 번인검사 및 프로브 검사를 행하므로, 번인검사에 의한 불량 또는 프로브 검사에 의한 불량이 발견된 칩에 대해서도 구제할 수 있다. 그것에 의해, KGD에 의해 패키지를 조립할 수 있도록 되기 때문에, 패키지의 수율을 대폭 향상할 수 있다.
또한, 웨이퍼 레벨에서의 번인검사 및 프로브 검사의 적용에 의해, 합계의 인덱스 시간을 단축할 수 있다. 또한 웨이퍼 레벨검사를 실시하는 것에 의해, 동시에 검사할 수 있는 칩의 수를 늘릴 수 있다. 이것들의 사항으로부터, 웨이퍼 검사공정의 쓰루풋을 향상하는 것이 가능하게 되기 때문에, 본 실시형태1의 반도체 집적회로장치의 제조비용을 저감하는 것이 가능해진다.
(실시형태2)
다음에 본 실시형태2에 대해서 설명한다.
검사대상이 되는 웨이퍼의 주면에 형성된 전극(테스트 패드) 중에는, 예를들면 전원배선이나 설치배선 등과 같이 상대적으로 큰 전류가 흐르는 것도 있다. 본 실시형태2에서는 도28에 나타내는 바와 같이, 이러한 전극(테스트 패드)과 접촉하는 프로브(20)와 전기적으로 접속하는 본딩패드(21A)와 패드(30)와의 사이에 있어서는, 복수개의 와이어(31)를 본딩한다. 그것에 의해, 상대적으로 큰 전류가 흐르는 본딩패드(21A)와 패드(30)와의 사이에 있어서는, 전류용량을 크게 할 수 있다.
또한, 상기와 같은 상대적으로 큰 전류가 흐르는 전극(테스트 패드)과 접촉하는 프로브(20)에 대해서도, 다른 프로브(20)와 같은 치수로 형성되어 있으면 전기적 부하가 커진다. 이 전기적 부하가 커지면, 그 프로브(20)가 열을 가지고 전극(테스트 패드)과 용접되어 버리거나, 혹은 프로브(20)가 파손해버리는 문제점의 발생이 걱정된다. 그래서, 도29에 나타낸 바와 같이, 본 실시형태2에서는, 상대적으로 큰 전류가 흐르는 전극(테스트 패드)과 대향하는 프로브(접촉단자)(20A)에 상대적으로 큰 치수의 선단부(20B)를 설치한다. 또한, 프로브(20A) 및 프로브(20A)와 전기적으로 접속하는 배선(21B)에 대해서도, 각각 프로브(20) 및 배선(21)보다 큰 배선폭으로 형성한다. 이 때, 전극(테스트 패드)의 표면에는 얇은 자연산화막이 형성되어 있기 때문에, 선단부(20B)는 그 자연산화막을 깨뜨려 측면에서 전극(테스트 패드)과 전기적으로 접촉하게 된다. 프로브(20)의 선단부(20C)보다 상대적으로 큰 치수의 선단부(20B)를 설치하는 것에 의해, 그 상대적으로 큰 치수의 선단부(20B)의 전기적 접촉면적은, 상대적으로 작은 치수의 선단부(20C)의 전기적 접촉면적보다 크게 할 수 있으므로, 상대적으로 큰 전류가 흐르는 전극(테스트 패드)과 선단부(20B)와의 접촉저항을 저감할 수 있다. 또한, 선단부(20B)의 전기적 접촉면적과 선단부(20C)의 전기적 접촉면적과의 비는, 상대적으로 큰 치수의 선단부(20B)를 흐르는 전류값과 상대적으로 작은 치수의 선단부(20C)와의 비보다도 크게 되도록 하는 것이 바람직하다.
또한, 상기와 같은 상대적으로 큰 치수의 선단부(20B)를 형성한 경우에는, 상대적으로 큰 치수의 선단부(20B)의 높이와 상대적으로 작은 치수의 선단부(20C)의 높이가 일치되도록 프로브(20, 20A)를 형성한다. 그것에 의해, 모든 프로브(20, 20A)를 전극(테스트 패드)에 확실하게 접촉시키는 것이 가능해진다.
그런데, 상기 전극(테스트 패드)이 다수 배치되어 있는 경우에는, 그들 전극(테스트 패드)은 복수열로 배열되어 있는 경우도 있다. 도30은 4열로 배열된 전극(테스트 패드)에 대응한 박막 프로브(3)의 요부 평면도이다. 또한, 도31은 도30중의 B-B선에 따른 위치에서의 단면도이며, 도32는 도30중의 C-C선에 따른 위치에서의 단면도이다. 칩영역의 사이즈가 같으면, 전극(테스트 패드)의 배열수가 증가함에 따라, 인접하는 프로브(20)의 선단부(20C)사이의 거리(LX)가 좁아지므로, 인접하는 프로브(20)가 접촉해버리는 것이 더 걱정된다. 그래서, 도30에 나타내는 바와 같이, 예를들면 프로브(20)의 평면 6각형의 패턴을 45°회전시킨 것으로 함으로써 인접하는 프로브(20)가 서로 접촉해버리는 문제점을 막는 것이 가능해진다. 또한, 여기에서는 프로브(20) 평면패턴을 45°회전시킨 예에 대해서 설명했지만, 45°에 한정하는 것이 아니라, 인접하는 프로브(20)의 접촉을 막을 수 있으면 다른 회전각이라도 된다.
또한, 도30에 나타낸 바와 같이, 4열의 전극(테스트 패드)에 대응하는 프로브(20)를 배치한 경우에는, 프로브(20)의 각각에 상층부터 전기적으로 접속하는 배선(21)의 모두를 동일한 배선층에서 형성하는 것이 곤란하게 된다. 이것은 상기 거리(LX)가 좁아지는 것에 의해, 인접하는 프로브(20)가 서로 접촉할 우려가 생김과 동시에 프로브(20)에 전기적으로 접속하는 배선(21)끼리도 접촉할 우려가 생기기 때문이다. 또한 상기한 바와 같이 전류용량에 대응해서 배선폭이 상대적으로 큰 배선(21B)이 형성되어 있는 경우에는, 배선(21B)과 인접하는 배선(21)이 접촉할 우려는 더 커진다. 그래서, 본 실시형태2에 있어서는, 도31 및 도32에 나타내는 바와 같이, 그들 배선을 2층의 배선층(배선(21C, 21D))으로 형성하는 것을 예시할 수 있다. 또 배선(21D) 및 전술의 폴리이미드막(23)(도9~도17도 참조) 상에는, 폴리이미드막(23A)이 형성되어 있다. 상대적으로 하층의 배선(21C)은 폴리이미드막(22)에 형성된 쓰루홀(50A)의 저부에서 프로브(20)와 접촉하고, 상대적으로 상층의 배선(21D)은 폴리이미드막(23) 및 폴리이미드막(22)에 형성된 쓰루홀(50B)의 저부에서 프로브(20)와 접촉하고 있다. 그것에 의해, 동일한 배선층에 있어서는, 인접하는 배선(21C) 또는 배선(21D)의 간격을 크게 확보하는 것이 가능해지므로, 인접하는 배선(21C) 또는 배선(21D)이 접촉해버리는 문제점을 막을 수 있다. 또한, 전극(테스트 패드)이 5열 이상이 되고, 그것에 대응하는 프로브수가 증가해서 상기 거리(LX)가 좁게 되는 경우에는, 더 다층으로 배선층을 형성함으로써 배선 간격을 넓혀도 된다.
(실시형태3)
다음에 본 실시형태3에 대해서 설명한다.
도33에 나타내는 바와 같이, 본 실시형태3의 프로브 카드는, 상기 실시형태1의 프로브 카드에서의 유리 에폭시 기판(29)(도4도 참조) 상에, 유리 에폭시 기판(29) 중에 형성된 회로(배선)와 전기적으로 접속하는 전자소자(71)를 설치한 것이다. 본 실시형태3에 있어서는, 이 전자소자(71)로서 릴레이(계전기), 캐패시터 및 BOST(Built Out Self Test)회로(제2회로)를 형성하는 소자 등을 예시할 수 있다. 이러한 전자소자(71)는, 프로브(20)로부터의 전기적 거리가 짧은 위치에 설치되어 있는 만큼, 예를들면 아날로그 클록 등의 전기적 특성을 양호하게 전달할 수 있다. 그 때문에, 예를들면 전자소자(71)를 다층 배선기판(1)(도1 및 도2참조)에 설치한 경우에 비교해, 유리 에폭시 기판(29)에 설치한 쪽이 양호한 전기적 특성을 얻을 수 있다.
또한, 전자소자(71)가 릴레이인 경우에는, 그 릴레이의 동작에 의해 소망의 프로브 검사에 필요한 프로브(20)만을 전기적으로 다층 배선기판(1)에 이끌 수 있다. 즉, 모든 프로브(20)와 유리 에폭시 기판(29)중의 회로(배선)가 전기적으로 접속도록 와이어(31)를 본딩해 두고, 소망의 프로브 검사에 필요없는 프로브(20)는 릴레이에 의해 다층 배선기판(1)과 전기적으로 분리하는 것이다. 예를들면, 상기 실시형태1에 있어서 도27을 사용해서 설명한 바와 같은 로직IC부의 프로브 검사(예를들면 DC테스트)의 경우에는, 칩영역상의 모든 전극(테스트 패드)에 프로브(20)를 접촉시키므로, 릴레이에 의해 모든 프로브(20)를 다층 배선기판(1)에 전기적으로 접속한다. 또한, 상기 실시형태1에 있어서 도27을 사용해서 설명한 바와 같은 플래시 메모리부의 프로브 검사의 경우에는, BIST회로를 사용하기 때문에 칩영역상의 모든 전극(테스트 패드)에 프로브(20)를 접촉시킬 필요가 없어진다. 즉, 프로브 검사에 필요없는 프로브(20)는 릴레이에 의해 다층 배선기판(1)과 분리되고, 프로브 검사에 필요한 프로브(20)만 릴레이에 의해 다층 배선기판(1)과 전기적으로 접속한다. 그것에 의해, 릴레이의 동작만으로 1개의 프로브 카드(박막 프로브(3))에서 로직IC부 및 플래시 메모리부의 프로브 검사가 가능해진다. 그 결과, 로직IC부의 프로브 검사 및 플래시 메모리부의 프로브 검사마다 프로브 카드(박막 프로브(3))를 교환할 필요가 없어지므로, 프로브 검사공정을 간략화 할 수 있다. 또한, 로직IC부의 프로브 검사 및 플래시 메모리부의 프로브 검사마다 프로브 카드(박막 프로브(3))를 교환할 필요가 없어지므로, 프로브 카드에 드는 비용을 저감할 수 있다.
(실시형태4)
다음에 본 실시형태4에 대해서 설명한다.
도34에 나타내는 바와 같이, 본 실시형태4의 프로브 카드는, 상기 실시형태1의 프로브 카드에서의 엘라스토머(27)를 와이어(31)를 향한 방향으로 연장하고, 그 연장한 부분과 보강재(24)와의 사이에 엘라스토머(26)와 같은 엘라스토머(26A)를 배치한 것이다. 이러한 엘라스토머(26A)를 배치하는 것에 의해, 와이어(31)를 패드(30)에 본딩할 때의 유리 에폭시 기판(29)의 진동을 억제하는 것이 가능해진다. 이러한 유리 에폭시 기판(29)의 진동을 억제함으로써, 와이어(31)를 패드(30)에 본딩할 때의 에너지가 본딩부에서 확산해버리는 것을 막을 수 있으므로, 와이어(31)를 형성하는 금속과 패드(30)를 형성하는 금속으로 양호하게 공정(共晶)을 형성할 수 있다. 그것에 의해, 와이어(30)와 패드(31)의 접속강도를 향상하는 것이 가능해진다.
(실시형태5)
다음에 본 실시형태5에 대해서 설명한다.
상기 실시형태1에서는, 프로브(20)와 다층 배선기판(1)과의 사이의 신호의 송수신은, FPC 케이블(6) 및 점퍼선(7)을 통해서 행했지만, 도35에 나타내는 바와 같이, 본 실시형태5의 프로브 카드는 일부의 프로브(20)와 다층 배선기판(1)과의 사이의 신호의 송수신은 다층 배선기판(1)의 이면에 첩부된 박막 프로브(3)의 외주영역(1A)에 있어서, 그 외주영역(1A)까지 연장하는 배선(21)(도4 참조)을 다층 배선기판(1)의 이면에 설치되며 다층 배선기판(1) 내의 배선(제3회로)과 전기적으로 접속하는 접속용 단자(제6전극)에 접속하는 것으로 행한다. 이와 같이 배선(21)을 다층 배선기판(1)의 이면에 설치된 접속용 단자에 접속하는 것에 의해, 프로브(20)에서 다층 배선기판(1)까지의 전기적 거리를 단축할 수 있으므로, 예컨대 아날로그 클록 등의 전기적 특성을 양호하게 전달할 수 있다. 본 실시형태5에서는 이와 같은 다층 배선기판(1)의 이면에 설치된 접속용 단자에 접속된 배선(21)과 전기적으로 접속하는 프로브(20)는 고정밀도로 전기적 특성(제2검사신호)을 전달하는 것이 요구되는 메모리 회로(제5회로) 또는 로직회로(제5회로) 등의 프로브 검사에 이용하여, FPC 케이블(6) 및 점퍼선(7)을 통해서 다층 배선기판(1)과 전기적으로 접속하는 프로브(20)는 전원배선 및 접지배선 등을 포함하는 전원회로(제4회로) 등의 프로브 검사에 사용하는 것을 예시할 수 있다.
이상, 본 발명자에 의해 행해진 발명을 실시형태에 의거해 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말 할 필요도 없다.
본 발명의 반도체 집적회로장치의 제조방법은 예를 들면 반도체 집적회로장치의 제조공정에서의 프로브 검사공정에 널리 적용할 수 있다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면, 이하와 같다.
즉, 반도체 집적회로장치의 전기적 검사시에 있어서 테스트 패드, 층간절연막, 반도체소자 및 배선에 생기는 데미지를 저감할 수 있다.
도1은 본 발명의 실시형태1의 프로브 카드의 평면도이다.
도2는 도1 중의 A-A선에 따른 단면도이다.
도3은 본 발명의 실시형태1의 프로브 카드에 포함되는 박막 프로브의 요부를 확대하여 나타낸 단면도이다.
도4는 도3 중의 일부영역을 확대하여 나타낸 요부 단면도이다.
도5는 본 발명의 실시형태1의 프로브 카드에 포함되는 박막 프로브의 평면도이다.
도6은 도5에 나타낸 박막 프로브의 일부를 확대하여 나타낸 평면도이다.
도7은 본 발명의 실시형태1의 프로브 카드에 포함되는 박막 프로브의 평면도이다.
도8은 도5에 나타낸 박막 프로브의 일부를 확대하여 나타낸 평면도이다.
도9는 도4~도8에서 설명한 박막 프로브의 제조공정을 설명하는 요부 단면도이다.
도10은 도9에 계속하는 박막 프로브의 제조공정 중의 요부 단면도이다.
도11은 도10에 계속하는 박막 프로브의 제조공정 중의 요부 단면도이다.
도12는 도11에 계속하는 박막 프로브의 제조공정 중의 요부 단면도이다.
도13은 도12에 계속하는 박막 프로브의 제조공정 중의 요부 단면도이다.
도14는 도13에 계속하는 박막 프로브의 제조공정 중의 요부 단면도이다.
도15는 도14에 계속하는 박막 프로브의 제조공정 중의 요부 단면도이다.
도16은 도15에 계속하는 박막 프로브의 제조공정 중의 요부 단면도이다.
도17은 도16에 계속하는 박막 프로브의 제조공정 중의 요부 단면도이다.
도18은 프로브 카드의 1회의 접촉에 의해 반도체 검사장치가 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다.
도19는 프로브 카드의 1회의 접촉에 의해 반도체 검사장치가 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다.
도20은 프로브 카드의 1회의 접촉에 의해 반도체 검사장치가 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다.
도21은 프로브 카드의 1회의 접촉에 의해 반도체 검사장치가 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다.
도22프로브 카드의 1회의 접촉에 의해 반도체 검사장치가 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다.
도23은 프로브 카드의 1회의 접촉에 의해 반도체 검사장치가 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다.
도24는 프로브 카드의 1회의 접촉에 의해 반도체 검사장치가 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다.
도25는 프로브 카드의 1회의 접촉에 의해 반도체 검사장치가 검사하는 칩영역의 웨이퍼 면내에서의 배열의 일예를 나타내는 평면도이다.
도26은 본 발명의 일실시형태인 반도체 집적회로장치의 제조공정을 나타내는 플로우차트이다.
도27은 도26에 나타낸 플로우차트에서의 프로브 검사공정의 상세를 나타낸 플로우차트이다.
도28은 본 발명의 실시형태2의 프로브 카드에 포함되는 박막 프로브의 요부를 확대하여 나타낸 단면도이다.
도29는 본 발명의 실시형태2의 프로브 카드에 포함되는 박막 프로브의 요부를 확대하여 나타낸 평면도이다.
도30은 본 발명의 실시형태2의 프로브 카드에 포함되는 박막 프로브의 요부를 확대하여 나타낸 평면도이다.
도31은 도30 중의 B-B선에 따른 위치에서의 단면도이다.
도32는 도30 중의 C-C선에 따른 위치에서의 단면도이다.
도33은 본 발명의 실시형태3의 프로브 카드에 포함되는 박막 프로브의 요부를 확대하여 나타낸 단면도이다.
도34는 본 발명의 실시형태4의 프로브 카드에 포함되는 박막 프로브의 요부를 확대하여 나타낸 단면도이다.
도35는 본 발명의 실시형태5의 프로브 카드의 요부 단면도이다.
도36은 본 발명의 본 실시형태1인 프로브 카드를 이용하여 프로브 검사를 행하는 대상의 반도체 칩영역이 형성된 반도체 웨이퍼의 평면도이다.
(부호의 설명)
1 다층 배선기판(제3 기판)
1A 외주영역
2 보조기판
3 박막 프로브(제1 시트)
3B 킵링(keep ring)
4 커넥터(제4 전극)
5 커넥터
6 FPC 케이블
7 점퍼선
8 베이스 홀더
9 슬라이드 플레이트
10 레벨 플레이트
11 가이드 링
12 셋트 스크류
13 스프링 플런저
14 압축 스프링
15 스톱퍼
16 구면 베어링
17 개구부
18 캠 플로어
19 포고시트(POGO seat)
20 프로브(접촉단자)
20A 프로브(접촉단자)
20B 선단부
20C 선단부
21 배선
21A 본딩패드(제2 전극)
21B 배선
21C, 21D 배선
22 폴리이미드막(제1 폴리이미드막)
23 폴리이미드막(제2 폴리이미드막)
23A 폴리이미드막
24 보강재
24B 홈
25 홈(제2 개구부)
26 엘라스토머(제1 탄성재)
26A 엘라스토머
27 엘라스토머(제2 탄성재)
28 압축기구
29 유리 에폭시 기판(제1 기판)
30 패드(제3 전극)
31 와이어(제1 와이어)
32 보강판
33 개구부(제4 개구부)
34 개구부
41 웨이퍼(제2 기판)
43 홀(제1 홀부)
44 산화실리콘막
45,47,48,49 도전성막(제1 금속막)
50A,50B 쓰루홀
51,52 도전성막(제2 금속막)
53 얼라인먼트 마크
55 금속시트(제2 시트)
56 핍 윈도우(peep window)
57 포토레지스트막
58 개구부(제3 개구부)
59 포토레지스트막
60 박막 프로브 프레임
61 프로세스 링
62 중간 고정판
63 고정지그
64 덮개
65 O링
66,67 보호필름
68 오염 방지재
69 접착제
71 전자소자
CA 컨택트영역
CF 칩(칩영역)
S1~S9 스텝
S31~S34 스텝
WH 웨이퍼

Claims (19)

  1. (a) 복수의 칩영역으로 구획되며, 상기 복수의 칩영역의 각각에는 반도체집적회로가 형성되고, 주면상에서 상기 반도체집적회로와 전기적으로 접속하는 복수의 제1전극이 형성된 반도체 웨이퍼를 준비하는 공정,
    (b) 상기 복수의 제1전극에 접촉시키기 위한 복수의 접촉단자 및 상기 복수의 접촉단자와 전기적으로 접속하는 배선을 갖는 제1시트를, 상기 복수의 접촉단자의 선단이 상기 반도체 웨이퍼의 주면을 향해서 돌출하도록 유지하는 제1카드를 준비하는 공정,
    (c) 상기 복수의 접촉단자를 상기 복수의 제1전극에 접촉시켜 상기 반도체집적회로의 전기적 검사를 행하는 공정을 포함하고,
    상기 복수의 접촉단자의 상기 선단은 상기 제1시트의 제1면에 배치되고, 상기 제1시트의 상기 제1면과 반대측의 제2면에는 상기 배선의 일부로 형성된 복수의 제2전극이 배치되며,
    상기 제1카드는, 상기 복수의 제2전극에 전기적으로 접속하는 제1기판 및 상기 복수의 접촉단자를 상기 복수의 제1전극에 압압하는 압압기구를 갖고,
    상기 제1기판은 제1회로를 갖고, 주면에 상기 제1회로와 전기적으로 접속하는 복수의 제3전극이 형성되며,
    상기 복수의 제3전극은, 각각 대응하는 상기 복수의 제2전극과 제1와이어를 통해서 전기적으로 접속되고,
    상기 압압기구는, 상기 제1시트의 상기 제2면 상에서 상기 복수의 접촉단자의 상부에 배치되며,
    1개의 상기 압압기구는 1개 이상의 상기 접촉단자를 압압하는 반도체 집적회로장치의 제조방법.
  2. 제 1 항에 있어서,
    상대적으로 큰 전류가 흐르는 상기 제2전극과 상기 제3전극과의 사이에 전기적으로 접속된 상기 제1와이어는, 상대적으로 작은 전류가 흐르는 상기 제2전극과 상기 제3전극과의 사이에 전기적으로 접속된 상기 제1와이어보다 상대적으로 굵은, 반도체 집적회로장치의 제조방법.
  3. 제 1 항에 있어서,
    상대적으로 큰 전류가 흐르는 상기 제2전극과 상기 제3전극과의 사이에 전기적으로 접속된 상기 제1와이어의 개수는, 상대적으로 작은 전류가 흐르는 상기 제2전극과 상기 제3전극과의 사이에 전기적으로 접속된 상기 제1와이어의 개수보다 상대적으로 많은, 반도체 집적회로장치의 제조방법.
  4. 제 1 항에 있어서,
    상대적으로 큰 전류가 흐르는 상기 접촉단자와 전기적으로 접속하는 상기 배선은, 상대적으로 작은 전류가 흐르는 상기 접촉단자와 전기적으로 접속하는 상기 배선보다 상대적으로 굵은, 반도체 집적회로장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1기판의 표면에는, 상기 제1회로와 전기적으로 접속하는 전자소자가 탑재되어 있는, 반도체 집적회로장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 전자소자는 계전기이며,
    상기 제1기판은, 상기 제1기판의 외부로부터의 신호를 상기 제1기판 내에 도입하는 제4전극과, 복수의 상기 제1회로를 가지며,
    모든 상기 복수의 접촉단자와, 대응하는 상기 복수의 제1회로가 각각 전기적으로 접속하도록, 상기 제1와이어는 상기 복수의 제3전극과 상기 복수의 제2전극을 전기적으로 접속하고,
    상기 계전기는, 상기 제4전극과, 선택된 상기 제1회로를 전기적으로 접속하도록 전환동작을 행하는, 반도체 집적회로장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 계전기의 상기 전환동작에 의해 복수 종류의 상기 반도체집적회로의 상기 전기적 검사를 행하는, 반도체 집적회로장치의 제조방법.
  8. 제 5 항에 있어서,
    상기 전자소자는, 상기 반도체집적회로의 상기 전기적 검사를 행하는 제2회로를 형성하고 있는, 반도체 집적회로장치의 제조방법.
  9. 제 1 항에 있어서,
    상기 반도체 웨이퍼의 상기 주면은 복수의 제1영역에 분할되며, 상기 복수의 칩영역의 각각은 상기 복수의 제1영역 중 어느 것에 배치되고, 상기 (c)공정은 상기 복수의 제1영역의 각각에 대해서 행하는, 반도체 집적회로장치의 제조방법.
  10. 제 1 항에 있어서,
    상기 압압기구는, 상기 제1시트의 상기 제2면 상에서 상기 복수의 접촉단자의 각각의 상부에 각각 배치되며,
    1개의 상기 압압기구는 1개의 상기 접촉단자를 압압하는, 반도체 집적회로장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 압압기구는, 상기 제1시트측에서 제1탄성재 및 제2탄성재를 순차 적층하여 형성되며,
    상기 제1탄성재 및 상기 제2탄성재는, 상기 복수의 접촉단자의 상기 선단과 상기 복수의 제1전극과의 사이의 간극을 흡수하도록 상기 복수의 접촉단자의 상기 복수의 제1전극으로의 압압시의 가압에 의해 변형하는, 반도체 집적회로장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 제1탄성재는, 상기 복수의 접촉단자가 상기 복수의 제1전극에 접촉할시에 상기 반도체 웨이퍼에 전달하는 충격을 완화하고,
    상기 제2탄성재는, 상기 복수의 접촉단자와 상기 복수의 제1전극이 접촉한 후에 있어서, 상기 복수의 접촉단자에 가해지는 과잉 하중을 흡수하는, 반도체 집적회로장치의 제조방법.
  13. 제 1 항에 있어서,
    상기 제1시트는,
    (b1) 결정성을 가지는 제2기판을 준비하는 공정,
    (b2) 상기 제2기판을 선택적 또 이방적으로 에칭하고, 각추형 또는 각추 사다리꼴형의 복수의 제1홀부를 형성하는 공정,
    (b3) 상기 복수의 제1홀부의 각각의 상부에, 상기 복수의 제1홀부를 매립하는 복수의 제1금속막을 선택적으로 형성하는 공정,
    (b4) 상기 제2기판 및 상기 제1금속막 상에 제1폴리이미드막을 형성하는 공정,
    (b5) 상기 제1폴리이미드막을 선택적으로 에칭해서 상기 복수의 제1금속막에 도달하는 복수의 제1개구부를 형성하는 공정,
    (b6) 상기 제1폴리이미드막 상에 상기 복수의 제1개구부를 매립하는 제2금속막을 형성하고, 상기 제2금속막을 패터닝하는 것에 의해 상기 복수의 제1금속막과 전기적으로 접속하는 복수의 상기 배선을 형성하는 공정,
    (b7) 복수의 상기 배선 및 상기 제1폴리이미드막 상에 제2폴리이미드막을 형성하는 공정,
    (b8) 강성(剛性)을 가지는 제2시트를 상기 제1기판 상에 첩부(貼付)하고, 상기 제1금속막 상의 상기 제2시트에 제2개구부를 형성하며, 상기 제1기판 상에서의 상기 제1금속막이 형성되어 있지 않은 제1영역 상의 상기 제2시트에 제3개구부를 형성하는 공정,
    (b9) 상기 제3개구부 하의 상기 제2폴리이미드막을 제거하고, 상기 제3개구부 하의 상기 배선을 노출해서 상기 복수의 제2전극을 형성하는 공정,
    (b10) 상기 제2시트가 상기 제1기판 상에 첩부된 상황 하에서, 상기 제2개구부에 상기 제2개구부를 매립하는 제1탄성재를 형성하고, 상기 제1탄성재 상에 제2탄성재를 형성하는 공정,
    (b11) 상기 제3개구부와 대응하는 제4개구부가 형성된 상기 제1기판을 준비하고, 상기 제3개구부의 위치와 상기 제4개구부의 위치를 맞추어 상기 제1기판의 이면을 상기 제2탄성재에 첩부하는 공정,
    (b12) 상기 복수의 제3전극과, 각각 대응하는 상기 복수의 제2전극을 상기 제1와이어에 의해 전기적으로 접속하는 공정,
    (b13) 상기 제1기판을 제거하고, 상기 복수의 제1금속막에서 상기 복수의 접촉단자를 형성하는 공정을 포함하는 공정에 의해 형성하고,
    상기 반도체 웨이퍼 및 상기 제2시트는, 제1선팽창율을 가지는, 반도체 집적회로장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 반도체 웨이퍼는 실리콘을 주성분으로 하고, 상기 제2시트는 42얼로이 또는 세라믹을 주성분으로 하는, 반도체 집적회로장치의 제조방법.
  15. (a) 복수의 칩영역으로 구획되며, 상기 복수의 칩영역의 각각에는 반도체집적회로가 형성되고, 주면상에서 상기 반도체집적회로와 전기적으로 접속하는 복수의 제1전극이 형성된 반도체 웨이퍼를 준비하는 공정,
    (b) 상기 복수의 제1전극에 접촉시키기 위한 복수의 접촉단자 및 상기 복수의 접촉단자와 전기적으로 접속하는 배선을 가지는 제1시트를, 상기 복수의 접촉단자의 선단이 상기 반도체 웨이퍼의 주면을 향해서 돌출하도록 유지하는 제1카드를 준비하는 공정,
    (c) 상기 복수의 접촉단자를 상기 복수의 제1전극에 접촉시켜서 상기 반도체집적회로의 전기적 검사를 행하는 공정을 포함하고,
    상기 복수의 접촉단자의 상기 선단은 상기 제1시트의 제1면에 배치되고, 상기 제1시트의 상기 제1면과 반대측의 제2면에는 상기 배선의 일부로 형성된 복수의 제2전극이 배치되며,
    상기 제1카드는, 상기 복수의 제2전극에 전기적으로 접속하는 제1기판과, 상기 배선 및 상기 제1기판과 전기적으로 접속하는 제3기판과, 상기 복수의 접촉단자를 상기 복수의 제1전극에 압압하는 압압기구를 가지고,
    상기 제1기판은, 제1회로를 가지며, 주면에 상기 제1회로와 전기적으로 접속하는 복수의 제3전극 및 상기 제1기판의 외부로부터의 신호를 상기 제1기판 내에 도입하는 복수의 제4전극이 형성되며,
    상기 제3기판은, 제3회로를 가지며, 주면에 상기 복수의 제4전극과 전기적으로 접속하는 복수의 제5전극이 형성되고, 이면에 상기 배선의 일부와 전기적으로 접속하는 복수의 제6전극이 형성되며,
    상기 복수의 제3전극은, 각각 대응하는 상기 복수의 제2전극과 제1와이어를 통해서 전기적으로 접속되고,
    상기 복수의 제6전극과 상기 배선의 일부는, 상기 제1시트의 상기 제2면의 일부를 상기 제3기판의 상기 이면에 첩부함으로써 전기적으로 접속되며,
    상기 압압기구는, 상기 제1시트의 상기 제2면상에서 상기 복수의 접촉단자의 상부에 배치되고,
    1개의 상기 압압기구는 1개 이상의 상기 접촉단자를 압압하며,
    상기 반도체집적회로는, 제4회로 및 제5회로를 포함하고,
    상기 (c)공정에 있어서, 상기 복수의 제3전극과 전기적으로 접속하는 상기 복수의 접촉단자는, 상기 제4회로와 전기적으로 접속하는 상기 제1전극과 접촉해서 제1검사신호를 상기 제4회로에 송신하고,
    상기 (c)공정에 있어서, 상기 복수의 제6전극과 전기적으로 접속하는 상기 복수의 접촉단자는, 상기 제5회로와 전기적으로 접속하는 상기 제1전극과 접촉해서 제2검사신호를 상기 제5회로에 송신하는, 반도체 집적회로장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 반도체 웨이퍼의 상기 주면은 복수의 제1영역으로 분할되고, 상기 복수의 칩영역의 각각은 상기 복수의 제1영역의 어느것에 배치되며, 상기 (c)공정은 상기 복수의 제1영역의 각각에 대해서 행하는, 반도체 집적회로장치의 제조방법.
  17. 제 15 항에 있어서,
    상기 압압기구는, 상기 제1시트의 상기 제2면 상에서 상기 복수의 접촉단자의 각각의 상부에 각각 배치되며,
    1개의 상기 압압기구는 1개의 상기 접촉단자를 압압하는, 반도체 집적회로장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 압압기구는, 상기 제1시트측에서 제1탄성재 및 제2탄성재를 순차 적층하여 형성되며,
    상기 제1탄성재 및 상기 제2탄성재는, 상기 복수의 접촉단자의 상기 선단과 상기 복수의 제1전극과의 사이의 간극을 흡수하도록 상기 복수의 접촉단자의 상기 복수의 제1전극에의 압압시의 가압에 의해 변형하는, 반도체 집적회로장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 제1탄성재는, 상기 복수의 접촉단자가 상기 복수의 제1전극에 접촉할 시에 상기 반도체 웨이퍼에 전해지는 충격을 완화하고,
    상기 제2탄성재는, 상기 복수의 접촉단자와 상기 복수의 제1전극이 접촉한 후에 있어서, 상기 복수의 접촉단자에 가해지는 과잉 하중을 흡수하는, 반도체 집적회로장치의 제조방법.
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